/* SPDX-License-Identifier: GPL-2.0 */ /* Copyright(c) 1999 - 2006 Intel Corporation. */ /* e1000_hw.h * Structures, enums, and macros for the MAC */ #ifndef _E1000_HW_H_ #define _E1000_HW_H_ #include "e1000_osdep.h" /* Forward declarations of structures used by the shared code */ struct e1000_hw; struct e1000_hw_stats; /* Enumerated types specific to the e1000 hardware */ /* Media Access Controllers */ e1000_mac_type; e1000_eeprom_type; /* Media Types */ e1000_media_type; e1000_speed_duplex_type; /* Flow Control Settings */ e1000_fc_type; struct e1000_shadow_ram { … }; /* PCI bus types */ e1000_bus_type; /* PCI bus speeds */ e1000_bus_speed; /* PCI bus widths */ e1000_bus_width; /* PHY status info structure and supporting enums */ e1000_cable_length; e1000_gg_cable_length; e1000_igp_cable_length; e1000_10bt_ext_dist_enable; e1000_rev_polarity; e1000_downshift; e1000_smart_speed; e1000_polarity_reversal; e1000_auto_x_mode; e1000_1000t_rx_status; e1000_phy_type; e1000_ms_type; e1000_ffe_config; e1000_dsp_config; struct e1000_phy_info { … }; struct e1000_phy_stats { … }; struct e1000_eeprom_info { … }; /* Flex ASF Information */ #define E1000_HOST_IF_MAX_SIZE … e1000_align_type; /* Error Codes */ #define E1000_SUCCESS … #define E1000_ERR_EEPROM … #define E1000_ERR_PHY … #define E1000_ERR_CONFIG … #define E1000_ERR_PARAM … #define E1000_ERR_MAC_TYPE … #define E1000_ERR_PHY_TYPE … #define E1000_ERR_RESET … #define E1000_ERR_MASTER_REQUESTS_PENDING … #define E1000_ERR_HOST_INTERFACE_COMMAND … #define E1000_BLK_PHY_RESET … #define E1000_BYTE_SWAP_WORD(_value) … /* Function prototypes */ /* Initialization */ s32 e1000_reset_hw(struct e1000_hw *hw); s32 e1000_init_hw(struct e1000_hw *hw); s32 e1000_set_mac_type(struct e1000_hw *hw); void e1000_set_media_type(struct e1000_hw *hw); /* Link Configuration */ s32 e1000_setup_link(struct e1000_hw *hw); s32 e1000_phy_setup_autoneg(struct e1000_hw *hw); void e1000_config_collision_dist(struct e1000_hw *hw); s32 e1000_check_for_link(struct e1000_hw *hw); s32 e1000_get_speed_and_duplex(struct e1000_hw *hw, u16 * speed, u16 * duplex); s32 e1000_force_mac_fc(struct e1000_hw *hw); /* PHY */ s32 e1000_read_phy_reg(struct e1000_hw *hw, u32 reg_addr, u16 * phy_data); s32 e1000_write_phy_reg(struct e1000_hw *hw, u32 reg_addr, u16 data); s32 e1000_phy_hw_reset(struct e1000_hw *hw); s32 e1000_phy_reset(struct e1000_hw *hw); s32 e1000_phy_get_info(struct e1000_hw *hw, struct e1000_phy_info *phy_info); s32 e1000_validate_mdi_setting(struct e1000_hw *hw); /* EEPROM Functions */ s32 e1000_init_eeprom_params(struct e1000_hw *hw); /* MNG HOST IF functions */ u32 e1000_enable_mng_pass_thru(struct e1000_hw *hw); #define E1000_MNG_DHCP_TX_PAYLOAD_CMD … #define E1000_HI_MAX_MNG_DATA_LENGTH … #define E1000_MNG_DHCP_COMMAND_TIMEOUT … #define E1000_MNG_DHCP_COOKIE_OFFSET … #define E1000_MNG_DHCP_COOKIE_LENGTH … #define E1000_MNG_IAMT_MODE … #define E1000_MNG_ICH_IAMT_MODE … #define E1000_IAMT_SIGNATURE … #define E1000_MNG_DHCP_COOKIE_STATUS_PARSING_SUPPORT … #define E1000_MNG_DHCP_COOKIE_STATUS_VLAN_SUPPORT … #define E1000_VFTA_ENTRY_SHIFT … #define E1000_VFTA_ENTRY_MASK … #define E1000_VFTA_ENTRY_BIT_SHIFT_MASK … struct e1000_host_mng_command_header { … }; struct e1000_host_mng_command_info { … }; #ifdef __BIG_ENDIAN struct e1000_host_mng_dhcp_cookie { u32 signature; u16 vlan_id; u8 reserved0; u8 status; u32 reserved1; u8 checksum; u8 reserved3; u16 reserved2; }; #else struct e1000_host_mng_dhcp_cookie { … }; #endif s32 e1000_read_eeprom(struct e1000_hw *hw, u16 reg, u16 words, u16 * data); s32 e1000_validate_eeprom_checksum(struct e1000_hw *hw); s32 e1000_update_eeprom_checksum(struct e1000_hw *hw); s32 e1000_write_eeprom(struct e1000_hw *hw, u16 reg, u16 words, u16 * data); s32 e1000_read_mac_addr(struct e1000_hw *hw); /* Filters (multicast, vlan, receive) */ u32 e1000_hash_mc_addr(struct e1000_hw *hw, u8 * mc_addr); void e1000_rar_set(struct e1000_hw *hw, u8 * mc_addr, u32 rar_index); void e1000_write_vfta(struct e1000_hw *hw, u32 offset, u32 value); /* LED functions */ s32 e1000_setup_led(struct e1000_hw *hw); s32 e1000_cleanup_led(struct e1000_hw *hw); s32 e1000_led_on(struct e1000_hw *hw); s32 e1000_led_off(struct e1000_hw *hw); /* Adaptive IFS Functions */ /* Everything else */ void e1000_reset_adaptive(struct e1000_hw *hw); void e1000_update_adaptive(struct e1000_hw *hw); void e1000_get_bus_info(struct e1000_hw *hw); void e1000_pci_set_mwi(struct e1000_hw *hw); void e1000_pci_clear_mwi(struct e1000_hw *hw); void e1000_pcix_set_mmrbc(struct e1000_hw *hw, int mmrbc); int e1000_pcix_get_mmrbc(struct e1000_hw *hw); /* Port I/O is only supported on 82544 and newer */ void e1000_io_write(struct e1000_hw *hw, unsigned long port, u32 value); #define E1000_READ_REG_IO(a, reg) … #define E1000_WRITE_REG_IO(a, reg, val) … /* PCI Device IDs */ #define E1000_DEV_ID_82542 … #define E1000_DEV_ID_82543GC_FIBER … #define E1000_DEV_ID_82543GC_COPPER … #define E1000_DEV_ID_82544EI_COPPER … #define E1000_DEV_ID_82544EI_FIBER … #define E1000_DEV_ID_82544GC_COPPER … #define E1000_DEV_ID_82544GC_LOM … #define E1000_DEV_ID_82540EM … #define E1000_DEV_ID_82540EM_LOM … #define E1000_DEV_ID_82540EP_LOM … #define E1000_DEV_ID_82540EP … #define E1000_DEV_ID_82540EP_LP … #define E1000_DEV_ID_82545EM_COPPER … #define E1000_DEV_ID_82545EM_FIBER … #define E1000_DEV_ID_82545GM_COPPER … #define E1000_DEV_ID_82545GM_FIBER … #define E1000_DEV_ID_82545GM_SERDES … #define E1000_DEV_ID_82546EB_COPPER … #define E1000_DEV_ID_82546EB_FIBER … #define E1000_DEV_ID_82546EB_QUAD_COPPER … #define E1000_DEV_ID_82541EI … #define E1000_DEV_ID_82541EI_MOBILE … #define E1000_DEV_ID_82541ER_LOM … #define E1000_DEV_ID_82541ER … #define E1000_DEV_ID_82547GI … #define E1000_DEV_ID_82541GI … #define E1000_DEV_ID_82541GI_MOBILE … #define E1000_DEV_ID_82541GI_LF … #define E1000_DEV_ID_82546GB_COPPER … #define E1000_DEV_ID_82546GB_FIBER … #define E1000_DEV_ID_82546GB_SERDES … #define E1000_DEV_ID_82546GB_PCIE … #define E1000_DEV_ID_82546GB_QUAD_COPPER … #define E1000_DEV_ID_82547EI … #define E1000_DEV_ID_82547EI_MOBILE … #define E1000_DEV_ID_82546GB_QUAD_COPPER_KSP3 … #define E1000_DEV_ID_INTEL_CE4100_GBE … #define NODE_ADDRESS_SIZE … /* MAC decode size is 128K - This is the size of BAR0 */ #define MAC_DECODE_SIZE … #define E1000_82542_2_0_REV_ID … #define E1000_82542_2_1_REV_ID … #define E1000_REVISION_0 … #define E1000_REVISION_1 … #define E1000_REVISION_2 … #define E1000_REVISION_3 … #define SPEED_10 … #define SPEED_100 … #define SPEED_1000 … #define HALF_DUPLEX … #define FULL_DUPLEX … /* The sizes (in bytes) of a ethernet packet */ #define ENET_HEADER_SIZE … #define MINIMUM_ETHERNET_FRAME_SIZE … #define ETHERNET_FCS_SIZE … #define MINIMUM_ETHERNET_PACKET_SIZE … #define CRC_LENGTH … #define MAX_JUMBO_FRAME_SIZE … /* 802.1q VLAN Packet Sizes */ #define VLAN_TAG_SIZE … /* Ethertype field values */ #define ETHERNET_IEEE_VLAN_TYPE … #define ETHERNET_IP_TYPE … #define ETHERNET_ARP_TYPE … /* Packet Header defines */ #define IP_PROTOCOL_TCP … #define IP_PROTOCOL_UDP … /* This defines the bits that are set in the Interrupt Mask * Set/Read Register. Each bit is documented below: * o RXDMT0 = Receive Descriptor Minimum Threshold hit (ring 0) * o RXSEQ = Receive Sequence Error */ #define POLL_IMS_ENABLE_MASK … /* This defines the bits that are set in the Interrupt Mask * Set/Read Register. Each bit is documented below: * o RXT0 = Receiver Timer Interrupt (ring 0) * o TXDW = Transmit Descriptor Written Back * o RXDMT0 = Receive Descriptor Minimum Threshold hit (ring 0) * o RXSEQ = Receive Sequence Error * o LSC = Link Status Change */ #define IMS_ENABLE_MASK … /* Number of high/low register pairs in the RAR. The RAR (Receive Address * Registers) holds the directed and multicast addresses that we monitor. We * reserve one of these spots for our directed address, allowing us room for * E1000_RAR_ENTRIES - 1 multicast addresses. */ #define E1000_RAR_ENTRIES … #define MIN_NUMBER_OF_DESCRIPTORS … #define MAX_NUMBER_OF_DESCRIPTORS … /* Receive Descriptor */ struct e1000_rx_desc { … }; /* Receive Descriptor - Extended */ e1000_rx_desc_extended; #define MAX_PS_BUFFERS … /* Receive Descriptor - Packet Split */ e1000_rx_desc_packet_split; /* Receive Descriptor bit definitions */ #define E1000_RXD_STAT_DD … #define E1000_RXD_STAT_EOP … #define E1000_RXD_STAT_IXSM … #define E1000_RXD_STAT_VP … #define E1000_RXD_STAT_UDPCS … #define E1000_RXD_STAT_TCPCS … #define E1000_RXD_STAT_IPCS … #define E1000_RXD_STAT_PIF … #define E1000_RXD_STAT_IPIDV … #define E1000_RXD_STAT_UDPV … #define E1000_RXD_STAT_ACK … #define E1000_RXD_ERR_CE … #define E1000_RXD_ERR_SE … #define E1000_RXD_ERR_SEQ … #define E1000_RXD_ERR_CXE … #define E1000_RXD_ERR_TCPE … #define E1000_RXD_ERR_IPE … #define E1000_RXD_ERR_RXE … #define E1000_RXD_SPC_VLAN_MASK … #define E1000_RXD_SPC_PRI_MASK … #define E1000_RXD_SPC_PRI_SHIFT … #define E1000_RXD_SPC_CFI_MASK … #define E1000_RXD_SPC_CFI_SHIFT … #define E1000_RXDEXT_STATERR_CE … #define E1000_RXDEXT_STATERR_SE … #define E1000_RXDEXT_STATERR_SEQ … #define E1000_RXDEXT_STATERR_CXE … #define E1000_RXDEXT_STATERR_TCPE … #define E1000_RXDEXT_STATERR_IPE … #define E1000_RXDEXT_STATERR_RXE … #define E1000_RXDPS_HDRSTAT_HDRSP … #define E1000_RXDPS_HDRSTAT_HDRLEN_MASK … /* mask to determine if packets should be dropped due to frame errors */ #define E1000_RXD_ERR_FRAME_ERR_MASK … /* Same mask, but for extended and packet split descriptors */ #define E1000_RXDEXT_ERR_FRAME_ERR_MASK … /* Transmit Descriptor */ struct e1000_tx_desc { … }; /* Transmit Descriptor bit definitions */ #define E1000_TXD_DTYP_D … #define E1000_TXD_DTYP_C … #define E1000_TXD_POPTS_IXSM … #define E1000_TXD_POPTS_TXSM … #define E1000_TXD_CMD_EOP … #define E1000_TXD_CMD_IFCS … #define E1000_TXD_CMD_IC … #define E1000_TXD_CMD_RS … #define E1000_TXD_CMD_RPS … #define E1000_TXD_CMD_DEXT … #define E1000_TXD_CMD_VLE … #define E1000_TXD_CMD_IDE … #define E1000_TXD_STAT_DD … #define E1000_TXD_STAT_EC … #define E1000_TXD_STAT_LC … #define E1000_TXD_STAT_TU … #define E1000_TXD_CMD_TCP … #define E1000_TXD_CMD_IP … #define E1000_TXD_CMD_TSE … #define E1000_TXD_STAT_TC … /* Offload Context Descriptor */ struct e1000_context_desc { … }; /* Offload data descriptor */ struct e1000_data_desc { … }; /* Filters */ #define E1000_NUM_UNICAST … #define E1000_MC_TBL_SIZE … #define E1000_VLAN_FILTER_TBL_SIZE … /* Receive Address Register */ struct e1000_rar { … }; /* Number of entries in the Multicast Table Array (MTA). */ #define E1000_NUM_MTA_REGISTERS … /* IPv4 Address Table Entry */ struct e1000_ipv4_at_entry { … }; /* Four wakeup IP addresses are supported */ #define E1000_WAKEUP_IP_ADDRESS_COUNT_MAX … #define E1000_IP4AT_SIZE … #define E1000_IP6AT_SIZE … /* IPv6 Address Table Entry */ struct e1000_ipv6_at_entry { … }; /* Flexible Filter Length Table Entry */ struct e1000_fflt_entry { … }; /* Flexible Filter Mask Table Entry */ struct e1000_ffmt_entry { … }; /* Flexible Filter Value Table Entry */ struct e1000_ffvt_entry { … }; /* Four Flexible Filters are supported */ #define E1000_FLEXIBLE_FILTER_COUNT_MAX … /* Each Flexible Filter is at most 128 (0x80) bytes in length */ #define E1000_FLEXIBLE_FILTER_SIZE_MAX … #define E1000_FFLT_SIZE … #define E1000_FFMT_SIZE … #define E1000_FFVT_SIZE … #define E1000_DISABLE_SERDES_LOOPBACK … /* Register Set. (82543, 82544) * * Registers are defined to be 32 bits and should be accessed as 32 bit values. * These registers are physically located on the NIC, but are mapped into the * host memory address space. * * RW - register is both readable and writable * RO - register is read only * WO - register is write only * R/clr - register is read only and is cleared when read * A - register array */ #define E1000_CTRL … #define E1000_CTRL_DUP … #define E1000_STATUS … #define E1000_EECD … #define E1000_EERD … #define E1000_CTRL_EXT … #define E1000_FLA … #define E1000_MDIC … #define INTEL_CE_GBE_MDIO_RCOMP_BASE … #define E1000_MDIO_STS … #define E1000_MDIO_CMD … #define E1000_MDIO_DRV … #define E1000_MDC_CMD … #define E1000_RCOMP_CTL … #define E1000_RCOMP_STS … #define E1000_SCTL … #define E1000_FEXTNVM … #define E1000_FCAL … #define E1000_FCAH … #define E1000_FCT … #define E1000_VET … #define E1000_ICR … #define E1000_ITR … #define E1000_ICS … #define E1000_IMS … #define E1000_IMC … #define E1000_IAM … /* Auxiliary Control Register. This register is CE4100 specific, * RMII/RGMII function is switched by this register - RW * Following are bits definitions of the Auxiliary Control Register */ #define E1000_CTL_AUX … #define E1000_CTL_AUX_END_SEL_SHIFT … #define E1000_CTL_AUX_ENDIANESS_SHIFT … #define E1000_CTL_AUX_RGMII_RMII_SHIFT … /* descriptor and packet transfer use CTL_AUX.ENDIANESS */ #define E1000_CTL_AUX_DES_PKT … /* descriptor use CTL_AUX.ENDIANESS, packet use default */ #define E1000_CTL_AUX_DES … /* descriptor use default, packet use CTL_AUX.ENDIANESS */ #define E1000_CTL_AUX_PKT … /* all use CTL_AUX.ENDIANESS */ #define E1000_CTL_AUX_ALL … #define E1000_CTL_AUX_RGMII … #define E1000_CTL_AUX_RMII … /* LW little endian, Byte big endian */ #define E1000_CTL_AUX_LWLE_BBE … #define E1000_CTL_AUX_LWLE_BLE … #define E1000_CTL_AUX_LWBE_BBE … #define E1000_CTL_AUX_LWBE_BLE … #define E1000_RCTL … #define E1000_RDTR1 … #define E1000_RDBAL1 … #define E1000_RDBAH1 … #define E1000_RDLEN1 … #define E1000_RDH1 … #define E1000_RDT1 … #define E1000_FCTTV … #define E1000_TXCW … #define E1000_RXCW … #define E1000_TCTL … #define E1000_TCTL_EXT … #define E1000_TIPG … #define E1000_TBT … #define E1000_AIT … #define E1000_LEDCTL … #define E1000_EXTCNF_CTRL … #define E1000_EXTCNF_SIZE … #define E1000_PHY_CTRL … #define FEXTNVM_SW_CONFIG … #define E1000_PBA … #define E1000_PBS … #define E1000_EEMNGCTL … #define E1000_FLASH_UPDATES … #define E1000_EEARBC … #define E1000_FLASHT … #define E1000_EEWR … #define E1000_FLSWCTL … #define E1000_FLSWDATA … #define E1000_FLSWCNT … #define E1000_FLOP … #define E1000_ERT … #define E1000_FCRTL … #define E1000_FCRTH … #define E1000_PSRCTL … #define E1000_RDFH … #define E1000_RDFT … #define E1000_RDFHS … #define E1000_RDFTS … #define E1000_RDFPC … #define E1000_RDBAL … #define E1000_RDBAH … #define E1000_RDLEN … #define E1000_RDH … #define E1000_RDT … #define E1000_RDTR … #define E1000_RDBAL0 … #define E1000_RDBAH0 … #define E1000_RDLEN0 … #define E1000_RDH0 … #define E1000_RDT0 … #define E1000_RDTR0 … #define E1000_RXDCTL … #define E1000_RXDCTL1 … #define E1000_RADV … #define E1000_RSRPD … #define E1000_RAID … #define E1000_TXDMAC … #define E1000_KABGTXD … #define E1000_TDFH … #define E1000_TDFT … #define E1000_TDFHS … #define E1000_TDFTS … #define E1000_TDFPC … #define E1000_TDBAL … #define E1000_TDBAH … #define E1000_TDLEN … #define E1000_TDH … #define E1000_TDT … #define E1000_TIDV … #define E1000_TXDCTL … #define E1000_TADV … #define E1000_TSPMT … #define E1000_TARC0 … #define E1000_TDBAL1 … #define E1000_TDBAH1 … #define E1000_TDLEN1 … #define E1000_TDH1 … #define E1000_TDT1 … #define E1000_TXDCTL1 … #define E1000_TARC1 … #define E1000_CRCERRS … #define E1000_ALGNERRC … #define E1000_SYMERRS … #define E1000_RXERRC … #define E1000_MPC … #define E1000_SCC … #define E1000_ECOL … #define E1000_MCC … #define E1000_LATECOL … #define E1000_COLC … #define E1000_DC … #define E1000_TNCRS … #define E1000_SEC … #define E1000_CEXTERR … #define E1000_RLEC … #define E1000_XONRXC … #define E1000_XONTXC … #define E1000_XOFFRXC … #define E1000_XOFFTXC … #define E1000_FCRUC … #define E1000_PRC64 … #define E1000_PRC127 … #define E1000_PRC255 … #define E1000_PRC511 … #define E1000_PRC1023 … #define E1000_PRC1522 … #define E1000_GPRC … #define E1000_BPRC … #define E1000_MPRC … #define E1000_GPTC … #define E1000_GORCL … #define E1000_GORCH … #define E1000_GOTCL … #define E1000_GOTCH … #define E1000_RNBC … #define E1000_RUC … #define E1000_RFC … #define E1000_ROC … #define E1000_RJC … #define E1000_MGTPRC … #define E1000_MGTPDC … #define E1000_MGTPTC … #define E1000_TORL … #define E1000_TORH … #define E1000_TOTL … #define E1000_TOTH … #define E1000_TPR … #define E1000_TPT … #define E1000_PTC64 … #define E1000_PTC127 … #define E1000_PTC255 … #define E1000_PTC511 … #define E1000_PTC1023 … #define E1000_PTC1522 … #define E1000_MPTC … #define E1000_BPTC … #define E1000_TSCTC … #define E1000_TSCTFC … #define E1000_IAC … #define E1000_ICRXPTC … #define E1000_ICRXATC … #define E1000_ICTXPTC … #define E1000_ICTXATC … #define E1000_ICTXQEC … #define E1000_ICTXQMTC … #define E1000_ICRXDMTC … #define E1000_ICRXOC … #define E1000_RXCSUM … #define E1000_RFCTL … #define E1000_MTA … #define E1000_RA … #define E1000_VFTA … #define E1000_WUC … #define E1000_WUFC … #define E1000_WUS … #define E1000_MANC … #define E1000_IPAV … #define E1000_IP4AT … #define E1000_IP6AT … #define E1000_WUPL … #define E1000_WUPM … #define E1000_FFLT … #define E1000_HOST_IF … #define E1000_FFMT … #define E1000_FFVT … #define E1000_KUMCTRLSTA … #define E1000_MDPHYA … #define E1000_MANC2H … #define E1000_SW_FW_SYNC … #define E1000_GCR … #define E1000_GSCL_1 … #define E1000_GSCL_2 … #define E1000_GSCL_3 … #define E1000_GSCL_4 … #define E1000_FACTPS … #define E1000_SWSM … #define E1000_FWSM … #define E1000_FFLT_DBG … #define E1000_HICR … /* RSS registers */ #define E1000_CPUVEC … #define E1000_MRQC … #define E1000_RETA … #define E1000_RSSRK … #define E1000_RSSIM … #define E1000_RSSIR … /* Register Set (82542) * * Some of the 82542 registers are located at different offsets than they are * in more current versions of the 8254x. Despite the difference in location, * the registers function in the same manner. */ #define E1000_82542_CTL_AUX … #define E1000_82542_CTRL … #define E1000_82542_CTRL_DUP … #define E1000_82542_STATUS … #define E1000_82542_EECD … #define E1000_82542_EERD … #define E1000_82542_CTRL_EXT … #define E1000_82542_FLA … #define E1000_82542_MDIC … #define E1000_82542_SCTL … #define E1000_82542_FEXTNVM … #define E1000_82542_FCAL … #define E1000_82542_FCAH … #define E1000_82542_FCT … #define E1000_82542_VET … #define E1000_82542_RA … #define E1000_82542_ICR … #define E1000_82542_ITR … #define E1000_82542_ICS … #define E1000_82542_IMS … #define E1000_82542_IMC … #define E1000_82542_RCTL … #define E1000_82542_RDTR … #define E1000_82542_RDFH … #define E1000_82542_RDFT … #define E1000_82542_RDFHS … #define E1000_82542_RDFTS … #define E1000_82542_RDFPC … #define E1000_82542_RDBAL … #define E1000_82542_RDBAH … #define E1000_82542_RDLEN … #define E1000_82542_RDH … #define E1000_82542_RDT … #define E1000_82542_RDTR0 … #define E1000_82542_RDBAL0 … #define E1000_82542_RDBAH0 … #define E1000_82542_RDLEN0 … #define E1000_82542_RDH0 … #define E1000_82542_RDT0 … #define E1000_82542_SRRCTL(_n) … #define E1000_82542_DCA_RXCTRL(_n) … #define E1000_82542_RDBAH3 … #define E1000_82542_RDBAL3 … #define E1000_82542_RDLEN3 … #define E1000_82542_RDH3 … #define E1000_82542_RDT3 … #define E1000_82542_RDBAL2 … #define E1000_82542_RDBAH2 … #define E1000_82542_RDLEN2 … #define E1000_82542_RDH2 … #define E1000_82542_RDT2 … #define E1000_82542_RDTR1 … #define E1000_82542_RDBAL1 … #define E1000_82542_RDBAH1 … #define E1000_82542_RDLEN1 … #define E1000_82542_RDH1 … #define E1000_82542_RDT1 … #define E1000_82542_FCRTH … #define E1000_82542_FCRTL … #define E1000_82542_FCTTV … #define E1000_82542_TXCW … #define E1000_82542_RXCW … #define E1000_82542_MTA … #define E1000_82542_TCTL … #define E1000_82542_TCTL_EXT … #define E1000_82542_TIPG … #define E1000_82542_TDBAL … #define E1000_82542_TDBAH … #define E1000_82542_TDLEN … #define E1000_82542_TDH … #define E1000_82542_TDT … #define E1000_82542_TIDV … #define E1000_82542_TBT … #define E1000_82542_AIT … #define E1000_82542_VFTA … #define E1000_82542_LEDCTL … #define E1000_82542_PBA … #define E1000_82542_PBS … #define E1000_82542_EEMNGCTL … #define E1000_82542_EEARBC … #define E1000_82542_FLASHT … #define E1000_82542_EEWR … #define E1000_82542_FLSWCTL … #define E1000_82542_FLSWDATA … #define E1000_82542_FLSWCNT … #define E1000_82542_FLOP … #define E1000_82542_EXTCNF_CTRL … #define E1000_82542_EXTCNF_SIZE … #define E1000_82542_PHY_CTRL … #define E1000_82542_ERT … #define E1000_82542_RXDCTL … #define E1000_82542_RXDCTL1 … #define E1000_82542_RADV … #define E1000_82542_RSRPD … #define E1000_82542_TXDMAC … #define E1000_82542_KABGTXD … #define E1000_82542_TDFHS … #define E1000_82542_TDFTS … #define E1000_82542_TDFPC … #define E1000_82542_TXDCTL … #define E1000_82542_TADV … #define E1000_82542_TSPMT … #define E1000_82542_CRCERRS … #define E1000_82542_ALGNERRC … #define E1000_82542_SYMERRS … #define E1000_82542_RXERRC … #define E1000_82542_MPC … #define E1000_82542_SCC … #define E1000_82542_ECOL … #define E1000_82542_MCC … #define E1000_82542_LATECOL … #define E1000_82542_COLC … #define E1000_82542_DC … #define E1000_82542_TNCRS … #define E1000_82542_SEC … #define E1000_82542_CEXTERR … #define E1000_82542_RLEC … #define E1000_82542_XONRXC … #define E1000_82542_XONTXC … #define E1000_82542_XOFFRXC … #define E1000_82542_XOFFTXC … #define E1000_82542_FCRUC … #define E1000_82542_PRC64 … #define E1000_82542_PRC127 … #define E1000_82542_PRC255 … #define E1000_82542_PRC511 … #define E1000_82542_PRC1023 … #define E1000_82542_PRC1522 … #define E1000_82542_GPRC … #define E1000_82542_BPRC … #define E1000_82542_MPRC … #define E1000_82542_GPTC … #define E1000_82542_GORCL … #define E1000_82542_GORCH … #define E1000_82542_GOTCL … #define E1000_82542_GOTCH … #define E1000_82542_RNBC … #define E1000_82542_RUC … #define E1000_82542_RFC … #define E1000_82542_ROC … #define E1000_82542_RJC … #define E1000_82542_MGTPRC … #define E1000_82542_MGTPDC … #define E1000_82542_MGTPTC … #define E1000_82542_TORL … #define E1000_82542_TORH … #define E1000_82542_TOTL … #define E1000_82542_TOTH … #define E1000_82542_TPR … #define E1000_82542_TPT … #define E1000_82542_PTC64 … #define E1000_82542_PTC127 … #define E1000_82542_PTC255 … #define E1000_82542_PTC511 … #define E1000_82542_PTC1023 … #define E1000_82542_PTC1522 … #define E1000_82542_MPTC … #define E1000_82542_BPTC … #define E1000_82542_TSCTC … #define E1000_82542_TSCTFC … #define E1000_82542_RXCSUM … #define E1000_82542_WUC … #define E1000_82542_WUFC … #define E1000_82542_WUS … #define E1000_82542_MANC … #define E1000_82542_IPAV … #define E1000_82542_IP4AT … #define E1000_82542_IP6AT … #define E1000_82542_WUPL … #define E1000_82542_WUPM … #define E1000_82542_FFLT … #define E1000_82542_TDFH … #define E1000_82542_TDFT … #define E1000_82542_FFMT … #define E1000_82542_FFVT … #define E1000_82542_HOST_IF … #define E1000_82542_IAM … #define E1000_82542_EEMNGCTL … #define E1000_82542_PSRCTL … #define E1000_82542_RAID … #define E1000_82542_TARC0 … #define E1000_82542_TDBAL1 … #define E1000_82542_TDBAH1 … #define E1000_82542_TDLEN1 … #define E1000_82542_TDH1 … #define E1000_82542_TDT1 … #define E1000_82542_TXDCTL1 … #define E1000_82542_TARC1 … #define E1000_82542_RFCTL … #define E1000_82542_GCR … #define E1000_82542_GSCL_1 … #define E1000_82542_GSCL_2 … #define E1000_82542_GSCL_3 … #define E1000_82542_GSCL_4 … #define E1000_82542_FACTPS … #define E1000_82542_SWSM … #define E1000_82542_FWSM … #define E1000_82542_FFLT_DBG … #define E1000_82542_IAC … #define E1000_82542_ICRXPTC … #define E1000_82542_ICRXATC … #define E1000_82542_ICTXPTC … #define E1000_82542_ICTXATC … #define E1000_82542_ICTXQEC … #define E1000_82542_ICTXQMTC … #define E1000_82542_ICRXDMTC … #define E1000_82542_ICRXOC … #define E1000_82542_HICR … #define E1000_82542_CPUVEC … #define E1000_82542_MRQC … #define E1000_82542_RETA … #define E1000_82542_RSSRK … #define E1000_82542_RSSIM … #define E1000_82542_RSSIR … #define E1000_82542_KUMCTRLSTA … #define E1000_82542_SW_FW_SYNC … /* Statistics counters collected by the MAC */ struct e1000_hw_stats { … }; /* Structure containing variables used by the shared code (e1000_hw.c) */ struct e1000_hw { … }; #define E1000_EEPROM_SWDPIN0 … #define E1000_EEPROM_LED_LOGIC … #define E1000_EEPROM_RW_REG_DATA … #define E1000_EEPROM_RW_REG_DONE … #define E1000_EEPROM_RW_REG_START … #define E1000_EEPROM_RW_ADDR_SHIFT … #define E1000_EEPROM_POLL_WRITE … #define E1000_EEPROM_POLL_READ … /* Register Bit Masks */ /* Device Control */ #define E1000_CTRL_FD … #define E1000_CTRL_BEM … #define E1000_CTRL_PRIOR … #define E1000_CTRL_GIO_MASTER_DISABLE … #define E1000_CTRL_LRST … #define E1000_CTRL_TME … #define E1000_CTRL_SLE … #define E1000_CTRL_ASDE … #define E1000_CTRL_SLU … #define E1000_CTRL_ILOS … #define E1000_CTRL_SPD_SEL … #define E1000_CTRL_SPD_10 … #define E1000_CTRL_SPD_100 … #define E1000_CTRL_SPD_1000 … #define E1000_CTRL_BEM32 … #define E1000_CTRL_FRCSPD … #define E1000_CTRL_FRCDPX … #define E1000_CTRL_D_UD_EN … #define E1000_CTRL_D_UD_POLARITY … #define E1000_CTRL_FORCE_PHY_RESET … #define E1000_CTRL_EXT_LINK_EN … #define E1000_CTRL_SWDPIN0 … #define E1000_CTRL_SWDPIN1 … #define E1000_CTRL_SWDPIN2 … #define E1000_CTRL_SWDPIN3 … #define E1000_CTRL_SWDPIO0 … #define E1000_CTRL_SWDPIO1 … #define E1000_CTRL_SWDPIO2 … #define E1000_CTRL_SWDPIO3 … #define E1000_CTRL_RST … #define E1000_CTRL_RFCE … #define E1000_CTRL_TFCE … #define E1000_CTRL_RTE … #define E1000_CTRL_VME … #define E1000_CTRL_PHY_RST … #define E1000_CTRL_SW2FW_INT … /* Device Status */ #define E1000_STATUS_FD … #define E1000_STATUS_LU … #define E1000_STATUS_FUNC_MASK … #define E1000_STATUS_FUNC_SHIFT … #define E1000_STATUS_FUNC_0 … #define E1000_STATUS_FUNC_1 … #define E1000_STATUS_TXOFF … #define E1000_STATUS_TBIMODE … #define E1000_STATUS_SPEED_MASK … #define E1000_STATUS_SPEED_10 … #define E1000_STATUS_SPEED_100 … #define E1000_STATUS_SPEED_1000 … #define E1000_STATUS_LAN_INIT_DONE … #define E1000_STATUS_ASDV … #define E1000_STATUS_DOCK_CI … #define E1000_STATUS_GIO_MASTER_ENABLE … #define E1000_STATUS_MTXCKOK … #define E1000_STATUS_PCI66 … #define E1000_STATUS_BUS64 … #define E1000_STATUS_PCIX_MODE … #define E1000_STATUS_PCIX_SPEED … #define E1000_STATUS_BMC_SKU_0 … #define E1000_STATUS_BMC_SKU_1 … #define E1000_STATUS_BMC_SKU_2 … #define E1000_STATUS_BMC_CRYPTO … #define E1000_STATUS_BMC_LITE … #define E1000_STATUS_RGMII_ENABLE … #define E1000_STATUS_FUSE_8 … #define E1000_STATUS_FUSE_9 … #define E1000_STATUS_SERDES0_DIS … #define E1000_STATUS_SERDES1_DIS … /* Constants used to interpret the masked PCI-X bus speed. */ #define E1000_STATUS_PCIX_SPEED_66 … #define E1000_STATUS_PCIX_SPEED_100 … #define E1000_STATUS_PCIX_SPEED_133 … /* EEPROM/Flash Control */ #define E1000_EECD_SK … #define E1000_EECD_CS … #define E1000_EECD_DI … #define E1000_EECD_DO … #define E1000_EECD_FWE_MASK … #define E1000_EECD_FWE_DIS … #define E1000_EECD_FWE_EN … #define E1000_EECD_FWE_SHIFT … #define E1000_EECD_REQ … #define E1000_EECD_GNT … #define E1000_EECD_PRES … #define E1000_EECD_SIZE … #define E1000_EECD_ADDR_BITS … #define E1000_EECD_TYPE … #ifndef E1000_EEPROM_GRANT_ATTEMPTS #define E1000_EEPROM_GRANT_ATTEMPTS … #endif #define E1000_EECD_AUTO_RD … #define E1000_EECD_SIZE_EX_MASK … #define E1000_EECD_SIZE_EX_SHIFT … #define E1000_EECD_NVADDS … #define E1000_EECD_SELSHAD … #define E1000_EECD_INITSRAM … #define E1000_EECD_FLUPD … #define E1000_EECD_AUPDEN … #define E1000_EECD_SHADV … #define E1000_EECD_SEC1VAL … #define E1000_EECD_SECVAL_SHIFT … #define E1000_STM_OPCODE … #define E1000_HICR_FW_RESET … #define E1000_SHADOW_RAM_WORDS … #define E1000_ICH_NVM_SIG_WORD … #define E1000_ICH_NVM_SIG_MASK … /* EEPROM Read */ #define E1000_EERD_START … #define E1000_EERD_DONE … #define E1000_EERD_ADDR_SHIFT … #define E1000_EERD_ADDR_MASK … #define E1000_EERD_DATA_SHIFT … #define E1000_EERD_DATA_MASK … /* SPI EEPROM Status Register */ #define EEPROM_STATUS_RDY_SPI … #define EEPROM_STATUS_WEN_SPI … #define EEPROM_STATUS_BP0_SPI … #define EEPROM_STATUS_BP1_SPI … #define EEPROM_STATUS_WPEN_SPI … /* Extended Device Control */ #define E1000_CTRL_EXT_GPI0_EN … #define E1000_CTRL_EXT_GPI1_EN … #define E1000_CTRL_EXT_PHYINT_EN … #define E1000_CTRL_EXT_GPI2_EN … #define E1000_CTRL_EXT_GPI3_EN … #define E1000_CTRL_EXT_SDP4_DATA … #define E1000_CTRL_EXT_SDP5_DATA … #define E1000_CTRL_EXT_PHY_INT … #define E1000_CTRL_EXT_SDP6_DATA … #define E1000_CTRL_EXT_SDP7_DATA … #define E1000_CTRL_EXT_SDP4_DIR … #define E1000_CTRL_EXT_SDP5_DIR … #define E1000_CTRL_EXT_SDP6_DIR … #define E1000_CTRL_EXT_SDP7_DIR … #define E1000_CTRL_EXT_ASDCHK … #define E1000_CTRL_EXT_EE_RST … #define E1000_CTRL_EXT_IPS … #define E1000_CTRL_EXT_SPD_BYPS … #define E1000_CTRL_EXT_RO_DIS … #define E1000_CTRL_EXT_LINK_MODE_MASK … #define E1000_CTRL_EXT_LINK_MODE_GMII … #define E1000_CTRL_EXT_LINK_MODE_TBI … #define E1000_CTRL_EXT_LINK_MODE_KMRN … #define E1000_CTRL_EXT_LINK_MODE_SERDES … #define E1000_CTRL_EXT_LINK_MODE_SGMII … #define E1000_CTRL_EXT_WR_WMARK_MASK … #define E1000_CTRL_EXT_WR_WMARK_256 … #define E1000_CTRL_EXT_WR_WMARK_320 … #define E1000_CTRL_EXT_WR_WMARK_384 … #define E1000_CTRL_EXT_WR_WMARK_448 … #define E1000_CTRL_EXT_DRV_LOAD … #define E1000_CTRL_EXT_IAME … #define E1000_CTRL_EXT_INT_TIMER_CLR … #define E1000_CRTL_EXT_PB_PAREN … #define E1000_CTRL_EXT_DF_PAREN … #define E1000_CTRL_EXT_GHOST_PAREN … /* MDI Control */ #define E1000_MDIC_DATA_MASK … #define E1000_MDIC_REG_MASK … #define E1000_MDIC_REG_SHIFT … #define E1000_MDIC_PHY_MASK … #define E1000_MDIC_PHY_SHIFT … #define E1000_MDIC_OP_WRITE … #define E1000_MDIC_OP_READ … #define E1000_MDIC_READY … #define E1000_MDIC_INT_EN … #define E1000_MDIC_ERROR … #define INTEL_CE_GBE_MDIC_OP_WRITE … #define INTEL_CE_GBE_MDIC_OP_READ … #define INTEL_CE_GBE_MDIC_GO … #define INTEL_CE_GBE_MDIC_READ_ERROR … #define E1000_KUMCTRLSTA_MASK … #define E1000_KUMCTRLSTA_OFFSET … #define E1000_KUMCTRLSTA_OFFSET_SHIFT … #define E1000_KUMCTRLSTA_REN … #define E1000_KUMCTRLSTA_OFFSET_FIFO_CTRL … #define E1000_KUMCTRLSTA_OFFSET_CTRL … #define E1000_KUMCTRLSTA_OFFSET_INB_CTRL … #define E1000_KUMCTRLSTA_OFFSET_DIAG … #define E1000_KUMCTRLSTA_OFFSET_TIMEOUTS … #define E1000_KUMCTRLSTA_OFFSET_INB_PARAM … #define E1000_KUMCTRLSTA_OFFSET_HD_CTRL … #define E1000_KUMCTRLSTA_OFFSET_M2P_SERDES … #define E1000_KUMCTRLSTA_OFFSET_M2P_MODES … /* FIFO Control */ #define E1000_KUMCTRLSTA_FIFO_CTRL_RX_BYPASS … #define E1000_KUMCTRLSTA_FIFO_CTRL_TX_BYPASS … /* In-Band Control */ #define E1000_KUMCTRLSTA_INB_CTRL_LINK_STATUS_TX_TIMEOUT_DEFAULT … #define E1000_KUMCTRLSTA_INB_CTRL_DIS_PADDING … /* Half-Duplex Control */ #define E1000_KUMCTRLSTA_HD_CTRL_10_100_DEFAULT … #define E1000_KUMCTRLSTA_HD_CTRL_1000_DEFAULT … #define E1000_KUMCTRLSTA_OFFSET_K0S_CTRL … #define E1000_KUMCTRLSTA_DIAG_FELPBK … #define E1000_KUMCTRLSTA_DIAG_NELPBK … #define E1000_KUMCTRLSTA_K0S_100_EN … #define E1000_KUMCTRLSTA_K0S_GBE_EN … #define E1000_KUMCTRLSTA_K0S_ENTRY_LATENCY_MASK … #define E1000_KABGTXD_BGSQLBIAS … #define E1000_PHY_CTRL_SPD_EN … #define E1000_PHY_CTRL_D0A_LPLU … #define E1000_PHY_CTRL_NOND0A_LPLU … #define E1000_PHY_CTRL_NOND0A_GBE_DISABLE … #define E1000_PHY_CTRL_GBE_DISABLE … #define E1000_PHY_CTRL_B2B_EN … /* LED Control */ #define E1000_LEDCTL_LED0_MODE_MASK … #define E1000_LEDCTL_LED0_MODE_SHIFT … #define E1000_LEDCTL_LED0_BLINK_RATE … #define E1000_LEDCTL_LED0_IVRT … #define E1000_LEDCTL_LED0_BLINK … #define E1000_LEDCTL_LED1_MODE_MASK … #define E1000_LEDCTL_LED1_MODE_SHIFT … #define E1000_LEDCTL_LED1_BLINK_RATE … #define E1000_LEDCTL_LED1_IVRT … #define E1000_LEDCTL_LED1_BLINK … #define E1000_LEDCTL_LED2_MODE_MASK … #define E1000_LEDCTL_LED2_MODE_SHIFT … #define E1000_LEDCTL_LED2_BLINK_RATE … #define E1000_LEDCTL_LED2_IVRT … #define E1000_LEDCTL_LED2_BLINK … #define E1000_LEDCTL_LED3_MODE_MASK … #define E1000_LEDCTL_LED3_MODE_SHIFT … #define E1000_LEDCTL_LED3_BLINK_RATE … #define E1000_LEDCTL_LED3_IVRT … #define E1000_LEDCTL_LED3_BLINK … #define E1000_LEDCTL_MODE_LINK_10_1000 … #define E1000_LEDCTL_MODE_LINK_100_1000 … #define E1000_LEDCTL_MODE_LINK_UP … #define E1000_LEDCTL_MODE_ACTIVITY … #define E1000_LEDCTL_MODE_LINK_ACTIVITY … #define E1000_LEDCTL_MODE_LINK_10 … #define E1000_LEDCTL_MODE_LINK_100 … #define E1000_LEDCTL_MODE_LINK_1000 … #define E1000_LEDCTL_MODE_PCIX_MODE … #define E1000_LEDCTL_MODE_FULL_DUPLEX … #define E1000_LEDCTL_MODE_COLLISION … #define E1000_LEDCTL_MODE_BUS_SPEED … #define E1000_LEDCTL_MODE_BUS_SIZE … #define E1000_LEDCTL_MODE_PAUSED … #define E1000_LEDCTL_MODE_LED_ON … #define E1000_LEDCTL_MODE_LED_OFF … /* Receive Address */ #define E1000_RAH_AV … /* Interrupt Cause Read */ #define E1000_ICR_TXDW … #define E1000_ICR_TXQE … #define E1000_ICR_LSC … #define E1000_ICR_RXSEQ … #define E1000_ICR_RXDMT0 … #define E1000_ICR_RXO … #define E1000_ICR_RXT0 … #define E1000_ICR_MDAC … #define E1000_ICR_RXCFG … #define E1000_ICR_GPI_EN0 … #define E1000_ICR_GPI_EN1 … #define E1000_ICR_GPI_EN2 … #define E1000_ICR_GPI_EN3 … #define E1000_ICR_TXD_LOW … #define E1000_ICR_SRPD … #define E1000_ICR_ACK … #define E1000_ICR_MNG … #define E1000_ICR_DOCK … #define E1000_ICR_INT_ASSERTED … #define E1000_ICR_RXD_FIFO_PAR0 … #define E1000_ICR_TXD_FIFO_PAR0 … #define E1000_ICR_HOST_ARB_PAR … #define E1000_ICR_PB_PAR … #define E1000_ICR_RXD_FIFO_PAR1 … #define E1000_ICR_TXD_FIFO_PAR1 … #define E1000_ICR_ALL_PARITY … #define E1000_ICR_DSW … #define E1000_ICR_PHYINT … #define E1000_ICR_EPRST … /* Interrupt Cause Set */ #define E1000_ICS_TXDW … #define E1000_ICS_TXQE … #define E1000_ICS_LSC … #define E1000_ICS_RXSEQ … #define E1000_ICS_RXDMT0 … #define E1000_ICS_RXO … #define E1000_ICS_RXT0 … #define E1000_ICS_MDAC … #define E1000_ICS_RXCFG … #define E1000_ICS_GPI_EN0 … #define E1000_ICS_GPI_EN1 … #define E1000_ICS_GPI_EN2 … #define E1000_ICS_GPI_EN3 … #define E1000_ICS_TXD_LOW … #define E1000_ICS_SRPD … #define E1000_ICS_ACK … #define E1000_ICS_MNG … #define E1000_ICS_DOCK … #define E1000_ICS_RXD_FIFO_PAR0 … #define E1000_ICS_TXD_FIFO_PAR0 … #define E1000_ICS_HOST_ARB_PAR … #define E1000_ICS_PB_PAR … #define E1000_ICS_RXD_FIFO_PAR1 … #define E1000_ICS_TXD_FIFO_PAR1 … #define E1000_ICS_DSW … #define E1000_ICS_PHYINT … #define E1000_ICS_EPRST … /* Interrupt Mask Set */ #define E1000_IMS_TXDW … #define E1000_IMS_TXQE … #define E1000_IMS_LSC … #define E1000_IMS_RXSEQ … #define E1000_IMS_RXDMT0 … #define E1000_IMS_RXO … #define E1000_IMS_RXT0 … #define E1000_IMS_MDAC … #define E1000_IMS_RXCFG … #define E1000_IMS_GPI_EN0 … #define E1000_IMS_GPI_EN1 … #define E1000_IMS_GPI_EN2 … #define E1000_IMS_GPI_EN3 … #define E1000_IMS_TXD_LOW … #define E1000_IMS_SRPD … #define E1000_IMS_ACK … #define E1000_IMS_MNG … #define E1000_IMS_DOCK … #define E1000_IMS_RXD_FIFO_PAR0 … #define E1000_IMS_TXD_FIFO_PAR0 … #define E1000_IMS_HOST_ARB_PAR … #define E1000_IMS_PB_PAR … #define E1000_IMS_RXD_FIFO_PAR1 … #define E1000_IMS_TXD_FIFO_PAR1 … #define E1000_IMS_DSW … #define E1000_IMS_PHYINT … #define E1000_IMS_EPRST … /* Interrupt Mask Clear */ #define E1000_IMC_TXDW … #define E1000_IMC_TXQE … #define E1000_IMC_LSC … #define E1000_IMC_RXSEQ … #define E1000_IMC_RXDMT0 … #define E1000_IMC_RXO … #define E1000_IMC_RXT0 … #define E1000_IMC_MDAC … #define E1000_IMC_RXCFG … #define E1000_IMC_GPI_EN0 … #define E1000_IMC_GPI_EN1 … #define E1000_IMC_GPI_EN2 … #define E1000_IMC_GPI_EN3 … #define E1000_IMC_TXD_LOW … #define E1000_IMC_SRPD … #define E1000_IMC_ACK … #define E1000_IMC_MNG … #define E1000_IMC_DOCK … #define E1000_IMC_RXD_FIFO_PAR0 … #define E1000_IMC_TXD_FIFO_PAR0 … #define E1000_IMC_HOST_ARB_PAR … #define E1000_IMC_PB_PAR … #define E1000_IMC_RXD_FIFO_PAR1 … #define E1000_IMC_TXD_FIFO_PAR1 … #define E1000_IMC_DSW … #define E1000_IMC_PHYINT … #define E1000_IMC_EPRST … /* Receive Control */ #define E1000_RCTL_RST … #define E1000_RCTL_EN … #define E1000_RCTL_SBP … #define E1000_RCTL_UPE … #define E1000_RCTL_MPE … #define E1000_RCTL_LPE … #define E1000_RCTL_LBM_NO … #define E1000_RCTL_LBM_MAC … #define E1000_RCTL_LBM_SLP … #define E1000_RCTL_LBM_TCVR … #define E1000_RCTL_DTYP_MASK … #define E1000_RCTL_DTYP_PS … #define E1000_RCTL_RDMTS_HALF … #define E1000_RCTL_RDMTS_QUAT … #define E1000_RCTL_RDMTS_EIGTH … #define E1000_RCTL_MO_SHIFT … #define E1000_RCTL_MO_0 … #define E1000_RCTL_MO_1 … #define E1000_RCTL_MO_2 … #define E1000_RCTL_MO_3 … #define E1000_RCTL_MDR … #define E1000_RCTL_BAM … /* these buffer sizes are valid if E1000_RCTL_BSEX is 0 */ #define E1000_RCTL_SZ_2048 … #define E1000_RCTL_SZ_1024 … #define E1000_RCTL_SZ_512 … #define E1000_RCTL_SZ_256 … /* these buffer sizes are valid if E1000_RCTL_BSEX is 1 */ #define E1000_RCTL_SZ_16384 … #define E1000_RCTL_SZ_8192 … #define E1000_RCTL_SZ_4096 … #define E1000_RCTL_VFE … #define E1000_RCTL_CFIEN … #define E1000_RCTL_CFI … #define E1000_RCTL_DPF … #define E1000_RCTL_PMCF … #define E1000_RCTL_BSEX … #define E1000_RCTL_SECRC … #define E1000_RCTL_FLXBUF_MASK … #define E1000_RCTL_FLXBUF_SHIFT … /* Use byte values for the following shift parameters * Usage: * psrctl |= (((ROUNDUP(value0, 128) >> E1000_PSRCTL_BSIZE0_SHIFT) & * E1000_PSRCTL_BSIZE0_MASK) | * ((ROUNDUP(value1, 1024) >> E1000_PSRCTL_BSIZE1_SHIFT) & * E1000_PSRCTL_BSIZE1_MASK) | * ((ROUNDUP(value2, 1024) << E1000_PSRCTL_BSIZE2_SHIFT) & * E1000_PSRCTL_BSIZE2_MASK) | * ((ROUNDUP(value3, 1024) << E1000_PSRCTL_BSIZE3_SHIFT) |; * E1000_PSRCTL_BSIZE3_MASK)) * where value0 = [128..16256], default=256 * value1 = [1024..64512], default=4096 * value2 = [0..64512], default=4096 * value3 = [0..64512], default=0 */ #define E1000_PSRCTL_BSIZE0_MASK … #define E1000_PSRCTL_BSIZE1_MASK … #define E1000_PSRCTL_BSIZE2_MASK … #define E1000_PSRCTL_BSIZE3_MASK … #define E1000_PSRCTL_BSIZE0_SHIFT … #define E1000_PSRCTL_BSIZE1_SHIFT … #define E1000_PSRCTL_BSIZE2_SHIFT … #define E1000_PSRCTL_BSIZE3_SHIFT … /* SW_W_SYNC definitions */ #define E1000_SWFW_EEP_SM … #define E1000_SWFW_PHY0_SM … #define E1000_SWFW_PHY1_SM … #define E1000_SWFW_MAC_CSR_SM … /* Receive Descriptor */ #define E1000_RDT_DELAY … #define E1000_RDT_FPDB … #define E1000_RDLEN_LEN … #define E1000_RDH_RDH … #define E1000_RDT_RDT … /* Flow Control */ #define E1000_FCRTH_RTH … #define E1000_FCRTH_XFCE … #define E1000_FCRTL_RTL … #define E1000_FCRTL_XONE … /* Header split receive */ #define E1000_RFCTL_ISCSI_DIS … #define E1000_RFCTL_ISCSI_DWC_MASK … #define E1000_RFCTL_ISCSI_DWC_SHIFT … #define E1000_RFCTL_NFSW_DIS … #define E1000_RFCTL_NFSR_DIS … #define E1000_RFCTL_NFS_VER_MASK … #define E1000_RFCTL_NFS_VER_SHIFT … #define E1000_RFCTL_IPV6_DIS … #define E1000_RFCTL_IPV6_XSUM_DIS … #define E1000_RFCTL_ACK_DIS … #define E1000_RFCTL_ACKD_DIS … #define E1000_RFCTL_IPFRSP_DIS … #define E1000_RFCTL_EXTEN … #define E1000_RFCTL_IPV6_EX_DIS … #define E1000_RFCTL_NEW_IPV6_EXT_DIS … /* Receive Descriptor Control */ #define E1000_RXDCTL_PTHRESH … #define E1000_RXDCTL_HTHRESH … #define E1000_RXDCTL_WTHRESH … #define E1000_RXDCTL_GRAN … /* Transmit Descriptor Control */ #define E1000_TXDCTL_PTHRESH … #define E1000_TXDCTL_HTHRESH … #define E1000_TXDCTL_WTHRESH … #define E1000_TXDCTL_GRAN … #define E1000_TXDCTL_LWTHRESH … #define E1000_TXDCTL_FULL_TX_DESC_WB … #define E1000_TXDCTL_COUNT_DESC … /* Transmit Configuration Word */ #define E1000_TXCW_FD … #define E1000_TXCW_HD … #define E1000_TXCW_PAUSE … #define E1000_TXCW_ASM_DIR … #define E1000_TXCW_PAUSE_MASK … #define E1000_TXCW_RF … #define E1000_TXCW_NP … #define E1000_TXCW_CW … #define E1000_TXCW_TXC … #define E1000_TXCW_ANE … /* Receive Configuration Word */ #define E1000_RXCW_CW … #define E1000_RXCW_NC … #define E1000_RXCW_IV … #define E1000_RXCW_CC … #define E1000_RXCW_C … #define E1000_RXCW_SYNCH … #define E1000_RXCW_ANC … /* Transmit Control */ #define E1000_TCTL_RST … #define E1000_TCTL_EN … #define E1000_TCTL_BCE … #define E1000_TCTL_PSP … #define E1000_TCTL_CT … #define E1000_TCTL_COLD … #define E1000_TCTL_SWXOFF … #define E1000_TCTL_PBE … #define E1000_TCTL_RTLC … #define E1000_TCTL_NRTU … #define E1000_TCTL_MULR … /* Extended Transmit Control */ #define E1000_TCTL_EXT_BST_MASK … #define E1000_TCTL_EXT_GCEX_MASK … /* Receive Checksum Control */ #define E1000_RXCSUM_PCSS_MASK … #define E1000_RXCSUM_IPOFL … #define E1000_RXCSUM_TUOFL … #define E1000_RXCSUM_IPV6OFL … #define E1000_RXCSUM_IPPCSE … #define E1000_RXCSUM_PCSD … /* Multiple Receive Queue Control */ #define E1000_MRQC_ENABLE_MASK … #define E1000_MRQC_ENABLE_RSS_2Q … #define E1000_MRQC_ENABLE_RSS_INT … #define E1000_MRQC_RSS_FIELD_MASK … #define E1000_MRQC_RSS_FIELD_IPV4_TCP … #define E1000_MRQC_RSS_FIELD_IPV4 … #define E1000_MRQC_RSS_FIELD_IPV6_TCP_EX … #define E1000_MRQC_RSS_FIELD_IPV6_EX … #define E1000_MRQC_RSS_FIELD_IPV6 … #define E1000_MRQC_RSS_FIELD_IPV6_TCP … /* Definitions for power management and wakeup registers */ /* Wake Up Control */ #define E1000_WUC_APME … #define E1000_WUC_PME_EN … #define E1000_WUC_PME_STATUS … #define E1000_WUC_APMPME … #define E1000_WUC_SPM … /* Wake Up Filter Control */ #define E1000_WUFC_LNKC … #define E1000_WUFC_MAG … #define E1000_WUFC_EX … #define E1000_WUFC_MC … #define E1000_WUFC_BC … #define E1000_WUFC_ARP … #define E1000_WUFC_IPV4 … #define E1000_WUFC_IPV6 … #define E1000_WUFC_IGNORE_TCO … #define E1000_WUFC_FLX0 … #define E1000_WUFC_FLX1 … #define E1000_WUFC_FLX2 … #define E1000_WUFC_FLX3 … #define E1000_WUFC_ALL_FILTERS … #define E1000_WUFC_FLX_OFFSET … #define E1000_WUFC_FLX_FILTERS … /* Wake Up Status */ #define E1000_WUS_LNKC … #define E1000_WUS_MAG … #define E1000_WUS_EX … #define E1000_WUS_MC … #define E1000_WUS_BC … #define E1000_WUS_ARP … #define E1000_WUS_IPV4 … #define E1000_WUS_IPV6 … #define E1000_WUS_FLX0 … #define E1000_WUS_FLX1 … #define E1000_WUS_FLX2 … #define E1000_WUS_FLX3 … #define E1000_WUS_FLX_FILTERS … /* Management Control */ #define E1000_MANC_SMBUS_EN … #define E1000_MANC_ASF_EN … #define E1000_MANC_R_ON_FORCE … #define E1000_MANC_RMCP_EN … #define E1000_MANC_0298_EN … #define E1000_MANC_IPV4_EN … #define E1000_MANC_IPV6_EN … #define E1000_MANC_SNAP_EN … #define E1000_MANC_ARP_EN … #define E1000_MANC_NEIGHBOR_EN … #define E1000_MANC_ARP_RES_EN … #define E1000_MANC_TCO_RESET … #define E1000_MANC_RCV_TCO_EN … #define E1000_MANC_REPORT_STATUS … #define E1000_MANC_RCV_ALL … #define E1000_MANC_BLK_PHY_RST_ON_IDE … #define E1000_MANC_EN_MAC_ADDR_FILTER … #define E1000_MANC_EN_MNG2HOST … #define E1000_MANC_EN_IP_ADDR_FILTER … #define E1000_MANC_EN_XSUM_FILTER … #define E1000_MANC_BR_EN … #define E1000_MANC_SMB_REQ … #define E1000_MANC_SMB_GNT … #define E1000_MANC_SMB_CLK_IN … #define E1000_MANC_SMB_DATA_IN … #define E1000_MANC_SMB_DATA_OUT … #define E1000_MANC_SMB_CLK_OUT … #define E1000_MANC_SMB_DATA_OUT_SHIFT … #define E1000_MANC_SMB_CLK_OUT_SHIFT … /* SW Semaphore Register */ #define E1000_SWSM_SMBI … #define E1000_SWSM_SWESMBI … #define E1000_SWSM_WMNG … #define E1000_SWSM_DRV_LOAD … /* FW Semaphore Register */ #define E1000_FWSM_MODE_MASK … #define E1000_FWSM_MODE_SHIFT … #define E1000_FWSM_FW_VALID … #define E1000_FWSM_RSPCIPHY … #define E1000_FWSM_DISSW … #define E1000_FWSM_SKUSEL_MASK … #define E1000_FWSM_SKUEL_SHIFT … #define E1000_FWSM_SKUSEL_EMB … #define E1000_FWSM_SKUSEL_CONS … #define E1000_FWSM_SKUSEL_PERF_100 … #define E1000_FWSM_SKUSEL_PERF_GBE … /* FFLT Debug Register */ #define E1000_FFLT_DBG_INVC … e1000_mng_mode; /* Host Interface Control Register */ #define E1000_HICR_EN … #define E1000_HICR_C … #define E1000_HICR_SV … #define E1000_HICR_FWR … /* Host Interface Command Interface - Address range 0x8800-0x8EFF */ #define E1000_HI_MAX_DATA_LENGTH … #define E1000_HI_MAX_BLOCK_BYTE_LENGTH … #define E1000_HI_MAX_BLOCK_DWORD_LENGTH … #define E1000_HI_COMMAND_TIMEOUT … struct e1000_host_command_header { … }; struct e1000_host_command_info { … }; /* Host SMB register #0 */ #define E1000_HSMC0R_CLKIN … #define E1000_HSMC0R_DATAIN … #define E1000_HSMC0R_DATAOUT … #define E1000_HSMC0R_CLKOUT … /* Host SMB register #1 */ #define E1000_HSMC1R_CLKIN … #define E1000_HSMC1R_DATAIN … #define E1000_HSMC1R_DATAOUT … #define E1000_HSMC1R_CLKOUT … /* FW Status Register */ #define E1000_FWSTS_FWS_MASK … /* Wake Up Packet Length */ #define E1000_WUPL_LENGTH_MASK … #define E1000_MDALIGN … /* PCI-Ex registers*/ /* PCI-Ex Control Register */ #define E1000_GCR_RXD_NO_SNOOP … #define E1000_GCR_RXDSCW_NO_SNOOP … #define E1000_GCR_RXDSCR_NO_SNOOP … #define E1000_GCR_TXD_NO_SNOOP … #define E1000_GCR_TXDSCW_NO_SNOOP … #define E1000_GCR_TXDSCR_NO_SNOOP … #define PCI_EX_NO_SNOOP_ALL … #define PCI_EX_82566_SNOOP_ALL … #define E1000_GCR_L1_ACT_WITHOUT_L0S_RX … /* Function Active and Power State to MNG */ #define E1000_FACTPS_FUNC0_POWER_STATE_MASK … #define E1000_FACTPS_LAN0_VALID … #define E1000_FACTPS_FUNC0_AUX_EN … #define E1000_FACTPS_FUNC1_POWER_STATE_MASK … #define E1000_FACTPS_FUNC1_POWER_STATE_SHIFT … #define E1000_FACTPS_LAN1_VALID … #define E1000_FACTPS_FUNC1_AUX_EN … #define E1000_FACTPS_FUNC2_POWER_STATE_MASK … #define E1000_FACTPS_FUNC2_POWER_STATE_SHIFT … #define E1000_FACTPS_IDE_ENABLE … #define E1000_FACTPS_FUNC2_AUX_EN … #define E1000_FACTPS_FUNC3_POWER_STATE_MASK … #define E1000_FACTPS_FUNC3_POWER_STATE_SHIFT … #define E1000_FACTPS_SP_ENABLE … #define E1000_FACTPS_FUNC3_AUX_EN … #define E1000_FACTPS_FUNC4_POWER_STATE_MASK … #define E1000_FACTPS_FUNC4_POWER_STATE_SHIFT … #define E1000_FACTPS_IPMI_ENABLE … #define E1000_FACTPS_FUNC4_AUX_EN … #define E1000_FACTPS_MNGCG … #define E1000_FACTPS_LAN_FUNC_SEL … #define E1000_FACTPS_PM_STATE_CHANGED … /* PCI-Ex Config Space */ #define PCI_EX_LINK_STATUS … #define PCI_EX_LINK_WIDTH_MASK … #define PCI_EX_LINK_WIDTH_SHIFT … /* EEPROM Commands - Microwire */ #define EEPROM_READ_OPCODE_MICROWIRE … #define EEPROM_WRITE_OPCODE_MICROWIRE … #define EEPROM_ERASE_OPCODE_MICROWIRE … #define EEPROM_EWEN_OPCODE_MICROWIRE … #define EEPROM_EWDS_OPCODE_MICROWIRE … /* EEPROM Commands - SPI */ #define EEPROM_MAX_RETRY_SPI … #define EEPROM_READ_OPCODE_SPI … #define EEPROM_WRITE_OPCODE_SPI … #define EEPROM_A8_OPCODE_SPI … #define EEPROM_WREN_OPCODE_SPI … #define EEPROM_WRDI_OPCODE_SPI … #define EEPROM_RDSR_OPCODE_SPI … #define EEPROM_WRSR_OPCODE_SPI … #define EEPROM_ERASE4K_OPCODE_SPI … #define EEPROM_ERASE64K_OPCODE_SPI … #define EEPROM_ERASE256_OPCODE_SPI … /* EEPROM Size definitions */ #define EEPROM_WORD_SIZE_SHIFT … #define EEPROM_SIZE_SHIFT … #define EEPROM_SIZE_MASK … /* EEPROM Word Offsets */ #define EEPROM_COMPAT … #define EEPROM_ID_LED_SETTINGS … #define EEPROM_VERSION … #define EEPROM_SERDES_AMPLITUDE … #define EEPROM_PHY_CLASS_WORD … #define EEPROM_INIT_CONTROL1_REG … #define EEPROM_INIT_CONTROL2_REG … #define EEPROM_SWDEF_PINS_CTRL_PORT_1 … #define EEPROM_INIT_CONTROL3_PORT_B … #define EEPROM_INIT_3GIO_3 … #define EEPROM_SWDEF_PINS_CTRL_PORT_0 … #define EEPROM_INIT_CONTROL3_PORT_A … #define EEPROM_CFG … #define EEPROM_FLASH_VERSION … #define EEPROM_CHECKSUM_REG … #define E1000_EEPROM_CFG_DONE … #define E1000_EEPROM_CFG_DONE_PORT_1 … /* Word definitions for ID LED Settings */ #define ID_LED_RESERVED_0000 … #define ID_LED_RESERVED_FFFF … #define ID_LED_DEFAULT … #define ID_LED_DEF1_DEF2 … #define ID_LED_DEF1_ON2 … #define ID_LED_DEF1_OFF2 … #define ID_LED_ON1_DEF2 … #define ID_LED_ON1_ON2 … #define ID_LED_ON1_OFF2 … #define ID_LED_OFF1_DEF2 … #define ID_LED_OFF1_ON2 … #define ID_LED_OFF1_OFF2 … #define IGP_ACTIVITY_LED_MASK … #define IGP_ACTIVITY_LED_ENABLE … #define IGP_LED3_MODE … /* Mask bits for SERDES amplitude adjustment in Word 6 of the EEPROM */ #define EEPROM_SERDES_AMPLITUDE_MASK … /* Mask bit for PHY class in Word 7 of the EEPROM */ #define EEPROM_PHY_CLASS_A … /* Mask bits for fields in Word 0x0a of the EEPROM */ #define EEPROM_WORD0A_ILOS … #define EEPROM_WORD0A_SWDPIO … #define EEPROM_WORD0A_LRST … #define EEPROM_WORD0A_FD … #define EEPROM_WORD0A_66MHZ … /* Mask bits for fields in Word 0x0f of the EEPROM */ #define EEPROM_WORD0F_PAUSE_MASK … #define EEPROM_WORD0F_PAUSE … #define EEPROM_WORD0F_ASM_DIR … #define EEPROM_WORD0F_ANE … #define EEPROM_WORD0F_SWPDIO_EXT … #define EEPROM_WORD0F_LPLU … /* Mask bits for fields in Word 0x10/0x20 of the EEPROM */ #define EEPROM_WORD1020_GIGA_DISABLE … #define EEPROM_WORD1020_GIGA_DISABLE_NON_D0A … /* Mask bits for fields in Word 0x1a of the EEPROM */ #define EEPROM_WORD1A_ASPM_MASK … /* For checksumming, the sum of all words in the EEPROM should equal 0xBABA. */ #define EEPROM_SUM … /* EEPROM Map defines (WORD OFFSETS)*/ #define EEPROM_NODE_ADDRESS_BYTE_0 … #define EEPROM_PBA_BYTE_1 … #define EEPROM_RESERVED_WORD … /* EEPROM Map Sizes (Byte Counts) */ #define PBA_SIZE … /* Collision related configuration parameters */ #define E1000_COLLISION_THRESHOLD … #define E1000_CT_SHIFT … /* Collision distance is a 0-based value that applies to * half-duplex-capable hardware only. */ #define E1000_COLLISION_DISTANCE … #define E1000_COLLISION_DISTANCE_82542 … #define E1000_FDX_COLLISION_DISTANCE … #define E1000_HDX_COLLISION_DISTANCE … #define E1000_COLD_SHIFT … /* Number of Transmit and Receive Descriptors must be a multiple of 8 */ #define REQ_TX_DESCRIPTOR_MULTIPLE … #define REQ_RX_DESCRIPTOR_MULTIPLE … /* Default values for the transmit IPG register */ #define DEFAULT_82542_TIPG_IPGT … #define DEFAULT_82543_TIPG_IPGT_FIBER … #define DEFAULT_82543_TIPG_IPGT_COPPER … #define E1000_TIPG_IPGT_MASK … #define E1000_TIPG_IPGR1_MASK … #define E1000_TIPG_IPGR2_MASK … #define DEFAULT_82542_TIPG_IPGR1 … #define DEFAULT_82543_TIPG_IPGR1 … #define E1000_TIPG_IPGR1_SHIFT … #define DEFAULT_82542_TIPG_IPGR2 … #define DEFAULT_82543_TIPG_IPGR2 … #define E1000_TIPG_IPGR2_SHIFT … #define E1000_TXDMAC_DPP … /* Adaptive IFS defines */ #define TX_THRESHOLD_START … #define TX_THRESHOLD_INCREMENT … #define TX_THRESHOLD_DECREMENT … #define TX_THRESHOLD_STOP … #define TX_THRESHOLD_DISABLE … #define TX_THRESHOLD_TIMER_MS … #define MIN_NUM_XMITS … #define IFS_MAX … #define IFS_STEP … #define IFS_MIN … #define IFS_RATIO … /* Extended Configuration Control and Size */ #define E1000_EXTCNF_CTRL_PCIE_WRITE_ENABLE … #define E1000_EXTCNF_CTRL_PHY_WRITE_ENABLE … #define E1000_EXTCNF_CTRL_D_UD_ENABLE … #define E1000_EXTCNF_CTRL_D_UD_LATENCY … #define E1000_EXTCNF_CTRL_D_UD_OWNER … #define E1000_EXTCNF_CTRL_MDIO_SW_OWNERSHIP … #define E1000_EXTCNF_CTRL_MDIO_HW_OWNERSHIP … #define E1000_EXTCNF_CTRL_EXT_CNF_POINTER … #define E1000_EXTCNF_SIZE_EXT_PHY_LENGTH … #define E1000_EXTCNF_SIZE_EXT_DOCK_LENGTH … #define E1000_EXTCNF_SIZE_EXT_PCIE_LENGTH … #define E1000_EXTCNF_CTRL_LCD_WRITE_ENABLE … #define E1000_EXTCNF_CTRL_SWFLAG … /* PBA constants */ #define E1000_PBA_8K … #define E1000_PBA_12K … #define E1000_PBA_16K … #define E1000_PBA_20K … #define E1000_PBA_22K … #define E1000_PBA_24K … #define E1000_PBA_30K … #define E1000_PBA_32K … #define E1000_PBA_34K … #define E1000_PBA_38K … #define E1000_PBA_40K … #define E1000_PBA_48K … #define E1000_PBS_16K … /* Flow Control Constants */ #define FLOW_CONTROL_ADDRESS_LOW … #define FLOW_CONTROL_ADDRESS_HIGH … #define FLOW_CONTROL_TYPE … /* The historical defaults for the flow control values are given below. */ #define FC_DEFAULT_HI_THRESH … #define FC_DEFAULT_LO_THRESH … #define FC_DEFAULT_TX_TIMER … /* PCIX Config space */ #define PCIX_COMMAND_REGISTER … #define PCIX_STATUS_REGISTER_LO … #define PCIX_STATUS_REGISTER_HI … #define PCIX_COMMAND_MMRBC_MASK … #define PCIX_COMMAND_MMRBC_SHIFT … #define PCIX_STATUS_HI_MMRBC_MASK … #define PCIX_STATUS_HI_MMRBC_SHIFT … #define PCIX_STATUS_HI_MMRBC_4K … #define PCIX_STATUS_HI_MMRBC_2K … /* Number of bits required to shift right the "pause" bits from the * EEPROM (bits 13:12) to the "pause" (bits 8:7) field in the TXCW register. */ #define PAUSE_SHIFT … /* Number of bits required to shift left the "SWDPIO" bits from the * EEPROM (bits 8:5) to the "SWDPIO" (bits 25:22) field in the CTRL register. */ #define SWDPIO_SHIFT … /* Number of bits required to shift left the "SWDPIO_EXT" bits from the * EEPROM word F (bits 7:4) to the bits 11:8 of The Extended CTRL register. */ #define SWDPIO__EXT_SHIFT … /* Number of bits required to shift left the "ILOS" bit from the EEPROM * (bit 4) to the "ILOS" (bit 7) field in the CTRL register. */ #define ILOS_SHIFT … #define RECEIVE_BUFFER_ALIGN_SIZE … /* Number of milliseconds we wait for auto-negotiation to complete */ #define LINK_UP_TIMEOUT … /* Number of milliseconds we wait for Eeprom auto read bit done after MAC reset */ #define AUTO_READ_DONE_TIMEOUT … /* Number of milliseconds we wait for PHY configuration done after MAC reset */ #define PHY_CFG_TIMEOUT … #define E1000_TX_BUFFER_SIZE … /* The carrier extension symbol, as received by the NIC. */ #define CARRIER_EXTENSION … /* TBI_ACCEPT macro definition: * * This macro requires: * adapter = a pointer to struct e1000_hw * status = the 8 bit status field of the RX descriptor with EOP set * error = the 8 bit error field of the RX descriptor with EOP set * length = the sum of all the length fields of the RX descriptors that * make up the current frame * last_byte = the last byte of the frame DMAed by the hardware * max_frame_length = the maximum frame length we want to accept. * min_frame_length = the minimum frame length we want to accept. * * This macro is a conditional that should be used in the interrupt * handler's Rx processing routine when RxErrors have been detected. * * Typical use: * ... * if (TBI_ACCEPT) { * accept_frame = true; * e1000_tbi_adjust_stats(adapter, MacAddress); * frame_length--; * } else { * accept_frame = false; * } * ... */ #define TBI_ACCEPT(adapter, status, errors, length, last_byte) … /* Structures, enums, and macros for the PHY */ /* Bit definitions for the Management Data IO (MDIO) and Management Data * Clock (MDC) pins in the Device Control Register. */ #define E1000_CTRL_PHY_RESET_DIR … #define E1000_CTRL_PHY_RESET … #define E1000_CTRL_MDIO_DIR … #define E1000_CTRL_MDIO … #define E1000_CTRL_MDC_DIR … #define E1000_CTRL_MDC … #define E1000_CTRL_PHY_RESET_DIR4 … #define E1000_CTRL_PHY_RESET4 … /* PHY 1000 MII Register/Bit Definitions */ /* PHY Registers defined by IEEE */ #define PHY_CTRL … #define PHY_STATUS … #define PHY_ID1 … #define PHY_ID2 … #define PHY_AUTONEG_ADV … #define PHY_LP_ABILITY … #define PHY_AUTONEG_EXP … #define PHY_NEXT_PAGE_TX … #define PHY_LP_NEXT_PAGE … #define PHY_1000T_CTRL … #define PHY_1000T_STATUS … #define PHY_EXT_STATUS … #define MAX_PHY_REG_ADDRESS … #define MAX_PHY_MULTI_PAGE_REG … /* M88E1000 Specific Registers */ #define M88E1000_PHY_SPEC_CTRL … #define M88E1000_PHY_SPEC_STATUS … #define M88E1000_INT_ENABLE … #define M88E1000_INT_STATUS … #define M88E1000_EXT_PHY_SPEC_CTRL … #define M88E1000_RX_ERR_CNTR … #define M88E1000_PHY_EXT_CTRL … #define M88E1000_PHY_PAGE_SELECT … #define M88E1000_PHY_GEN_CONTROL … #define M88E1000_PHY_VCO_REG_BIT8 … #define M88E1000_PHY_VCO_REG_BIT11 … #define IGP01E1000_IEEE_REGS_PAGE … #define IGP01E1000_IEEE_RESTART_AUTONEG … #define IGP01E1000_IEEE_FORCE_GIGA … /* IGP01E1000 Specific Registers */ #define IGP01E1000_PHY_PORT_CONFIG … #define IGP01E1000_PHY_PORT_STATUS … #define IGP01E1000_PHY_PORT_CTRL … #define IGP01E1000_PHY_LINK_HEALTH … #define IGP01E1000_GMII_FIFO … #define IGP01E1000_PHY_CHANNEL_QUALITY … #define IGP02E1000_PHY_POWER_MGMT … #define IGP01E1000_PHY_PAGE_SELECT … /* IGP01E1000 AGC Registers - stores the cable length values*/ #define IGP01E1000_PHY_AGC_A … #define IGP01E1000_PHY_AGC_B … #define IGP01E1000_PHY_AGC_C … #define IGP01E1000_PHY_AGC_D … /* IGP02E1000 AGC Registers for cable length values */ #define IGP02E1000_PHY_AGC_A … #define IGP02E1000_PHY_AGC_B … #define IGP02E1000_PHY_AGC_C … #define IGP02E1000_PHY_AGC_D … /* IGP01E1000 DSP Reset Register */ #define IGP01E1000_PHY_DSP_RESET … #define IGP01E1000_PHY_DSP_SET … #define IGP01E1000_PHY_DSP_FFE … #define IGP01E1000_PHY_CHANNEL_NUM … #define IGP02E1000_PHY_CHANNEL_NUM … #define IGP01E1000_PHY_AGC_PARAM_A … #define IGP01E1000_PHY_AGC_PARAM_B … #define IGP01E1000_PHY_AGC_PARAM_C … #define IGP01E1000_PHY_AGC_PARAM_D … #define IGP01E1000_PHY_EDAC_MU_INDEX … #define IGP01E1000_PHY_EDAC_SIGN_EXT_9_BITS … #define IGP01E1000_PHY_ANALOG_TX_STATE … #define IGP01E1000_PHY_ANALOG_CLASS_A … #define IGP01E1000_PHY_FORCE_ANALOG_ENABLE … #define IGP01E1000_PHY_DSP_FFE_CM_CP … #define IGP01E1000_PHY_DSP_FFE_DEFAULT … /* IGP01E1000 PCS Initialization register - stores the polarity status when * speed = 1000 Mbps. */ #define IGP01E1000_PHY_PCS_INIT_REG … #define IGP01E1000_PHY_PCS_CTRL_REG … #define IGP01E1000_ANALOG_REGS_PAGE … /* PHY Control Register */ #define MII_CR_SPEED_SELECT_MSB … #define MII_CR_COLL_TEST_ENABLE … #define MII_CR_FULL_DUPLEX … #define MII_CR_RESTART_AUTO_NEG … #define MII_CR_ISOLATE … #define MII_CR_POWER_DOWN … #define MII_CR_AUTO_NEG_EN … #define MII_CR_SPEED_SELECT_LSB … #define MII_CR_LOOPBACK … #define MII_CR_RESET … /* PHY Status Register */ #define MII_SR_EXTENDED_CAPS … #define MII_SR_JABBER_DETECT … #define MII_SR_LINK_STATUS … #define MII_SR_AUTONEG_CAPS … #define MII_SR_REMOTE_FAULT … #define MII_SR_AUTONEG_COMPLETE … #define MII_SR_PREAMBLE_SUPPRESS … #define MII_SR_EXTENDED_STATUS … #define MII_SR_100T2_HD_CAPS … #define MII_SR_100T2_FD_CAPS … #define MII_SR_10T_HD_CAPS … #define MII_SR_10T_FD_CAPS … #define MII_SR_100X_HD_CAPS … #define MII_SR_100X_FD_CAPS … #define MII_SR_100T4_CAPS … /* Autoneg Advertisement Register */ #define NWAY_AR_SELECTOR_FIELD … #define NWAY_AR_10T_HD_CAPS … #define NWAY_AR_10T_FD_CAPS … #define NWAY_AR_100TX_HD_CAPS … #define NWAY_AR_100TX_FD_CAPS … #define NWAY_AR_100T4_CAPS … #define NWAY_AR_PAUSE … #define NWAY_AR_ASM_DIR … #define NWAY_AR_REMOTE_FAULT … #define NWAY_AR_NEXT_PAGE … /* Link Partner Ability Register (Base Page) */ #define NWAY_LPAR_SELECTOR_FIELD … #define NWAY_LPAR_10T_HD_CAPS … #define NWAY_LPAR_10T_FD_CAPS … #define NWAY_LPAR_100TX_HD_CAPS … #define NWAY_LPAR_100TX_FD_CAPS … #define NWAY_LPAR_100T4_CAPS … #define NWAY_LPAR_PAUSE … #define NWAY_LPAR_ASM_DIR … #define NWAY_LPAR_REMOTE_FAULT … #define NWAY_LPAR_ACKNOWLEDGE … #define NWAY_LPAR_NEXT_PAGE … /* Autoneg Expansion Register */ #define NWAY_ER_LP_NWAY_CAPS … #define NWAY_ER_PAGE_RXD … #define NWAY_ER_NEXT_PAGE_CAPS … #define NWAY_ER_LP_NEXT_PAGE_CAPS … #define NWAY_ER_PAR_DETECT_FAULT … /* Next Page TX Register */ #define NPTX_MSG_CODE_FIELD … #define NPTX_TOGGLE … #define NPTX_ACKNOWLDGE2 … #define NPTX_MSG_PAGE … #define NPTX_NEXT_PAGE … /* Link Partner Next Page Register */ #define LP_RNPR_MSG_CODE_FIELD … #define LP_RNPR_TOGGLE … #define LP_RNPR_ACKNOWLDGE2 … #define LP_RNPR_MSG_PAGE … #define LP_RNPR_ACKNOWLDGE … #define LP_RNPR_NEXT_PAGE … /* 1000BASE-T Control Register */ #define CR_1000T_ASYM_PAUSE … #define CR_1000T_HD_CAPS … #define CR_1000T_FD_CAPS … #define CR_1000T_REPEATER_DTE … /* 0=DTE device */ #define CR_1000T_MS_VALUE … /* 0=Configure PHY as Slave */ #define CR_1000T_MS_ENABLE … /* 0=Automatic Master/Slave config */ #define CR_1000T_TEST_MODE_NORMAL … #define CR_1000T_TEST_MODE_1 … #define CR_1000T_TEST_MODE_2 … #define CR_1000T_TEST_MODE_3 … #define CR_1000T_TEST_MODE_4 … /* 1000BASE-T Status Register */ #define SR_1000T_IDLE_ERROR_CNT … #define SR_1000T_ASYM_PAUSE_DIR … #define SR_1000T_LP_HD_CAPS … #define SR_1000T_LP_FD_CAPS … #define SR_1000T_REMOTE_RX_STATUS … #define SR_1000T_LOCAL_RX_STATUS … #define SR_1000T_MS_CONFIG_RES … #define SR_1000T_MS_CONFIG_FAULT … #define SR_1000T_REMOTE_RX_STATUS_SHIFT … #define SR_1000T_LOCAL_RX_STATUS_SHIFT … #define SR_1000T_PHY_EXCESSIVE_IDLE_ERR_COUNT … #define FFE_IDLE_ERR_COUNT_TIMEOUT_20 … #define FFE_IDLE_ERR_COUNT_TIMEOUT_100 … /* Extended Status Register */ #define IEEE_ESR_1000T_HD_CAPS … #define IEEE_ESR_1000T_FD_CAPS … #define IEEE_ESR_1000X_HD_CAPS … #define IEEE_ESR_1000X_FD_CAPS … #define PHY_TX_POLARITY_MASK … #define PHY_TX_NORMAL_POLARITY … #define AUTO_POLARITY_DISABLE … /* (0=enable, 1=disable) */ /* M88E1000 PHY Specific Control Register */ #define M88E1000_PSCR_JABBER_DISABLE … #define M88E1000_PSCR_POLARITY_REVERSAL … #define M88E1000_PSCR_SQE_TEST … #define M88E1000_PSCR_CLK125_DISABLE … #define M88E1000_PSCR_MDI_MANUAL_MODE … /* Manual MDI configuration */ #define M88E1000_PSCR_MDIX_MANUAL_MODE … #define M88E1000_PSCR_AUTO_X_1000T … #define M88E1000_PSCR_AUTO_X_MODE … #define M88E1000_PSCR_10BT_EXT_DIST_ENABLE … /* 1=Enable Extended 10BASE-T distance * (Lower 10BASE-T RX Threshold) * 0=Normal 10BASE-T RX Threshold */ #define M88E1000_PSCR_MII_5BIT_ENABLE … /* 1=5-Bit interface in 100BASE-TX * 0=MII interface in 100BASE-TX */ #define M88E1000_PSCR_SCRAMBLER_DISABLE … #define M88E1000_PSCR_FORCE_LINK_GOOD … #define M88E1000_PSCR_ASSERT_CRS_ON_TX … #define M88E1000_PSCR_POLARITY_REVERSAL_SHIFT … #define M88E1000_PSCR_AUTO_X_MODE_SHIFT … #define M88E1000_PSCR_10BT_EXT_DIST_ENABLE_SHIFT … /* M88E1000 PHY Specific Status Register */ #define M88E1000_PSSR_JABBER … #define M88E1000_PSSR_REV_POLARITY … #define M88E1000_PSSR_DOWNSHIFT … #define M88E1000_PSSR_MDIX … #define M88E1000_PSSR_CABLE_LENGTH … #define M88E1000_PSSR_LINK … #define M88E1000_PSSR_SPD_DPLX_RESOLVED … #define M88E1000_PSSR_PAGE_RCVD … #define M88E1000_PSSR_DPLX … #define M88E1000_PSSR_SPEED … #define M88E1000_PSSR_10MBS … #define M88E1000_PSSR_100MBS … #define M88E1000_PSSR_1000MBS … #define M88E1000_PSSR_REV_POLARITY_SHIFT … #define M88E1000_PSSR_DOWNSHIFT_SHIFT … #define M88E1000_PSSR_MDIX_SHIFT … #define M88E1000_PSSR_CABLE_LENGTH_SHIFT … /* M88E1000 Extended PHY Specific Control Register */ #define M88E1000_EPSCR_FIBER_LOOPBACK … #define M88E1000_EPSCR_DOWN_NO_IDLE … /* Number of times we will attempt to autonegotiate before downshifting if we * are the master */ #define M88E1000_EPSCR_MASTER_DOWNSHIFT_MASK … #define M88E1000_EPSCR_MASTER_DOWNSHIFT_1X … #define M88E1000_EPSCR_MASTER_DOWNSHIFT_2X … #define M88E1000_EPSCR_MASTER_DOWNSHIFT_3X … #define M88E1000_EPSCR_MASTER_DOWNSHIFT_4X … /* Number of times we will attempt to autonegotiate before downshifting if we * are the slave */ #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_MASK … #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_DIS … #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_1X … #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_2X … #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_3X … #define M88E1000_EPSCR_TX_CLK_2_5 … #define M88E1000_EPSCR_TX_CLK_25 … #define M88E1000_EPSCR_TX_CLK_0 … /* M88EC018 Rev 2 specific DownShift settings */ #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_MASK … #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_1X … #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_2X … #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_3X … #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_4X … #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_5X … #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_6X … #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_7X … #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_8X … /* IGP01E1000 Specific Port Config Register - R/W */ #define IGP01E1000_PSCFR_AUTO_MDIX_PAR_DETECT … #define IGP01E1000_PSCFR_PRE_EN … #define IGP01E1000_PSCFR_SMART_SPEED … #define IGP01E1000_PSCFR_DISABLE_TPLOOPBACK … #define IGP01E1000_PSCFR_DISABLE_JABBER … #define IGP01E1000_PSCFR_DISABLE_TRANSMIT … /* IGP01E1000 Specific Port Status Register - R/O */ #define IGP01E1000_PSSR_AUTONEG_FAILED … #define IGP01E1000_PSSR_POLARITY_REVERSED … #define IGP01E1000_PSSR_CABLE_LENGTH … #define IGP01E1000_PSSR_FULL_DUPLEX … #define IGP01E1000_PSSR_LINK_UP … #define IGP01E1000_PSSR_MDIX … #define IGP01E1000_PSSR_SPEED_MASK … #define IGP01E1000_PSSR_SPEED_10MBPS … #define IGP01E1000_PSSR_SPEED_100MBPS … #define IGP01E1000_PSSR_SPEED_1000MBPS … #define IGP01E1000_PSSR_CABLE_LENGTH_SHIFT … #define IGP01E1000_PSSR_MDIX_SHIFT … /* IGP01E1000 Specific Port Control Register - R/W */ #define IGP01E1000_PSCR_TP_LOOPBACK … #define IGP01E1000_PSCR_CORRECT_NC_SCMBLR … #define IGP01E1000_PSCR_TEN_CRS_SELECT … #define IGP01E1000_PSCR_FLIP_CHIP … #define IGP01E1000_PSCR_AUTO_MDIX … #define IGP01E1000_PSCR_FORCE_MDI_MDIX … /* IGP01E1000 Specific Port Link Health Register */ #define IGP01E1000_PLHR_SS_DOWNGRADE … #define IGP01E1000_PLHR_GIG_SCRAMBLER_ERROR … #define IGP01E1000_PLHR_MASTER_FAULT … #define IGP01E1000_PLHR_MASTER_RESOLUTION … #define IGP01E1000_PLHR_GIG_REM_RCVR_NOK … #define IGP01E1000_PLHR_IDLE_ERROR_CNT_OFLOW … #define IGP01E1000_PLHR_DATA_ERR_1 … #define IGP01E1000_PLHR_DATA_ERR_0 … #define IGP01E1000_PLHR_AUTONEG_FAULT … #define IGP01E1000_PLHR_AUTONEG_ACTIVE … #define IGP01E1000_PLHR_VALID_CHANNEL_D … #define IGP01E1000_PLHR_VALID_CHANNEL_C … #define IGP01E1000_PLHR_VALID_CHANNEL_B … #define IGP01E1000_PLHR_VALID_CHANNEL_A … /* IGP01E1000 Channel Quality Register */ #define IGP01E1000_MSE_CHANNEL_D … #define IGP01E1000_MSE_CHANNEL_C … #define IGP01E1000_MSE_CHANNEL_B … #define IGP01E1000_MSE_CHANNEL_A … #define IGP02E1000_PM_SPD … #define IGP02E1000_PM_D3_LPLU … #define IGP02E1000_PM_D0_LPLU … /* IGP01E1000 DSP reset macros */ #define DSP_RESET_ENABLE … #define DSP_RESET_DISABLE … #define E1000_MAX_DSP_RESETS … /* IGP01E1000 & IGP02E1000 AGC Registers */ #define IGP01E1000_AGC_LENGTH_SHIFT … #define IGP02E1000_AGC_LENGTH_SHIFT … /* IGP02E1000 AGC Register Length 9-bit mask */ #define IGP02E1000_AGC_LENGTH_MASK … /* 7 bits (3 Coarse + 4 Fine) --> 128 optional values */ #define IGP01E1000_AGC_LENGTH_TABLE_SIZE … #define IGP02E1000_AGC_LENGTH_TABLE_SIZE … /* The precision error of the cable length is +/- 10 meters */ #define IGP01E1000_AGC_RANGE … #define IGP02E1000_AGC_RANGE … /* IGP01E1000 PCS Initialization register */ /* bits 3:6 in the PCS registers stores the channels polarity */ #define IGP01E1000_PHY_POLARITY_MASK … /* IGP01E1000 GMII FIFO Register */ #define IGP01E1000_GMII_FLEX_SPD … #define IGP01E1000_GMII_SPD … /* IGP01E1000 Analog Register */ #define IGP01E1000_ANALOG_SPARE_FUSE_STATUS … #define IGP01E1000_ANALOG_FUSE_STATUS … #define IGP01E1000_ANALOG_FUSE_CONTROL … #define IGP01E1000_ANALOG_FUSE_BYPASS … #define IGP01E1000_ANALOG_FUSE_POLY_MASK … #define IGP01E1000_ANALOG_FUSE_FINE_MASK … #define IGP01E1000_ANALOG_FUSE_COARSE_MASK … #define IGP01E1000_ANALOG_SPARE_FUSE_ENABLED … #define IGP01E1000_ANALOG_FUSE_ENABLE_SW_CONTROL … #define IGP01E1000_ANALOG_FUSE_COARSE_THRESH … #define IGP01E1000_ANALOG_FUSE_COARSE_10 … #define IGP01E1000_ANALOG_FUSE_FINE_1 … #define IGP01E1000_ANALOG_FUSE_FINE_10 … /* Bit definitions for valid PHY IDs. */ /* I = Integrated * E = External */ #define M88_VENDOR … #define M88E1000_E_PHY_ID … #define M88E1000_I_PHY_ID … #define M88E1011_I_PHY_ID … #define IGP01E1000_I_PHY_ID … #define M88E1000_12_PHY_ID … #define M88E1000_14_PHY_ID … #define M88E1011_I_REV_4 … #define M88E1111_I_PHY_ID … #define M88E1118_E_PHY_ID … #define L1LXT971A_PHY_ID … #define RTL8211B_PHY_ID … #define RTL8201N_PHY_ID … #define RTL_PHY_CTRL_FD … #define RTL_PHY_CTRL_SPD_100 … /* Bits... * 15-5: page * 4-0: register offset */ #define PHY_PAGE_SHIFT … #define PHY_REG(page, reg) … #define IGP3_PHY_PORT_CTRL … #define IGP3_PHY_RATE_ADAPT_CTRL … #define IGP3_KMRN_FIFO_CTRL_STATS … #define IGP3_KMRN_POWER_MNG_CTRL … #define IGP3_KMRN_INBAND_CTRL … #define IGP3_KMRN_DIAG … #define IGP3_KMRN_DIAG_PCS_LOCK_LOSS … #define IGP3_KMRN_ACK_TIMEOUT … #define IGP3_VR_CTRL … #define IGP3_VR_CTRL_MODE_SHUT … #define IGP3_VR_CTRL_MODE_MASK … #define IGP3_CAPABILITY … /* Capabilities for SKU Control */ #define IGP3_CAP_INITIATE_TEAM … #define IGP3_CAP_WFM … #define IGP3_CAP_ASF … #define IGP3_CAP_LPLU … #define IGP3_CAP_DC_AUTO_SPEED … #define IGP3_CAP_SPD … #define IGP3_CAP_MULT_QUEUE … #define IGP3_CAP_RSS … #define IGP3_CAP_8021PQ … #define IGP3_CAP_AMT_CB … #define IGP3_PPC_JORDAN_EN … #define IGP3_PPC_JORDAN_GIGA_SPEED … #define IGP3_KMRN_PMC_EE_IDLE_LINK_DIS … #define IGP3_KMRN_PMC_K0S_ENTRY_LATENCY_MASK … #define IGP3_KMRN_PMC_K0S_MODE1_EN_GIGA … #define IGP3_KMRN_PMC_K0S_MODE1_EN_100 … #define IGP3E1000_PHY_MISC_CTRL … #define IGP3_PHY_MISC_DUPLEX_MANUAL_SET … #define IGP3_KMRN_EXT_CTRL … #define IGP3_KMRN_EC_DIS_INBAND … #define IGP03E1000_E_PHY_ID … #define IFE_E_PHY_ID … #define IFE_PLUS_E_PHY_ID … #define IFE_C_E_PHY_ID … #define IFE_PHY_EXTENDED_STATUS_CONTROL … #define IFE_PHY_SPECIAL_CONTROL … #define IFE_PHY_RCV_FALSE_CARRIER … #define IFE_PHY_RCV_DISCONNECT … #define IFE_PHY_RCV_ERROT_FRAME … #define IFE_PHY_RCV_SYMBOL_ERR … #define IFE_PHY_PREM_EOF_ERR … #define IFE_PHY_RCV_EOF_ERR … #define IFE_PHY_TX_JABBER_DETECT … #define IFE_PHY_EQUALIZER … #define IFE_PHY_SPECIAL_CONTROL_LED … #define IFE_PHY_MDIX_CONTROL … #define IFE_PHY_HWI_CONTROL … #define IFE_PESC_REDUCED_POWER_DOWN_DISABLE … #define IFE_PESC_100BTX_POWER_DOWN … #define IFE_PESC_10BTX_POWER_DOWN … #define IFE_PESC_POLARITY_REVERSED … #define IFE_PESC_PHY_ADDR_MASK … #define IFE_PESC_SPEED … #define IFE_PESC_DUPLEX … #define IFE_PESC_POLARITY_REVERSED_SHIFT … #define IFE_PSC_DISABLE_DYNAMIC_POWER_DOWN … #define IFE_PSC_FORCE_POLARITY … #define IFE_PSC_AUTO_POLARITY_DISABLE … #define IFE_PSC_JABBER_FUNC_DISABLE … #define IFE_PSC_FORCE_POLARITY_SHIFT … #define IFE_PSC_AUTO_POLARITY_DISABLE_SHIFT … #define IFE_PMC_AUTO_MDIX … #define IFE_PMC_FORCE_MDIX … #define IFE_PMC_MDIX_STATUS … #define IFE_PMC_AUTO_MDIX_COMPLETE … #define IFE_PMC_MDIX_MODE_SHIFT … #define IFE_PHC_MDIX_RESET_ALL_MASK … #define IFE_PHC_HWI_ENABLE … #define IFE_PHC_ABILITY_CHECK … #define IFE_PHC_TEST_EXEC … #define IFE_PHC_HIGHZ … #define IFE_PHC_LOWZ … #define IFE_PHC_LOW_HIGH_Z_MASK … #define IFE_PHC_DISTANCE_MASK … #define IFE_PHC_RESET_ALL_MASK … #define IFE_PSCL_PROBE_MODE … #define IFE_PSCL_PROBE_LEDS_OFF … #define IFE_PSCL_PROBE_LEDS_ON … #define ICH_FLASH_COMMAND_TIMEOUT … #define ICH_FLASH_ERASE_TIMEOUT … #define ICH_FLASH_CYCLE_REPEAT_COUNT … #define ICH_FLASH_SEG_SIZE_256 … #define ICH_FLASH_SEG_SIZE_4K … #define ICH_FLASH_SEG_SIZE_64K … #define ICH_CYCLE_READ … #define ICH_CYCLE_RESERVED … #define ICH_CYCLE_WRITE … #define ICH_CYCLE_ERASE … #define ICH_FLASH_GFPREG … #define ICH_FLASH_HSFSTS … #define ICH_FLASH_HSFCTL … #define ICH_FLASH_FADDR … #define ICH_FLASH_FDATA0 … #define ICH_FLASH_FRACC … #define ICH_FLASH_FREG0 … #define ICH_FLASH_FREG1 … #define ICH_FLASH_FREG2 … #define ICH_FLASH_FREG3 … #define ICH_FLASH_FPR0 … #define ICH_FLASH_FPR1 … #define ICH_FLASH_SSFSTS … #define ICH_FLASH_SSFCTL … #define ICH_FLASH_PREOP … #define ICH_FLASH_OPTYPE … #define ICH_FLASH_OPMENU … #define ICH_FLASH_REG_MAPSIZE … #define ICH_FLASH_SECTOR_SIZE … #define ICH_GFPREG_BASE_MASK … #define ICH_FLASH_LINEAR_ADDR_MASK … /* Miscellaneous PHY bit definitions. */ #define PHY_PREAMBLE … #define PHY_SOF … #define PHY_OP_READ … #define PHY_OP_WRITE … #define PHY_TURNAROUND … #define PHY_PREAMBLE_SIZE … #define MII_CR_SPEED_1000 … #define MII_CR_SPEED_100 … #define MII_CR_SPEED_10 … #define E1000_PHY_ADDRESS … #define PHY_AUTO_NEG_TIME … #define PHY_FORCE_TIME … #define PHY_REVISION_MASK … #define DEVICE_SPEED_MASK … #define REG4_SPEED_MASK … #define REG9_SPEED_MASK … #define ADVERTISE_10_HALF … #define ADVERTISE_10_FULL … #define ADVERTISE_100_HALF … #define ADVERTISE_100_FULL … #define ADVERTISE_1000_HALF … #define ADVERTISE_1000_FULL … #define AUTONEG_ADVERTISE_SPEED_DEFAULT … #define AUTONEG_ADVERTISE_10_100_ALL … #define AUTONEG_ADVERTISE_10_ALL … #endif /* _E1000_HW_H_ */
Codebase Browser
linux