/* SPDX-License-Identifier: GPL-2.0-only */ /* * Copyright (c) 2014 - 2017 Jes Sorensen <[email protected]> * * Register definitions taken from original Realtek rtl8723au driver */ /* 0x0000 ~ 0x00FF System Configuration */ #define REG_SYS_ISO_CTRL … #define SYS_ISO_MD2PP … #define SYS_ISO_ANALOG_IPS … #define SYS_ISO_DIOR … #define SYS_ISO_PWC_EV25V … #define SYS_ISO_PWC_EV12V … #define REG_SYS_FUNC … #define SYS_FUNC_BBRSTB … #define SYS_FUNC_BB_GLB_RSTN … #define SYS_FUNC_USBA … #define SYS_FUNC_UPLL … #define SYS_FUNC_USBD … #define SYS_FUNC_DIO_PCIE … #define SYS_FUNC_PCIEA … #define SYS_FUNC_PPLL … #define SYS_FUNC_PCIED … #define SYS_FUNC_DIOE … #define SYS_FUNC_CPU_ENABLE … #define SYS_FUNC_DCORE … #define SYS_FUNC_ELDR … #define SYS_FUNC_DIO_RF … #define SYS_FUNC_HWPDN … #define SYS_FUNC_MREGEN … #define REG_APS_FSMCO … #define APS_FSMCO_PFM_ALDN … #define APS_FSMCO_PFM_WOWL … #define APS_FSMCO_ENABLE_POWERDOWN … #define APS_FSMCO_MAC_ENABLE … #define APS_FSMCO_MAC_OFF … #define APS_FSMCO_SW_LPS … #define APS_FSMCO_HW_SUSPEND … #define APS_FSMCO_PCIE … #define APS_FSMCO_HW_POWERDOWN … #define APS_FSMCO_WLON_RESET … #define REG_SYS_CLKR … #define SYS_CLK_ANAD16V_ENABLE … #define SYS_CLK_ANA8M … #define SYS_CLK_MACSLP … #define SYS_CLK_LOADER_ENABLE … #define SYS_CLK_80M_SSC_DISABLE … #define SYS_CLK_80M_SSC_ENABLE_HO … #define SYS_CLK_PHY_SSC_RSTB … #define SYS_CLK_SEC_CLK_ENABLE … #define SYS_CLK_MAC_CLK_ENABLE … #define SYS_CLK_ENABLE … #define SYS_CLK_RING_CLK_ENABLE … #define REG_9346CR … #define EEPROM_BOOT … #define EEPROM_ENABLE … #define REG_EE_VPD … #define REG_AFE_MISC … #define AFE_MISC_WL_XTAL_CTRL … #define REG_SPS0_CTRL … #define REG_SPS_OCP_CFG … #define REG_8192E_LDOV12_CTRL … #define REG_SYS_SWR_CTRL2 … #define REG_RSV_CTRL … #define RSV_CTRL_WLOCK_1C … #define RSV_CTRL_DIS_PRST … #define REG_RF_CTRL … #define RF_ENABLE … #define RF_RSTB … #define RF_SDMRSTB … #define REG_LDOA15_CTRL … #define LDOA15_ENABLE … #define LDOA15_STANDBY … #define LDOA15_OBUF … #define LDOA15_REG_VOS … #define LDOA15_VOADJ_SHIFT … #define REG_LDOV12D_CTRL … #define LDOV12D_ENABLE … #define LDOV12D_STANDBY … #define LDOV12D_VADJ_SHIFT … #define REG_LDOHCI12_CTRL … #define REG_LPLDO_CTRL … #define LPLDO_HSM … #define LPLDO_LSM_DIS … #define REG_AFE_XTAL_CTRL … #define AFE_XTAL_ENABLE … #define AFE_XTAL_B_SELECT … #define AFE_XTAL_GATE_USB … #define AFE_XTAL_GATE_AFE … #define AFE_XTAL_RF_GATE … #define AFE_XTAL_GATE_DIG … #define AFE_XTAL_BT_GATE … /* * 0x0028 is also known as REG_AFE_CTRL2 on 8723bu/8192eu */ #define REG_AFE_PLL_CTRL … #define AFE_PLL_ENABLE … #define AFE_PLL_320_ENABLE … #define APE_PLL_FREF_SELECT … #define AFE_PLL_EDGE_SELECT … #define AFE_PLL_WDOGB … #define AFE_PLL_LPF_ENABLE … #define REG_MAC_PHY_CTRL … #define REG_EFUSE_CTRL … #define REG_EFUSE_TEST … #define EFUSE_TRPT … /* 00: Wifi Efuse, 01: BT Efuse0, 10: BT Efuse1, 11: BT Efuse2 */ #define EFUSE_CELL_SEL … #define EFUSE_LDOE25_ENABLE … #define EFUSE_SELECT_MASK … #define EFUSE_WIFI_SELECT … #define EFUSE_BT0_SELECT … #define EFUSE_BT1_SELECT … #define EFUSE_BT2_SELECT … #define EFUSE_ACCESS_ENABLE … #define EFUSE_ACCESS_DISABLE … #define REG_PWR_DATA … #define PWR_DATA_EEPRPAD_RFE_CTRL_EN … #define REG_CAL_TIMER … #define REG_ACLK_MON … #define REG_GPIO_MUXCFG … #define GPIO_MUXCFG_IO_SEL_ENBT … #define REG_GPIO_IO_SEL … #define REG_MAC_PINMUX_CFG … #define REG_GPIO_PIN_CTRL … #define REG_GPIO_INTM … #define GPIO_INTM_EDGE_TRIG_IRQ … #define REG_LEDCFG0 … #define LEDCFG0_LED0CM … #define LEDCFG0_LED1CM … #define LED_MODE_SW_CTRL … #define LED_MODE_TX_OR_RX_EVENTS … #define LEDCFG0_LED0SV … #define LEDCFG0_LED1SV … #define LED_SW_OFF … #define LED_SW_ON … #define LEDCFG0_LED0_IO_MODE … #define LEDCFG0_LED1_IO_MODE … #define LED_IO_MODE_OUTPUT … #define LED_IO_MODE_INPUT … #define LEDCFG0_LED2EN … #define LED_GPIO_DISABLE … #define LED_GPIO_ENABLE … #define LEDCFG0_DPDT_SELECT … #define REG_LEDCFG1 … #define LEDCFG1_HW_LED_CONTROL … #define LEDCFG1_LED_DISABLE … #define REG_LEDCFG2 … #define LEDCFG2_HW_LED_CONTROL … #define LEDCFG2_HW_LED_ENABLE … #define LEDCFG2_SW_LED_DISABLE … #define LEDCFG2_SW_LED_CONTROL … #define LEDCFG2_DPDT_SELECT … #define REG_LEDCFG3 … #define REG_LEDCFG … #define REG_FSIMR … #define REG_FSISR … #define REG_HSIMR … #define REG_HSISR … /* RTL8723 WIFI/BT/GPS Multi-Function GPIO Pin Control. */ #define REG_GPIO_PIN_CTRL_2 … /* RTL8723 WIFI/BT/GPS Multi-Function GPIO Select. */ #define REG_GPIO_IO_SEL_2 … #define GPIO_IO_SEL_2_GPIO09_INPUT … #define GPIO_IO_SEL_2_GPIO09_IRQ … /* RTL8723B */ #define REG_PAD_CTRL1 … #define PAD_CTRL1_SW_DPDT_SEL_DATA … /* RTL8723 only WIFI/BT/GPS Multi-Function control source. */ #define REG_MULTI_FUNC_CTRL … #define MULTI_FN_WIFI_HW_PWRDOWN_EN … #define MULTI_FN_WIFI_HW_PWRDOWN_SL … #define MULTI_WIFI_FUNC_EN … #define MULTI_WIFI_HW_ROF_EN … #define MULTI_BT_HW_PWRDOWN_EN … #define MULTI_BT_HW_PWRDOWN_SL … #define MULTI_BT_FUNC_EN … #define MULTI_BT_HW_ROF_EN … #define MULTI_GPS_HW_PWRDOWN_EN … #define MULTI_GPS_HW_PWRDOWN_SL … #define MULTI_GPS_FUNC_EN … #define REG_AFE_CTRL4 … #define REG_LDO_SW_CTRL … #define REG_MCU_FW_DL … #define MCU_FW_DL_ENABLE … #define MCU_FW_DL_READY … #define MCU_FW_DL_CSUM_REPORT … #define MCU_MAC_INIT_READY … #define MCU_BB_INIT_READY … #define MCU_RF_INIT_READY … #define MCU_WINT_INIT_READY … #define MCU_FW_RAM_SEL … #define MCU_CP_RESET … #define REG_HMBOX_EXT_0 … #define REG_HMBOX_EXT_1 … #define REG_HMBOX_EXT_2 … #define REG_HMBOX_EXT_3 … #define REG_RSVD_1 … /* Interrupt registers for 8192e/8723bu/8812 */ #define REG_HIMR0 … #define IMR0_TXCCK … #define IMR0_PSTIMEOUT … #define IMR0_GTINT4 … #define IMR0_GTINT3 … #define IMR0_TBDER … #define IMR0_TBDOK … #define IMR0_TSF_BIT32_TOGGLE … #define IMR0_BCNDMAINT0 … #define IMR0_BCNDERR0 … #define IMR0_HSISR_IND_ON_INT … #define IMR0_BCNDMAINT_E … #define IMR0_ATIMEND … #define IMR0_HISR1_IND_INT … #define IMR0_C2HCMD … #define IMR0_CPWM2 … #define IMR0_CPWM … #define IMR0_HIGHDOK … #define IMR0_MGNTDOK … #define IMR0_BKDOK … #define IMR0_BEDOK … #define IMR0_VIDOK … #define IMR0_VODOK … #define IMR0_RDU … #define IMR0_ROK … #define REG_HISR0 … #define REG_HIMR1 … #define IMR1_BCNDMAINT7 … #define IMR1_BCNDMAINT6 … #define IMR1_BCNDMAINT5 … #define IMR1_BCNDMAINT4 … #define IMR1_BCNDMAINT3 … #define IMR1_BCNDMAINT2 … #define IMR1_BCNDMAINT1 … #define IMR1_BCNDERR7 … #define IMR1_BCNDERR6 … #define IMR1_BCNDERR5 … #define IMR1_BCNDERR4 … #define IMR1_BCNDERR3 … #define IMR1_BCNDERR2 … #define IMR1_BCNDERR1 … #define IMR1_ATIMEND_E … #define IMR1_TXERR … #define IMR1_RXERR … #define IMR1_TXFOVW … #define IMR1_RXFOVW … #define REG_HISR1 … /* Host suspend counter on FPGA platform */ #define REG_HOST_SUSP_CNT … /* Efuse access protection for RTL8723 */ #define REG_EFUSE_ACCESS … #define REG_BIST_SCAN … #define REG_BIST_RPT … #define REG_BIST_ROM_RPT … #define REG_RSVD_4 … #define REG_USB_SIE_INTF … #define REG_PCIE_MIO_INTF … #define REG_PCIE_MIO_INTD … #define REG_HPON_FSM … #define HPON_FSM_BONDING_MASK … #define HPON_FSM_BONDING_1T2R … #define REG_SYS_CFG … #define SYS_CFG_XCLK_VLD … #define SYS_CFG_ACLK_VLD … #define SYS_CFG_UCLK_VLD … #define SYS_CFG_PCLK_VLD … #define SYS_CFG_PCIRSTB … #define SYS_CFG_V15_VLD … #define SYS_CFG_TRP_B15V_EN … #define SYS_CFG_SW_OFFLOAD_EN … #define SYS_CFG_SIC_IDLE … #define SYS_CFG_BD_MAC2 … #define SYS_CFG_BD_MAC1 … #define SYS_CFG_IC_MACPHY_MODE … #define SYS_CFG_CHIP_VER … #define SYS_CFG_BT_FUNC … #define SYS_CFG_VENDOR_ID … #define SYS_CFG_VENDOR_EXT_MASK … #define SYS_CFG_VENDOR_ID_TSMC … #define SYS_CFG_VENDOR_ID_SMIC … #define SYS_CFG_VENDOR_ID_UMC … #define SYS_CFG_PAD_HWPD_IDN … #define SYS_CFG_TRP_VAUX_EN … #define SYS_CFG_TRP_BT_EN … #define SYS_CFG_SPS_LDO_SEL … #define SYS_CFG_BD_PKG_SEL … #define SYS_CFG_BD_HCI_SEL … #define SYS_CFG_TYPE_ID … #define SYS_CFG_RTL_ID … #define SYS_CFG_SPS_SEL … #define SYS_CFG_CHIP_VERSION_MASK … #define REG_GPIO_OUTSTS … #define GPIO_EFS_HCI_SEL … #define GPIO_PAD_HCI_SEL … #define GPIO_HCI_SEL … #define GPIO_PKG_SEL_HCI … #define GPIO_FEN_GPS … #define GPIO_FEN_BT … #define GPIO_FEN_WL … #define GPIO_FEN_PCI … #define GPIO_FEN_USB … #define GPIO_BTRF_HWPDN_N … #define GPIO_WLRF_HWPDN_N … #define GPIO_PDN_BT_N … #define GPIO_PDN_GPS_N … #define GPIO_BT_CTL_HWPDN … #define GPIO_GPS_CTL_HWPDN … #define GPIO_PPHY_SUSB … #define GPIO_UPHY_SUSB … #define GPIO_PCI_SUSEN … #define GPIO_USB_SUSEN … #define GPIO_RF_RL_ID … #define REG_SYS_CFG2 … /* 0x0100 ~ 0x01FF MACTOP General Configuration */ #define REG_CR … #define CR_HCI_TXDMA_ENABLE … #define CR_HCI_RXDMA_ENABLE … #define CR_TXDMA_ENABLE … #define CR_RXDMA_ENABLE … #define CR_PROTOCOL_ENABLE … #define CR_SCHEDULE_ENABLE … #define CR_MAC_TX_ENABLE … #define CR_MAC_RX_ENABLE … #define CR_SW_BEACON_ENABLE … #define CR_SECURITY_ENABLE … #define CR_CALTIMER_ENABLE … /* Media Status Register */ #define REG_MSR … #define MSR_LINKTYPE_MASK … #define MSR_LINKTYPE_NONE … #define MSR_LINKTYPE_ADHOC … #define MSR_LINKTYPE_STATION … #define MSR_LINKTYPE_AP … #define REG_PBP … #define PBP_PAGE_SIZE_RX_SHIFT … #define PBP_PAGE_SIZE_TX_SHIFT … #define PBP_PAGE_SIZE_64 … #define PBP_PAGE_SIZE_128 … #define PBP_PAGE_SIZE_256 … #define PBP_PAGE_SIZE_512 … #define PBP_PAGE_SIZE_1024 … /* 8188eu IOL magic */ #define REG_PKT_BUF_ACCESS_CTRL … #define PKT_BUF_ACCESS_CTRL_TX … #define PKT_BUF_ACCESS_CTRL_RX … #define REG_TRXDMA_CTRL … #define TRXDMA_CTRL_RXDMA_AGG_EN … #define TRXDMA_CTRL_VOQ_SHIFT … #define TRXDMA_CTRL_VIQ_SHIFT … #define TRXDMA_CTRL_BEQ_SHIFT … #define TRXDMA_CTRL_BKQ_SHIFT … #define TRXDMA_CTRL_MGQ_SHIFT … #define TRXDMA_CTRL_HIQ_SHIFT … #define TRXDMA_CTRL_VOQ_SHIFT_8192F … #define TRXDMA_CTRL_VIQ_SHIFT_8192F … #define TRXDMA_CTRL_BEQ_SHIFT_8192F … #define TRXDMA_CTRL_BKQ_SHIFT_8192F … #define TRXDMA_CTRL_MGQ_SHIFT_8192F … #define TRXDMA_CTRL_HIQ_SHIFT_8192F … #define TRXDMA_QUEUE_LOW … #define TRXDMA_QUEUE_NORMAL … #define TRXDMA_QUEUE_HIGH … #define REG_TRXFF_BNDY … #define REG_TRXFF_STATUS … #define REG_RXFF_PTR … #define REG_HIMR … #define REG_HISR … #define REG_HIMRE … #define REG_HISRE … #define REG_CPWM … #define REG_FWIMR … #define REG_FWISR … #define REG_FTIMR … #define REG_PKTBUF_DBG_CTRL … #define REG_PKTBUF_DBG_DATA_L … #define REG_PKTBUF_DBG_DATA_H … #define REG_TC0_CTRL … #define REG_TC1_CTRL … #define REG_TC2_CTRL … #define REG_TC3_CTRL … #define REG_TC4_CTRL … #define REG_TCUNIT_BASE … #define REG_MBIST_START … #define REG_MBIST_DONE … #define REG_MBIST_FAIL … /* 8188EU */ #define REG_32K_CTRL … #define REG_C2HEVT_MSG_NORMAL … /* 8192EU/8723BU/8812 */ #define REG_C2HEVT_CMD_ID_8723B … #define REG_C2HEVT_CLEAR … #define REG_C2HEVT_MSG_TEST … #define REG_MCUTST_1 … #define REG_FMTHR … #define REG_HMTFR … #define REG_HMBOX_0 … #define REG_HMBOX_1 … #define REG_HMBOX_2 … #define REG_HMBOX_3 … #define REG_LLT_INIT … #define LLT_OP_INACTIVE … #define LLT_OP_WRITE … #define LLT_OP_READ … #define LLT_OP_MASK … #define REG_BB_ACCESS_CTRL … #define REG_BB_ACCESS_DATA … #define REG_HMBOX_EXT0_8723B … #define REG_HMBOX_EXT1_8723B … #define REG_HMBOX_EXT2_8723B … #define REG_HMBOX_EXT3_8723B … /* 0x0200 ~ 0x027F TXDMA Configuration */ #define REG_RQPN … #define RQPN_HI_PQ_SHIFT … #define RQPN_LO_PQ_SHIFT … #define RQPN_PUB_PQ_SHIFT … #define RQPN_LOAD … #define REG_FIFOPAGE … #define REG_TDECTRL … #define BIT_BCN_VALID … #define REG_DWBCN0_CTRL_8188F … #define REG_TXDMA_OFFSET_CHK … #define TXDMA_OFFSET_DROP_DATA_EN … #define REG_TXDMA_STATUS … #define REG_RQPN_NPQ … #define RQPN_NPQ_SHIFT … #define RQPN_EPQ_SHIFT … #define REG_AUTO_LLT … #define AUTO_LLT_INIT_LLT … #define REG_DWBCN1_CTRL_8723B … #define BIT_SW_BCN_SEL … /* 0x0280 ~ 0x02FF RXDMA Configuration */ #define REG_RXDMA_AGG_PG_TH … #define RXDMA_USB_AGG_ENABLE … #define REG_RXPKT_NUM … #define RXPKT_NUM_RXDMA_IDLE … #define RXPKT_NUM_RW_RELEASE_EN … #define REG_RXDMA_STATUS … /* Presumably only found on newer chips such as 8723bu */ #define REG_RX_DMA_CTRL_8723B … #define REG_RXDMA_PRO_8723B … #define RXDMA_PRO_DMA_MODE … #define RXDMA_PRO_DMA_BURST_CNT … #define RXDMA_PRO_DMA_BURST_SIZE … #define REG_EARLY_MODE_CONTROL_8710B … #define REG_RF_BB_CMD_ADDR … #define REG_RF_BB_CMD_DATA … /* spec version 11 */ /* 0x0400 ~ 0x047F Protocol Configuration */ /* 8192c, 8192d */ #define REG_VOQ_INFO … #define REG_VIQ_INFO … #define REG_BEQ_INFO … #define REG_BKQ_INFO … /* 8188e, 8723a, 8812a, 8821a, 8192e, 8723b */ #define REG_Q0_INFO … #define REG_Q1_INFO … #define REG_Q2_INFO … #define REG_Q3_INFO … #define REG_MGQ_INFO … #define REG_HGQ_INFO … #define REG_BCNQ_INFO … #define REG_CPU_MGQ_INFORMATION … #define REG_FWHW_TXQ_CTRL … #define FWHW_TXQ_CTRL_AMPDU_RETRY … #define FWHW_TXQ_CTRL_XMIT_MGMT_ACK … #define EN_BCNQ_DL … #define REG_HWSEQ_CTRL … #define REG_TXPKTBUF_BCNQ_BDNY … #define REG_TXPKTBUF_MGQ_BDNY … #define REG_LIFETIME_EN … #define REG_MULTI_BCNQ_OFFSET … #define REG_SPEC_SIFS … #define SPEC_SIFS_CCK_MASK … #define SPEC_SIFS_CCK_SHIFT … #define SPEC_SIFS_OFDM_MASK … #define SPEC_SIFS_OFDM_SHIFT … #define REG_RETRY_LIMIT … #define RETRY_LIMIT_LONG_SHIFT … #define RETRY_LIMIT_LONG_MASK … #define RETRY_LIMIT_SHORT_SHIFT … #define RETRY_LIMIT_SHORT_MASK … #define REG_DARFRC … #define REG_RARFRC … #define REG_RESPONSE_RATE_SET … #define RESPONSE_RATE_BITMAP_ALL … #define RESPONSE_RATE_RRSR_CCK_ONLY_1M … #define RESPONSE_RATE_RRSR_INIT_2G … #define RESPONSE_RATE_RRSR_INIT_5G … #define RSR_1M … #define RSR_2M … #define RSR_5_5M … #define RSR_11M … #define RSR_6M … #define RSR_9M … #define RSR_12M … #define RSR_18M … #define RSR_24M … #define RSR_36M … #define RSR_48M … #define RSR_54M … #define RSR_MCS0 … #define RSR_MCS1 … #define RSR_MCS2 … #define RSR_MCS3 … #define RSR_MCS4 … #define RSR_MCS5 … #define RSR_MCS6 … #define RSR_MCS7 … #define RSR_RSC_LOWER_SUB_CHANNEL … #define RSR_RSC_UPPER_SUB_CHANNEL … #define RSR_RSC_BANDWIDTH_40M … #define RSR_ACK_SHORT_PREAMBLE … #define REG_ARFR0 … #define REG_ARFR1 … #define REG_ARFR2 … #define REG_ARFR3 … #define REG_CCK_CHECK … #define BIT_BCN_PORT_SEL … #define REG_AMPDU_MAX_TIME_8723B … #define REG_AGGLEN_LMT … #define REG_AMPDU_MIN_SPACE … #define REG_TXPKTBUF_WMAC_LBK_BF_HD … #define REG_FAST_EDCA_CTRL … #define REG_RD_RESP_PKT_TH … #define REG_INIRTS_RATE_SEL … /* 8723bu */ #define REG_DATA_SUBCHANNEL … /* 8723au */ #define REG_INIDATA_RATE_SEL … /* MACID_SLEEP_1/3 for 8723b, 8192e, 8812a, 8821a */ #define REG_MACID_SLEEP_3_8732B … #define REG_MACID_SLEEP_1_8732B … #define REG_POWER_STATUS … #define REG_POWER_STAGE1 … #define REG_POWER_STAGE2 … #define REG_AMPDU_BURST_MODE_8723B … #define REG_PKT_VO_VI_LIFE_TIME … #define REG_PKT_BE_BK_LIFE_TIME … #define REG_STBC_SETTING … #define REG_QUEUE_CTRL … #define REG_HT_SINGLE_AMPDU_8723B … #define HT_SINGLE_AMPDU_ENABLE … #define REG_PROT_MODE_CTRL … #define REG_MAX_AGGR_NUM … #define REG_RTS_MAX_AGGR_NUM … #define REG_BAR_MODE_CTRL … #define REG_RA_TRY_RATE_AGG_LMT … /* MACID_DROP for 8723a */ #define REG_MACID_DROP_8732A … /* EARLY_MODE_CONTROL 8188e */ #define REG_EARLY_MODE_CONTROL_8188E … /* MACID_SLEEP_2 for 8723b, 8192e, 8812a, 8821a */ #define REG_MACID_SLEEP_2_8732B … #define REG_MACID_SLEEP … #define REG_NQOS_SEQ … #define REG_QOS_SEQ … #define REG_NEED_CPU_HANDLE … #define REG_PKT_LOSE_RPT … #define REG_PTCL_ERR_STATUS … #define REG_TX_REPORT_CTRL … #define TX_REPORT_CTRL_TIMER_ENABLE … #define REG_TX_REPORT_TIME … #define REG_DUMMY … /* 0x0500 ~ 0x05FF EDCA Configuration */ #define REG_EDCA_VO_PARAM … #define REG_EDCA_VI_PARAM … #define REG_EDCA_BE_PARAM … #define REG_EDCA_BK_PARAM … #define EDCA_PARAM_ECW_MIN_SHIFT … #define EDCA_PARAM_ECW_MAX_SHIFT … #define EDCA_PARAM_TXOP_SHIFT … #define REG_BEACON_TCFG … #define REG_PIFS … #define REG_RDG_PIFS … #define REG_SIFS_CCK … #define REG_SIFS_OFDM … #define REG_TSFTR_SYN_OFFSET … #define REG_AGGR_BREAK_TIME … #define REG_SLOT … #define REG_TX_PTCL_CTRL … #define REG_TXPAUSE … #define REG_DIS_TXREQ_CLR … #define REG_RD_CTRL … #define REG_TBTT_PROHIBIT … #define REG_RD_NAV_NXT … #define REG_NAV_PROT_LEN … #define REG_BEACON_CTRL … #define REG_BEACON_CTRL_1 … #define BEACON_ATIM … #define BEACON_CTRL_MBSSID … #define BEACON_CTRL_TX_BEACON_RPT … #define BEACON_FUNCTION_ENABLE … #define BEACON_DISABLE_TSF_UPDATE … #define REG_MBID_NUM … #define REG_DUAL_TSF_RST … #define DUAL_TSF_RESET_TSF0 … #define DUAL_TSF_RESET_TSF1 … #define DUAL_TSF_RESET_P2P … #define DUAL_TSF_TX_OK … /* The same as REG_MBSSID_BCN_SPACE */ #define REG_BCN_INTERVAL … #define REG_MBSSID_BCN_SPACE … #define REG_DRIVER_EARLY_INT … #define DRIVER_EARLY_INT_TIME … #define REG_BEACON_DMA_TIME … #define BEACON_DMA_ATIME_INT_TIME … #define REG_ATIMWND … #define REG_USTIME_TSF_8723B … #define REG_BCN_MAX_ERR … #define REG_RXTSF_OFFSET_CCK … #define REG_RXTSF_OFFSET_OFDM … #define REG_TSFTR … #define REG_TSFTR1 … #define REG_INIT_TSFTR … #define REG_ATIMWND_1 … #define REG_PSTIMER … #define REG_TIMER0 … #define REG_TIMER1 … #define REG_ACM_HW_CTRL … #define ACM_HW_CTRL_BK … #define ACM_HW_CTRL_BE … #define ACM_HW_CTRL_VI … #define ACM_HW_CTRL_VO … #define REG_ACM_RST_CTRL … #define REG_ACMAVG … #define REG_VO_ADMTIME … #define REG_VI_ADMTIME … #define REG_BE_ADMTIME … #define REG_EDCA_RANDOM_GEN … #define REG_SCH_TXCMD … /* define REG_FW_TSF_SYNC_CNT 0x04a0 */ #define REG_SCH_TX_CMD … #define REG_FW_RESET_TSF_CNT_1 … #define REG_FW_RESET_TSF_CNT_0 … #define REG_FW_BCN_DIS_CNT … /* 0x0600 ~ 0x07FF WMAC Configuration */ #define REG_APSD_CTRL … #define APSD_CTRL_OFF … #define APSD_CTRL_OFF_STATUS … #define REG_BW_OPMODE … #define BW_OPMODE_20MHZ … #define BW_OPMODE_5G … #define BW_OPMODE_11J … #define REG_TCR … /* Receive Configuration Register */ #define REG_RCR … #define RCR_ACCEPT_AP … #define RCR_ACCEPT_PHYS_MATCH … #define RCR_ACCEPT_MCAST … #define RCR_ACCEPT_BCAST … #define RCR_ACCEPT_ADDR3 … #define RCR_ACCEPT_PM … #define RCR_CHECK_BSSID_MATCH … #define RCR_CHECK_BSSID_BEACON … #define RCR_ACCEPT_CRC32 … #define RCR_ACCEPT_ICV … #define RCR_ACCEPT_DATA_FRAME … #define RCR_ACCEPT_CTRL_FRAME … #define RCR_ACCEPT_MGMT_FRAME … #define RCR_HTC_LOC_CTRL … #define RCR_UC_DATA_PKT_INT_ENABLE … #define RCR_BM_DATA_PKT_INT_ENABLE … #define RCR_TIM_PARSER_ENABLE … #define RCR_MFBEN … #define RCR_LSIG_ENABLE … #define RCR_MULTI_BSSID_ENABLE … #define RCR_FORCE_ACK … #define RCR_ACCEPT_BA_SSN … #define RCR_APPEND_PHYSTAT … #define RCR_APPEND_ICV … #define RCR_APPEND_MIC … #define RCR_APPEND_FCS … #define REG_RX_PKT_LIMIT … #define REG_RX_DLK_TIME … #define REG_RX_DRVINFO_SZ … #define REG_MACID … #define REG_BSSID … #define REG_MAR … #define REG_MBIDCAMCFG … #define REG_USTIME_EDCA … #define REG_MAC_SPEC_SIFS … /* 20100719 Joseph: Hardware register definition change. (HW datasheet v54) */ /* [15:8]SIFS_R2T_OFDM, [7:0]SIFS_R2T_CCK */ #define REG_R2T_SIFS … /* [15:8]SIFS_T2T_OFDM, [7:0]SIFS_T2T_CCK */ #define REG_T2T_SIFS … #define REG_ACKTO … #define REG_CTS2TO … #define REG_EIFS … /* WMA, BA, CCX */ #define REG_NAV_CTRL … /* In units of 128us */ #define REG_NAV_UPPER … #define NAV_UPPER_UNIT … #define REG_BACAMCMD … #define REG_BACAMCONTENT … #define REG_LBDLY … #define REG_FWDLY … #define REG_RXERR_RPT … #define REG_WMAC_TRXPTCL_CTL … #define WMAC_TRXPTCL_CTL_BW_MASK … #define WMAC_TRXPTCL_CTL_BW_20 … #define WMAC_TRXPTCL_CTL_BW_40 … #define WMAC_TRXPTCL_CTL_BW_80 … /* Security */ #define REG_CAM_CMD … #define CAM_CMD_POLLING … #define CAM_CMD_WRITE … #define CAM_CMD_KEY_SHIFT … #define REG_CAM_WRITE … #define CAM_WRITE_VALID … #define REG_CAM_READ … #define REG_CAM_DEBUG … #define REG_SECURITY_CFG … #define SEC_CFG_TX_USE_DEFKEY … #define SEC_CFG_RX_USE_DEFKEY … #define SEC_CFG_TX_SEC_ENABLE … #define SEC_CFG_RX_SEC_ENABLE … #define SEC_CFG_SKBYA2 … #define SEC_CFG_NO_SKMC … #define SEC_CFG_TXBC_USE_DEFKEY … #define SEC_CFG_RXBC_USE_DEFKEY … /* Power */ #define REG_WOW_CTRL … #define REG_PSSTATUS … #define REG_PS_RX_INFO … #define REG_LPNAV_CTRL … #define REG_WKFMCAM_CMD … #define REG_WKFMCAM_RWD … /* * RX Filters: each bit corresponds to the numerical value of the subtype. * If it is set the subtype frame type is passed. The filter is only used when * the RCR_ACCEPT_DATA_FRAME, RCR_ACCEPT_CTRL_FRAME, RCR_ACCEPT_MGMT_FRAME bit * in the RCR are low. * * Example: Beacon subtype is binary 1000 which is decimal 8 so we have to set * bit 8 (0x100) in REG_RXFLTMAP0 to enable reception. */ #define REG_RXFLTMAP0 … #define REG_RXFLTMAP1 … #define REG_RXFLTMAP2 … #define REG_BCN_PSR_RPT … #define REG_CALB32K_CTRL … #define REG_PKT_MON_CTRL … #define REG_BT_COEX_TABLE1 … #define REG_BT_COEX_TABLE2 … #define REG_BT_COEX_TABLE3 … #define REG_BT_COEX_TABLE4 … #define REG_WMAC_RESP_TXINFO … #define REG_MACID1 … #define REG_BSSID1 … /* * This seems to be 8723bu specific */ #define REG_BT_CONTROL_8723BU … #define BT_CONTROL_BT_GRANT … #define REG_PORT_CONTROL_8710B … #define REG_WLAN_ACT_CONTROL_8723B … #define REG_FPGA0_RF_MODE … #define FPGA_RF_MODE … #define FPGA_RF_MODE_JAPAN … #define FPGA_RF_MODE_CCK … #define FPGA_RF_MODE_OFDM … #define REG_FPGA0_TX_INFO … #define FPGA0_TX_INFO_OFDM_PATH_A … #define FPGA0_TX_INFO_OFDM_PATH_B … #define FPGA0_TX_INFO_OFDM_PATH_C … #define FPGA0_TX_INFO_OFDM_PATH_D … #define REG_FPGA0_PSD_FUNC … #define REG_FPGA0_TX_GAIN … #define REG_FPGA0_RF_TIMING1 … #define REG_FPGA0_RF_TIMING2 … #define REG_FPGA0_POWER_SAVE … #define FPGA0_PS_LOWER_CHANNEL … #define FPGA0_PS_UPPER_CHANNEL … #define REG_FPGA0_XA_HSSI_PARM1 … #define FPGA0_HSSI_PARM1_PI … #define REG_FPGA0_XA_HSSI_PARM2 … #define REG_FPGA0_XB_HSSI_PARM1 … #define REG_FPGA0_XB_HSSI_PARM2 … #define FPGA0_HSSI_3WIRE_DATA_LEN … #define FPGA0_HSSI_3WIRE_ADDR_LEN … #define FPGA0_HSSI_PARM2_ADDR_SHIFT … #define FPGA0_HSSI_PARM2_ADDR_MASK … #define FPGA0_HSSI_PARM2_CCK_HIGH_PWR … #define FPGA0_HSSI_PARM2_EDGE_READ … #define REG_TX_AGC_B_RATE18_06 … #define REG_TX_AGC_B_RATE54_24 … #define REG_TX_AGC_B_CCK1_55_MCS32 … #define REG_TX_AGC_B_MCS03_MCS00 … #define REG_FPGA0_XA_LSSI_PARM … #define REG_FPGA0_XB_LSSI_PARM … #define FPGA0_LSSI_PARM_ADDR_SHIFT … #define FPGA0_LSSI_PARM_ADDR_MASK … #define FPGA0_LSSI_PARM_DATA_MASK … #define REG_TX_AGC_B_MCS07_MCS04 … #define REG_TX_AGC_B_MCS11_MCS08 … #define REG_FPGA0_XCD_SWITCH_CTRL … #define REG_FPGA0_XA_RF_INT_OE … #define REG_FPGA0_XB_RF_INT_OE … #define FPGA0_INT_OE_ANTENNA_AB_OPEN … #define FPGA0_INT_OE_ANTENNA_A … #define FPGA0_INT_OE_ANTENNA_B … #define FPGA0_INT_OE_ANTENNA_MASK … #define REG_TX_AGC_B_MCS15_MCS12 … #define REG_TX_AGC_B_CCK11_A_CCK2_11 … #define REG_FPGA0_XAB_RF_SW_CTRL … #define REG_FPGA0_XA_RF_SW_CTRL … #define REG_FPGA0_XB_RF_SW_CTRL … #define REG_FPGA0_XCD_RF_SW_CTRL … #define REG_FPGA0_XC_RF_SW_CTRL … #define REG_FPGA0_XD_RF_SW_CTRL … #define FPGA0_RF_3WIRE_DATA … #define FPGA0_RF_3WIRE_CLOC … #define FPGA0_RF_3WIRE_LOAD … #define FPGA0_RF_3WIRE_RW … #define FPGA0_RF_3WIRE_MASK … #define FPGA0_RF_RFENV … #define FPGA0_RF_TRSW … #define FPGA0_RF_TRSWB … #define FPGA0_RF_ANTSW … #define FPGA0_RF_ANTSWB … #define FPGA0_RF_PAPE … #define FPGA0_RF_PAPE5G … #define FPGA0_RF_BD_CTRL_SHIFT … #define REG_FPGA0_XAB_RF_PARM … #define REG_FPGA0_XA_RF_PARM … #define REG_FPGA0_XB_RF_PARM … #define REG_FPGA0_XCD_RF_PARM … #define REG_FPGA0_XC_RF_PARM … #define REG_FPGA0_XD_RF_PARM … #define FPGA0_RF_PARM_RFA_ENABLE … #define FPGA0_RF_PARM_RFB_ENABLE … #define FPGA0_RF_PARM_CLK_GATE … #define REG_FPGA0_ANALOG1 … #define REG_FPGA0_ANALOG2 … #define FPGA0_ANALOG2_20MHZ … #define REG_FPGA0_ANALOG3 … #define REG_FPGA0_ANALOG4 … #define REG_NHM_TH9_TH10_8723B … #define REG_NHM_TIMER_8723B … #define REG_NHM_TH3_TO_TH0_8723B … #define REG_NHM_TH7_TO_TH4_8723B … #define REG_FPGA0_XA_LSSI_READBACK … #define REG_FPGA0_XB_LSSI_READBACK … #define REG_FPGA0_PSD_REPORT … #define REG_HSPI_XA_READBACK … #define REG_HSPI_XB_READBACK … #define REG_FPGA1_RF_MODE … #define REG_FPGA1_TX_INFO … #define FPGA1_TX_ANT_MASK … #define FPGA1_TX_ANT_L_MASK … #define FPGA1_TX_ANT_NON_HT_MASK … #define FPGA1_TX_ANT_HT1_MASK … #define FPGA1_TX_ANT_HT2_MASK … #define FPGA1_TX_ANT_HT_S1_MASK … #define FPGA1_TX_ANT_NON_HT_S1_MASK … #define FPGA1_TX_OFDM_TXSC_MASK … #define REG_ANT_MAPPING1 … #define REG_RFE_OPT … #define REG_DPDT_CTRL … #define REG_RFE_CTRL_ANTA_SRC … #define REG_RFE_CTRL_ANT_SRC1 … #define REG_RFE_CTRL_ANT_SRC2 … #define REG_RFE_CTRL_ANT_SRC3 … #define REG_RFE_PATH_SELECT … #define REG_RFE_BUFFER … #define REG_S0S1_PATH_SWITCH … #define REG_RX_DFIR_MOD_97F … #define REG_OFDM_RX_DFIR … #define REG_RFE_OPT62 … #define REG_CCK0_SYSTEM … #define CCK0_SIDEBAND … #define REG_CCK0_AFE_SETTING … #define CCK0_AFE_RX_MASK … #define CCK0_AFE_TX_MASK … #define CCK0_AFE_RX_ANT_A … #define CCK0_AFE_RX_ANT_B … #define CCK0_AFE_RX_ANT_C … #define CCK0_AFE_RX_ANT_D … #define CCK0_AFE_RX_ANT_OPTION_A … #define CCK0_AFE_RX_ANT_OPTION_B … #define CCK0_AFE_RX_ANT_OPTION_C … #define CCK0_AFE_RX_ANT_OPTION_D … #define CCK0_AFE_TX_ANT_A … #define CCK0_AFE_TX_ANT_B … #define REG_CCK_ANTDIV_PARA2 … #define REG_BB_POWER_SAVE4 … /* 8188eu */ #define REG_LNA_SWITCH … #define LNA_SWITCH_DISABLE_CSCG … #define LNA_SWITCH_OUTPUT_CG … #define REG_CCK_PD_THRESH … #define CCK_PD_TYPE1_LV0_TH … #define CCK_PD_TYPE1_LV1_TH … #define CCK_PD_TYPE1_LV2_TH … #define CCK_PD_TYPE1_LV3_TH … #define CCK_PD_TYPE1_LV4_TH … #define REG_CCK0_TX_FILTER1 … #define REG_CCK0_TX_FILTER2 … #define REG_CCK0_DEBUG_PORT … #define REG_AGC_RPT … #define AGC_RPT_CCK … #define REG_CCK0_TX_FILTER3 … #define REG_CONFIG_ANT_A … #define REG_CONFIG_ANT_B … #define REG_OFDM0_TRX_PATH_ENABLE … #define OFDM_RF_PATH_RX_MASK … #define OFDM_RF_PATH_RX_A … #define OFDM_RF_PATH_RX_B … #define OFDM_RF_PATH_RX_C … #define OFDM_RF_PATH_RX_D … #define OFDM_RF_PATH_TX_MASK … #define OFDM_RF_PATH_TX_A … #define OFDM_RF_PATH_TX_B … #define OFDM_RF_PATH_TX_C … #define OFDM_RF_PATH_TX_D … #define REG_OFDM0_TR_MUX_PAR … #define REG_OFDM0_FA_RSTC … #define REG_DOWNSAM_FACTOR … #define REG_OFDM0_XA_RX_AFE … #define REG_OFDM0_XA_RX_IQ_IMBALANCE … #define REG_OFDM0_XB_RX_IQ_IMBALANCE … #define REG_OFDM0_ENERGY_CCA_THRES … #define REG_OFDM0_RX_D_SYNC_PATH … #define OFDM0_SYNC_PATH_NOTCH_FILTER … #define REG_OFDM0_XA_AGC_CORE1 … #define REG_OFDM0_XA_AGC_CORE2 … #define REG_OFDM0_XB_AGC_CORE1 … #define REG_OFDM0_XB_AGC_CORE2 … #define REG_OFDM0_XC_AGC_CORE1 … #define REG_OFDM0_XC_AGC_CORE2 … #define REG_OFDM0_XD_AGC_CORE1 … #define REG_OFDM0_XD_AGC_CORE2 … #define OFDM0_X_AGC_CORE1_IGI_MASK … #define REG_OFDM0_AGC_PARM1 … #define REG_OFDM0_AGC_RSSI_TABLE … #define REG_OFDM0_XA_TX_IQ_IMBALANCE … #define REG_OFDM0_XB_TX_IQ_IMBALANCE … #define REG_OFDM0_XC_TX_IQ_IMBALANCE … #define REG_OFDM0_XD_TX_IQ_IMBALANCE … #define REG_OFDM0_XC_TX_AFE … #define REG_OFDM0_XD_TX_AFE … #define REG_OFDM0_RX_IQ_EXT_ANTA … /* 8188eu */ #define REG_ANTDIV_PARA1 … #define REG_RXIQB_EXT … /* 8723bu */ #define REG_OFDM0_TX_PSDO_NOISE_WEIGHT … #define REG_OFDM1_LSTF … #define OFDM_LSTF_PRIME_CH_LOW … #define OFDM_LSTF_PRIME_CH_HIGH … #define OFDM_LSTF_PRIME_CH_MASK … #define OFDM_LSTF_CONTINUE_TX … #define OFDM_LSTF_SINGLE_CARRIER … #define OFDM_LSTF_SINGLE_TONE … #define OFDM_LSTF_MASK … #define REG_OFDM1_TRX_PATH_ENABLE … #define REG_OFDM1_CFO_TRACKING … #define CFO_TRACKING_ATC_STATUS … #define REG_OFDM1_CSI_FIX_MASK1 … #define REG_OFDM1_CSI_FIX_MASK2 … #define REG_ANAPWR1 … #define REG_TX_AGC_A_RATE18_06 … #define REG_TX_AGC_A_RATE54_24 … #define REG_TX_AGC_A_CCK1_MCS32 … #define REG_TX_AGC_A_MCS03_MCS00 … #define REG_TX_AGC_A_MCS07_MCS04 … #define REG_TX_AGC_A_MCS11_MCS08 … #define REG_TX_AGC_A_MCS15_MCS12 … #define REG_NP_ANTA … #define REG_TAP_UPD_97F … #define REG_FPGA0_IQK … #define REG_TX_IQK_TONE_A … #define REG_RX_IQK_TONE_A … #define REG_TX_IQK_PI_A … #define REG_RX_IQK_PI_A … #define REG_TX_IQK … #define REG_RX_IQK … #define REG_IQK_AGC_PTS … #define REG_IQK_AGC_RSP … #define REG_TX_IQK_TONE_B … #define REG_RX_IQK_TONE_B … #define REG_TX_IQK_PI_B … #define REG_RX_IQK_PI_B … #define REG_IQK_AGC_CONT … #define REG_BLUETOOTH … #define REG_RX_WAIT_CCA … #define REG_TX_CCK_RFON … #define REG_TX_CCK_BBON … #define REG_TX_OFDM_RFON … #define REG_TX_OFDM_BBON … #define REG_TX_TO_RX … #define REG_TX_TO_TX … #define REG_RX_CCK … #define REG_TX_POWER_BEFORE_IQK_A … #define REG_IQK_RPT_TXA … #define REG_TX_POWER_AFTER_IQK_A … #define REG_RX_POWER_BEFORE_IQK_A … #define REG_RX_POWER_BEFORE_IQK_A_2 … #define REG_RX_POWER_AFTER_IQK_A … #define REG_IQK_RPT_RXA … #define REG_RX_POWER_AFTER_IQK_A_2 … #define REG_TX_POWER_BEFORE_IQK_B … #define REG_IQK_RPT_TXB … #define REG_TX_POWER_AFTER_IQK_B … #define REG_RX_POWER_BEFORE_IQK_B … #define REG_RX_POWER_BEFORE_IQK_B_2 … #define REG_RX_POWER_AFTER_IQK_B … #define REG_IQK_RPT_RXB … #define REG_RX_POWER_AFTER_IQK_B_2 … #define REG_RX_OFDM … #define REG_RX_WAIT_RIFS … #define REG_RX_TO_RX … #define REG_STANDBY … #define REG_SLEEP … #define REG_PMPD_ANAEN … #define REG_FW_START_ADDRESS … #define REG_FW_START_ADDRESS_8192F … #define REG_SW_GPIO_SHARE_CTRL_0 … #define REG_SW_GPIO_SHARE_CTRL_1 … #define REG_GPIO_A0 … #define REG_GPIO_B0 … #define REG_USB_INFO … #define REG_USB_HIMR … #define USB_HIMR_TIMEOUT2 … #define USB_HIMR_TIMEOUT1 … #define USB_HIMR_PSTIMEOUT … #define USB_HIMR_GTINT4 … #define USB_HIMR_GTINT3 … #define USB_HIMR_TXBCNERR … #define USB_HIMR_TXBCNOK … #define USB_HIMR_TSF_BIT32_TOGGLE … #define USB_HIMR_BCNDMAINT3 … #define USB_HIMR_BCNDMAINT2 … #define USB_HIMR_BCNDMAINT1 … #define USB_HIMR_BCNDMAINT0 … #define USB_HIMR_BCNDOK3 … #define USB_HIMR_BCNDOK2 … #define USB_HIMR_BCNDOK1 … #define USB_HIMR_BCNDOK0 … #define USB_HIMR_HSISR_IND … #define USB_HIMR_BCNDMAINT_E … /* RSVD BIT(13) */ #define USB_HIMR_CTW_END … /* RSVD BIT(11) */ #define USB_HIMR_C2HCMD … #define USB_HIMR_CPWM2 … #define USB_HIMR_CPWM … #define USB_HIMR_HIGHDOK … #define USB_HIMR_MGNTDOK … #define USB_HIMR_BKDOK … #define USB_HIMR_BEDOK … #define USB_HIMR_VIDOK … #define USB_HIMR_VODOK … #define USB_HIMR_RDU … #define USB_HIMR_ROK … #define REG_USB_ACCESS_TIMEOUT … #define REG_USB_SPECIAL_OPTION … #define USB_SPEC_USB_AGG_ENABLE … #define USB_SPEC_INT_BULK_SELECT … #define REG_USB_HRPWM … #define REG_USB_DMA_AGG_TO … #define REG_USB_AGG_TIMEOUT … #define REG_USB_AGG_THRESH … #define REG_NORMAL_SIE_VID … #define REG_NORMAL_SIE_PID … #define REG_NORMAL_SIE_OPTIONAL … #define REG_NORMAL_SIE_EP … #define REG_NORMAL_SIE_EP_TX … #define NORMAL_SIE_EP_TX_HIGH_MASK … #define NORMAL_SIE_EP_TX_NORMAL_MASK … #define NORMAL_SIE_EP_TX_LOW_MASK … #define REG_NORMAL_SIE_PHY … #define REG_NORMAL_SIE_OPTIONAL2 … #define REG_NORMAL_SIE_GPS_EP … #define REG_NORMAL_SIE_MAC_ADDR … #define REG_NORMAL_SIE_STRING … /* * 8710B register addresses between 0x00 and 0xff must have 0x8000 * added to them. We take care of that in the rtl8xxxu_read{8,16,32} * and rtl8xxxu_write{8,16,32} functions. */ #define REG_SYS_FUNC_8710B … #define REG_AFE_CTRL_8710B … #define REG_WL_RF_PSS_8710B … #define REG_EFUSE_INDIRECT_CTRL_8710B … #define NORMAL_REG_READ_OFFSET … #define NORMAL_REG_WRITE_OFFSET … #define EFUSE_READ_OFFSET … #define EFUSE_WRITE_OFFSET … #define REG_HIMR0_8710B … #define REG_HISR0_8710B … /* * 8710B uses this instead of REG_MCU_FW_DL, but at least bits * 0-7 have the same meaning. */ #define REG_8051FW_CTRL_V1_8710B … #define REG_USB_HOST_INDIRECT_DATA_8710B … #define REG_WL_STATUS_8710B … #define REG_USB_HOST_INDIRECT_ADDR_8710B … /* * 8710B registers which must be accessed through rtl8710b_read_syson_reg * and rtl8710b_write_syson_reg. */ #define SYSON_REG_BASE_ADDR_8710B … #define REG_SYS_XTAL_CTRL0_8710B … #define REG_SYS_EEPROM_CTRL0_8710B … #define REG_SYS_SYSTEM_CFG0_8710B … #define REG_SYS_SYSTEM_CFG1_8710B … #define REG_SYS_SYSTEM_CFG2_8710B … /* RF6052 registers */ #define RF6052_REG_AC … #define RF6052_REG_IQADJ_G1 … #define RF6052_REG_IQADJ_G2 … #define RF6052_REG_BS_PA_APSET_G1_G4 … #define RF6052_REG_BS_PA_APSET_G5_G8 … #define RF6052_REG_POW_TRSW … #define RF6052_REG_GAIN_RX … #define RF6052_REG_GAIN_TX … #define RF6052_REG_TXM_IDAC … #define RF6052_REG_IPA_G … #define RF6052_REG_TXBIAS_G … #define RF6052_REG_TXPA_AG … #define RF6052_REG_IPA_A … #define RF6052_REG_TXBIAS_A … #define RF6052_REG_BS_PA_APSET_G9_G11 … #define RF6052_REG_BS_IQGEN … #define RF6052_REG_MODE1 … #define RF6052_REG_MODE2 … #define RF6052_REG_RX_AGC_HP … #define RF6052_REG_TX_AGC … #define RF6052_REG_BIAS … #define RF6052_REG_IPA … #define RF6052_REG_TXBIAS … #define RF6052_REG_POW_ABILITY … #define RF6052_REG_MODE_AG … #define MODE_AG_CHANNEL_MASK … #define MODE_AG_CHANNEL_20MHZ … #define MODE_AG_BW_MASK … #define MODE_AG_BW_20MHZ_8723B … #define MODE_AG_BW_40MHZ_8723B … #define MODE_AG_BW_80MHZ_8723B … #define RF6052_REG_TOP … #define RF6052_REG_RX_G1 … #define RF6052_REG_RX_G2 … #define RF6052_REG_RX_BB2 … #define RF6052_REG_RX_BB1 … #define RF6052_REG_RCK1 … #define RF6052_REG_RCK2 … #define RF6052_REG_TX_G1 … #define RF6052_REG_TX_G2 … #define RF6052_REG_TX_G3 … #define RF6052_REG_TX_BB1 … #define RF6052_REG_T_METER … #define RF6052_REG_SYN_G1 … #define RF6052_REG_SYN_G2 … #define RF6052_REG_SYN_G3 … #define RF6052_REG_SYN_G4 … #define RF6052_REG_SYN_G5 … #define RF6052_REG_SYN_G6 … #define RF6052_REG_SYN_G7 … #define RF6052_REG_SYN_G8 … #define RF6052_REG_RCK_OS … #define RF6052_REG_TXPA_G1 … #define RF6052_REG_TXPA_G2 … #define RF6052_REG_TXPA_G3 … /* * NextGen regs: 8723BU */ #define RF6052_REG_GAIN_P1 … #define RF6052_REG_T_METER_8723B … #define RF6052_REG_UNKNOWN_43 … #define RF6052_REG_UNKNOWN_55 … #define RF6052_REG_PAD_TXG … #define RF6052_REG_TXMOD … #define RF6052_REG_RXG_MIX_SWBW … #define RF6052_REG_S0S1 … #define RF6052_REG_GAIN_CCA … #define RF6052_REG_UNKNOWN_ED … #define RF6052_REG_WE_LUT … #define RF6052_REG_GAIN_CTRL …
Codebase Browser
linux