/* SPDX-License-Identifier: GPL-2.0 */ /* Copyright(c) 2009-2012 Realtek Corporation.*/ #ifndef __RTL92D_REG_H__ #define __RTL92D_REG_H__ /* ----------------------------------------------------- */ /* 0x0000h ~ 0x00FFh System Configuration */ /* ----------------------------------------------------- */ #define REG_SYS_ISO_CTRL … #define REG_SYS_FUNC_EN … #define REG_APS_FSMCO … #define REG_SYS_CLKR … #define REG_9346CR … #define REG_EE_VPD … #define REG_AFE_MISC … #define REG_SPS0_CTRL … #define REG_POWER_OFF_IN_PROCESS … #define REG_SPS_OCP_CFG … #define REG_RSV_CTRL … #define REG_RF_CTRL … #define REG_LDOA15_CTRL … #define REG_LDOV12D_CTRL … #define REG_LDOHCI12_CTRL … #define REG_LPLDO_CTRL … #define REG_AFE_XTAL_CTRL … #define REG_AFE_PLL_CTRL … /* for 92d, DMDP,SMSP,DMSP contrl */ #define REG_MAC_PHY_CTRL … #define REG_EFUSE_CTRL … #define REG_EFUSE_TEST … #define REG_PWR_DATA … #define REG_CAL_TIMER … #define REG_ACLK_MON … #define REG_GPIO_MUXCFG … #define REG_GPIO_IO_SEL … #define REG_MAC_PINMUX_CFG … #define REG_GPIO_PIN_CTRL … #define REG_GPIO_INTM … #define REG_LEDCFG0 … #define REG_LEDCFG1 … #define REG_LEDCFG2 … #define REG_LEDCFG3 … #define REG_FSIMR … #define REG_FSISR … #define REG_MCUFWDL … #define REG_HMEBOX_EXT_0 … #define REG_HMEBOX_EXT_1 … #define REG_HMEBOX_EXT_2 … #define REG_HMEBOX_EXT_3 … #define SIZE_OF_REG_HMEBOX_EXT … #define REG_EFUSE_ACCESS … #define REG_BIST_SCAN … #define REG_BIST_RPT … #define REG_BIST_ROM_RPT … #define REG_USB_SIE_INTF … #define REG_PCIE_MIO_INTF … #define REG_PCIE_MIO_INTD … #define REG_HPON_FSM … #define REG_SYS_CFG … #define REG_MAC_PHY_CTRL_NORMAL … #define REG_MAC0 … #define REG_MAC1 … #define FW_MAC0_READY … #define FW_MAC1_READY … #define MAC0_ON … #define MAC1_ON … #define MAC0_READY … #define MAC1_READY … /* ----------------------------------------------------- */ /* 0x0100h ~ 0x01FFh MACTOP General Configuration */ /* ----------------------------------------------------- */ #define REG_CR … #define REG_PBP … #define REG_TRXDMA_CTRL … #define REG_TRXFF_BNDY … #define REG_TRXFF_STATUS … #define REG_RXFF_PTR … #define REG_HIMR … #define REG_HISR … #define REG_HIMRE … #define REG_HISRE … #define REG_CPWM … #define REG_FWIMR … #define REG_FWISR … #define REG_FTIMR … #define REG_PKTBUF_DBG_CTRL … #define REG_PKTBUF_DBG_DATA_L … #define REG_PKTBUF_DBG_DATA_H … #define REG_TC0_CTRL … #define REG_TC1_CTRL … #define REG_TC2_CTRL … #define REG_TC3_CTRL … #define REG_TC4_CTRL … #define REG_TCUNIT_BASE … #define REG_MBIST_START … #define REG_MBIST_DONE … #define REG_MBIST_FAIL … #define REG_C2HEVT_MSG_NORMAL … #define REG_C2HEVT_MSG_TEST … #define REG_C2HEVT_CLEAR … #define REG_MCUTST_1 … #define REG_FMETHR … #define REG_HMETFR … #define REG_HMEBOX_0 … #define REG_HMEBOX_1 … #define REG_HMEBOX_2 … #define REG_HMEBOX_3 … #define SIZE_OF_REG_HMEBOX … #define REG_LLT_INIT … #define REG_BB_ACCEESS_CTRL … #define REG_BB_ACCESS_DATA … /* ----------------------------------------------------- */ /* 0x0200h ~ 0x027Fh TXDMA Configuration */ /* ----------------------------------------------------- */ #define REG_RQPN … #define REG_FIFOPAGE … #define REG_TDECTRL … #define REG_TXDMA_OFFSET_CHK … #define REG_TXDMA_STATUS … #define REG_RQPN_NPQ … /* ----------------------------------------------------- */ /* 0x0280h ~ 0x02FFh RXDMA Configuration */ /* ----------------------------------------------------- */ #define REG_RXDMA_AGG_PG_TH … #define REG_RXPKT_NUM … #define REG_RXDMA_STATUS … /* ----------------------------------------------------- */ /* 0x0300h ~ 0x03FFh PCIe */ /* ----------------------------------------------------- */ #define REG_PCIE_CTRL_REG … #define REG_INT_MIG … #define REG_BCNQ_DESA … #define REG_HQ_DESA … #define REG_MGQ_DESA … #define REG_VOQ_DESA … #define REG_VIQ_DESA … #define REG_BEQ_DESA … #define REG_BKQ_DESA … #define REG_RX_DESA … #define REG_DBI … #define REG_DBI_WDATA … #define REG_DBI_RDATA … #define REG_DBI_CTRL … #define REG_DBI_FLAG … #define REG_MDIO … #define REG_DBG_SEL … #define REG_PCIE_HRPWM … #define REG_PCIE_HCPWM … #define REG_UART_CTRL … #define REG_UART_TX_DESA … #define REG_UART_RX_DESA … /* ----------------------------------------------------- */ /* 0x0400h ~ 0x047Fh Protocol Configuration */ /* ----------------------------------------------------- */ #define REG_VOQ_INFORMATION … #define REG_VIQ_INFORMATION … #define REG_BEQ_INFORMATION … #define REG_BKQ_INFORMATION … #define REG_MGQ_INFORMATION … #define REG_HGQ_INFORMATION … #define REG_BCNQ_INFORMATION … #define REG_CPU_MGQ_INFORMATION … #define REG_FWHW_TXQ_CTRL … #define REG_HWSEQ_CTRL … #define REG_TXPKTBUF_BCNQ_BDNY … #define REG_TXPKTBUF_MGQ_BDNY … #define REG_MULTI_BCNQ_EN … #define REG_MULTI_BCNQ_OFFSET … #define REG_SPEC_SIFS … #define REG_RL … #define REG_DARFRC … #define REG_RARFRC … #define REG_RRSR … #define REG_ARFR0 … #define REG_ARFR1 … #define REG_ARFR2 … #define REG_ARFR3 … #define REG_AGGLEN_LMT … #define REG_AMPDU_MIN_SPACE … #define REG_TXPKTBUF_WMAC_LBK_BF_HD … #define REG_FAST_EDCA_CTRL … #define REG_RD_RESP_PKT_TH … #define REG_INIRTS_RATE_SEL … #define REG_INIDATA_RATE_SEL … #define REG_POWER_STATUS … #define REG_POWER_STAGE1 … #define REG_POWER_STAGE2 … #define REG_PKT_LIFE_TIME … #define REG_PKT_VO_VI_LIFE_TIME … #define REG_PKT_BE_BK_LIFE_TIME … #define REG_STBC_SETTING … #define REG_PROT_MODE_CTRL … #define REG_MAX_AGGR_NUM … #define REG_RTS_MAX_AGGR_NUM … #define REG_BAR_MODE_CTRL … #define REG_RA_TRY_RATE_AGG_LMT … #define REG_EARLY_MODE_CONTROL … #define REG_NQOS_SEQ … #define REG_QOS_SEQ … #define REG_NEED_CPU_HANDLE … #define REG_PKT_LOSE_RPT … #define REG_PTCL_ERR_STATUS … #define REG_DUMMY … /* ----------------------------------------------------- */ /* 0x0500h ~ 0x05FFh EDCA Configuration */ /* ----------------------------------------------------- */ #define REG_EDCA_VO_PARAM … #define REG_EDCA_VI_PARAM … #define REG_EDCA_BE_PARAM … #define REG_EDCA_BK_PARAM … #define REG_BCNTCFG … #define REG_PIFS … #define REG_RDG_PIFS … #define REG_SIFS_CTX … #define REG_SIFS_TRX … #define REG_AGGR_BREAK_TIME … #define REG_SLOT … #define REG_TX_PTCL_CTRL … #define REG_TXPAUSE … #define REG_DIS_TXREQ_CLR … #define REG_RD_CTRL … #define REG_TBTT_PROHIBIT … #define REG_RD_NAV_NXT … #define REG_NAV_PROT_LEN … #define REG_BCN_CTRL … #define REG_BCN_CTRL_1 … #define REG_MBID_NUM … #define REG_DUAL_TSF_RST … #define REG_BCN_INTERVAL … #define REG_MBSSID_BCN_SPACE … #define REG_DRVERLYINT … #define REG_BCNDMATIM … #define REG_ATIMWND … #define REG_USTIME_TSF … #define REG_BCN_MAX_ERR … #define REG_RXTSF_OFFSET_CCK … #define REG_RXTSF_OFFSET_OFDM … #define REG_TSFTR … #define REG_INIT_TSFTR … #define REG_PSTIMER … #define REG_TIMER0 … #define REG_TIMER1 … #define REG_ACMHWCTRL … #define REG_ACMRSTCTRL … #define REG_ACMAVG … #define REG_VO_ADMTIME … #define REG_VI_ADMTIME … #define REG_BE_ADMTIME … #define REG_EDCA_RANDOM_GEN … #define REG_SCH_TXCMD … /* Dual MAC Co-Existence Register */ #define REG_DMC … /* ----------------------------------------------------- */ /* 0x0600h ~ 0x07FFh WMAC Configuration */ /* ----------------------------------------------------- */ #define REG_APSD_CTRL … #define REG_BWOPMODE … #define REG_TCR … #define REG_RCR … #define REG_RX_PKT_LIMIT … #define REG_RX_DLK_TIME … #define REG_RX_DRVINFO_SZ … #define REG_MACID … #define REG_BSSID … #define REG_MAR … #define REG_MBIDCAMCFG … #define REG_USTIME_EDCA … #define REG_MAC_SPEC_SIFS … #define REG_RESP_SIFS_CCK … #define REG_RESP_SIFS_OFDM … #define REG_ACKTO … #define REG_CTS2TO … #define REG_EIFS … /* WMA, BA, CCX */ #define REG_NAV_CTRL … #define REG_BACAMCMD … #define REG_BACAMCONTENT … #define REG_LBDLY … #define REG_FWDLY … #define REG_RXERR_RPT … #define REG_WMAC_TRXPTCL_CTL … /* Security */ #define REG_CAMCMD … #define REG_CAMWRITE … #define REG_CAMREAD … #define REG_CAMDBG … #define REG_SECCFG … /* Power */ #define REG_WOW_CTRL … #define REG_PSSTATUS … #define REG_PS_RX_INFO … #define REG_LPNAV_CTRL … #define REG_WKFMCAM_CMD … #define REG_WKFMCAM_RWD … #define REG_RXFLTMAP0 … #define REG_RXFLTMAP1 … #define REG_RXFLTMAP2 … #define REG_BCN_PSR_RPT … #define REG_CALB32K_CTRL … #define REG_PKT_MON_CTRL … #define REG_BT_COEX_TABLE … #define REG_WMAC_RESP_TXINFO … #define REG_USB_Queue_Select_MAC0 … #define REG_USB_Queue_Select_MAC1 … /* ----------------------------------------------------- */ /* Redifine 8192C register definition for compatibility */ /* ----------------------------------------------------- */ #define CR9346 … #define MSR … #define ISR … #define TSFR … #define MACIDR0 … #define MACIDR4 … #define PBP … #define IDR0 … #define IDR4 … /* ----------------------------------------------------- */ /* 8192C (MSR) Media Status Register(Offset 0x4C, 8 bits)*/ /* ----------------------------------------------------- */ #define MSR_NOLINK … #define MSR_ADHOC … #define MSR_INFRA … #define MSR_AP … #define MSR_MASK … /* 6. Adaptive Control Registers (Offset: 0x0160 - 0x01CF) */ /* ----------------------------------------------------- */ /* 8192C Response Rate Set Register(offset 0x181, 24bits)*/ /* ----------------------------------------------------- */ #define RRSR_RSC_OFFSET … #define RRSR_SHORT_OFFSET … #define RRSR_RSC_BW_40M … #define RRSR_RSC_UPSUBCHNL … #define RRSR_RSC_LOWSUBCHNL … #define RRSR_SHORT … #define RRSR_1M … #define RRSR_2M … #define RRSR_5_5M … #define RRSR_11M … #define RRSR_6M … #define RRSR_9M … #define RRSR_12M … #define RRSR_18M … #define RRSR_24M … #define RRSR_36M … #define RRSR_48M … #define RRSR_54M … #define RRSR_MCS0 … #define RRSR_MCS1 … #define RRSR_MCS2 … #define RRSR_MCS3 … #define RRSR_MCS4 … #define RRSR_MCS5 … #define RRSR_MCS6 … #define RRSR_MCS7 … #define BRSR_ACKSHORTPMB … /* ----------------------------------------------------- */ /* 8192C Rate Definition */ /* ----------------------------------------------------- */ /* CCK */ #define RATR_1M … #define RATR_2M … #define RATR_55M … #define RATR_11M … /* OFDM */ #define RATR_6M … #define RATR_9M … #define RATR_12M … #define RATR_18M … #define RATR_24M … #define RATR_36M … #define RATR_48M … #define RATR_54M … /* MCS 1 Spatial Stream */ #define RATR_MCS0 … #define RATR_MCS1 … #define RATR_MCS2 … #define RATR_MCS3 … #define RATR_MCS4 … #define RATR_MCS5 … #define RATR_MCS6 … #define RATR_MCS7 … /* MCS 2 Spatial Stream */ #define RATR_MCS8 … #define RATR_MCS9 … #define RATR_MCS10 … #define RATR_MCS11 … #define RATR_MCS12 … #define RATR_MCS13 … #define RATR_MCS14 … #define RATR_MCS15 … /* CCK */ #define RATE_1M … #define RATE_2M … #define RATE_5_5M … #define RATE_11M … /* OFDM */ #define RATE_6M … #define RATE_9M … #define RATE_12M … #define RATE_18M … #define RATE_24M … #define RATE_36M … #define RATE_48M … #define RATE_54M … /* MCS 1 Spatial Stream */ #define RATE_MCS0 … #define RATE_MCS1 … #define RATE_MCS2 … #define RATE_MCS3 … #define RATE_MCS4 … #define RATE_MCS5 … #define RATE_MCS6 … #define RATE_MCS7 … /* MCS 2 Spatial Stream */ #define RATE_MCS8 … #define RATE_MCS9 … #define RATE_MCS10 … #define RATE_MCS11 … #define RATE_MCS12 … #define RATE_MCS13 … #define RATE_MCS14 … #define RATE_MCS15 … /* ALL CCK Rate */ #define RATE_ALL_CCK … #define RATE_ALL_OFDM_AG … #define RATE_ALL_OFDM_1SS … #define RATE_ALL_OFDM_2SS … /* ----------------------------------------------------- */ /* 8192C BW_OPMODE bits (Offset 0x203, 8bit) */ /* ----------------------------------------------------- */ #define BW_OPMODE_20MHZ … #define BW_OPMODE_5G … #define BW_OPMODE_11J … /* ----------------------------------------------------- */ /* 8192C CAM Config Setting (offset 0x250, 1 byte) */ /* ----------------------------------------------------- */ #define CAM_VALID … #define CAM_NOTVALID … #define CAM_USEDK … #define CAM_NONE … #define CAM_WEP40 … #define CAM_TKIP … #define CAM_AES … #define CAM_WEP104 … #define CAM_SMS4 … #define TOTAL_CAM_ENTRY … #define HALF_CAM_ENTRY … #define CAM_WRITE … #define CAM_READ … #define CAM_POLLINIG … /* 10. Power Save Control Registers (Offset: 0x0260 - 0x02DF) */ #define WOW_PMEN … #define WOW_WOMEN … #define WOW_MAGIC … #define WOW_UWF … /* 12. Host Interrupt Status Registers (Offset: 0x0300 - 0x030F) */ /* ----------------------------------------------------- */ /* 8190 IMR/ISR bits (offset 0xfd, 8bits) */ /* ----------------------------------------------------- */ #define IMR8190_DISABLED … #define IMR_BCNDMAINT6 … #define IMR_BCNDMAINT5 … #define IMR_BCNDMAINT4 … #define IMR_BCNDMAINT3 … #define IMR_BCNDMAINT2 … #define IMR_BCNDMAINT1 … #define IMR_BCNDOK8 … #define IMR_BCNDOK7 … #define IMR_BCNDOK6 … #define IMR_BCNDOK5 … #define IMR_BCNDOK4 … #define IMR_BCNDOK3 … #define IMR_BCNDOK2 … #define IMR_BCNDOK1 … #define IMR_TIMEOUT2 … #define IMR_TIMEOUT1 … #define IMR_TXFOVW … #define IMR_PSTIMEOUT … #define IMR_BCNINT … #define IMR_RXFOVW … #define IMR_RDU … #define IMR_ATIMEND … #define IMR_BDOK … #define IMR_HIGHDOK … #define IMR_TBDOK … #define IMR_MGNTDOK … #define IMR_TBDER … #define IMR_BKDOK … #define IMR_BEDOK … #define IMR_VIDOK … #define IMR_VODOK … #define IMR_ROK … #define IMR_TXERR … #define IMR_RXERR … #define IMR_C2HCMD … #define IMR_CPWM … #define IMR_OCPINT … #define IMR_WLANOFF … /* ----------------------------------------------------- */ /* 8192C EFUSE */ /* ----------------------------------------------------- */ #define HWSET_MAX_SIZE … #define EFUSE_MAX_SECTION … #define EFUSE_REAL_CONTENT_LEN … /* ----------------------------------------------------- */ /* 8192C EEPROM/EFUSE share register definition. */ /* ----------------------------------------------------- */ #define EEPROM_DEFAULT_TSSI … #define EEPROM_DEFAULT_CRYSTALCAP … #define EEPROM_DEFAULT_THERMALMETER … #define EEPROM_DEFAULT_TXPOWERLEVEL_2G … #define EEPROM_DEFAULT_TXPOWERLEVEL_5G … #define EEPROM_DEFAULT_HT40_2SDIFF … /* HT20<->40 default Tx Power Index Difference */ #define EEPROM_DEFAULT_HT20_DIFF … /* OFDM Tx Power index diff */ #define EEPROM_DEFAULT_LEGACYHTTXPOWERDIFF … #define EEPROM_DEFAULT_HT40_PWRMAXOFFSET … #define EEPROM_DEFAULT_HT20_PWRMAXOFFSET … #define EEPROM_CHANNEL_PLAN_FCC … #define EEPROM_CHANNEL_PLAN_IC … #define EEPROM_CHANNEL_PLAN_ETSI … #define EEPROM_CHANNEL_PLAN_SPAIN … #define EEPROM_CHANNEL_PLAN_FRANCE … #define EEPROM_CHANNEL_PLAN_MKK … #define EEPROM_CHANNEL_PLAN_MKK1 … #define EEPROM_CHANNEL_PLAN_ISRAEL … #define EEPROM_CHANNEL_PLAN_TELEC … #define EEPROM_CHANNEL_PLAN_GLOBAL_DOMAIN … #define EEPROM_CHANNEL_PLAN_WORLD_WIDE_13 … #define EEPROM_CHANNEL_PLAN_NCC … #define EEPROM_CHANNEL_PLAN_BY_HW_MASK … #define EEPROM_CID_DEFAULT … #define EEPROM_CID_TOSHIBA … #define EEPROM_CID_CCX … #define EEPROM_CID_QMI … #define EEPROM_CID_WHQL … #define RTL8192_EEPROM_ID … #define EEPROM_WAPI_SUPPORT … #define RTL8190_EEPROM_ID … #define EEPROM_HPON … #define EEPROM_CLK … #define EEPROM_MAC_FUNCTION … #define EEPROM_VID … #define EEPROM_DID … #define EEPROM_SVID … #define EEPROM_SMID … #define EEPROM_VID_USB … #define EEPROM_PID_USB … #define EEPROM_ENDPOINT_SETTING … #define EEPROM_MAC_ADDR … #define EEPROM_MAC_ADDR_MAC0_92DU … #define EEPROM_MAC_ADDR_MAC0_92D … #define EEPROM_MAC_ADDR_MAC1_92D … /* 2.4G band Tx power index setting */ #define EEPROM_CCK_TX_PWR_INX_2G … #define EEPROM_HT40_1S_TX_PWR_INX_2G … #define EEPROM_HT40_2S_TX_PWR_INX_DIFF_2G … #define EEPROM_HT20_TX_PWR_INX_DIFF_2G … #define EEPROM_OFDM_TX_PWR_INX_DIFF_2G … #define EEPROM_HT40_MAX_PWR_OFFSET_2G … #define EEPROM_HT20_MAX_PWR_OFFSET_2G … /*5GL channel 32-64 */ #define EEPROM_HT40_1S_TX_PWR_INX_5GL … #define EEPROM_HT40_2S_TX_PWR_INX_DIFF_5GL … #define EEPROM_HT20_TX_PWR_INX_DIFF_5GL … #define EEPROM_OFDM_TX_PWR_INX_DIFF_5GL … #define EEPROM_HT40_MAX_PWR_OFFSET_5GL … #define EEPROM_HT20_MAX_PWR_OFFSET_5GL … /* 5GM channel 100-140 */ #define EEPROM_HT40_1S_TX_PWR_INX_5GM … #define EEPROM_HT40_2S_TX_PWR_INX_DIFF_5GM … #define EEPROM_HT20_TX_PWR_INX_DIFF_5GM … #define EEPROM_OFDM_TX_PWR_INX_DIFF_5GM … #define EEPROM_HT40_MAX_PWR_OFFSET_5GM … #define EEPROM_HT20_MAX_PWR_OFFSET_5GM … /* 5GH channel 149-165 */ #define EEPROM_HT40_1S_TX_PWR_INX_5GH … #define EEPROM_HT40_2S_TX_PWR_INX_DIFF_5GH … #define EEPROM_HT20_TX_PWR_INX_DIFF_5GH … #define EEPROM_OFDM_TX_PWR_INX_DIFF_5GH … #define EEPROM_HT40_MAX_PWR_OFFSET_5GH … #define EEPROM_HT20_MAX_PWR_OFFSET_5GH … /* Map of supported channels. */ #define EEPROM_CHANNEL_PLAN … #define EEPROM_IQK_DELTA … #define EEPROM_LCK_DELTA … #define EEPROM_XTAL_K … #define EEPROM_TSSI_A_5G … #define EEPROM_TSSI_B_5G … #define EEPROM_TSSI_AB_5G … #define EEPROM_THERMAL_METER … #define EEPROM_RF_OPT1 … #define EEPROM_RF_OPT2 … #define EEPROM_RF_OPT3 … #define EEPROM_RF_OPT4 … #define EEPROM_RF_OPT5 … #define EEPROM_RF_OPT6 … #define EEPROM_VERSION … #define EEPROM_CUSTOMER_ID … #define EEPROM_RF_OPT7 … #define EEPROM_DEF_PART_NO … #define EEPROME_CHIP_VERSION_L … #define EEPROME_CHIP_VERSION_H … /* * Current IOREG MAP * 0x0000h ~ 0x00FFh System Configuration (256 Bytes) * 0x0100h ~ 0x01FFh MACTOP General Configuration (256 Bytes) * 0x0200h ~ 0x027Fh TXDMA Configuration (128 Bytes) * 0x0280h ~ 0x02FFh RXDMA Configuration (128 Bytes) * 0x0300h ~ 0x03FFh PCIE EMAC Reserved Region (256 Bytes) * 0x0400h ~ 0x04FFh Protocol Configuration (256 Bytes) * 0x0500h ~ 0x05FFh EDCA Configuration (256 Bytes) * 0x0600h ~ 0x07FFh WMAC Configuration (512 Bytes) * 0x2000h ~ 0x3FFFh 8051 FW Download Region (8196 Bytes) */ /* ----------------------------------------------------- */ /* 8192C (RCR) (Offset 0x608, 32 bits) */ /* ----------------------------------------------------- */ #define RCR_APPFCS … #define RCR_APP_MIC … #define RCR_APP_ICV … #define RCR_APP_PHYST_RXFF … #define RCR_APP_BA_SSN … #define RCR_ENMBID … #define RCR_LSIGEN … #define RCR_MFBEN … #define RCR_HTC_LOC_CTRL … #define RCR_AMF … #define RCR_ACF … #define RCR_ADF … #define RCR_AICV … #define RCR_ACRC32 … #define RCR_CBSSID_BCN … #define RCR_CBSSID_DATA … #define RCR_APWRMGT … #define RCR_ADD3 … #define RCR_AB … #define RCR_AM … #define RCR_APM … #define RCR_AAP … #define RCR_MXDMA_OFFSET … #define RCR_FIFO_OFFSET … /* ----------------------------------------------------- */ /* 8192C Regsiter Bit and Content definition */ /* ----------------------------------------------------- */ /* ----------------------------------------------------- */ /* 0x0000h ~ 0x00FFh System Configuration */ /* ----------------------------------------------------- */ /* SPS0_CTRL */ #define SW18_FPWM … /* SYS_ISO_CTRL */ #define ISO_MD2PP … #define ISO_UA2USB … #define ISO_UD2CORE … #define ISO_PA2PCIE … #define ISO_PD2CORE … #define ISO_IP2MAC … #define ISO_DIOP … #define ISO_DIOE … #define ISO_EB2CORE … #define ISO_DIOR … #define PWC_EV25V … #define PWC_EV12V … /* SYS_FUNC_EN */ #define FEN_BBRSTB … #define FEN_BB_GLB_RSTN … #define FEN_USBA … #define FEN_UPLL … #define FEN_USBD … #define FEN_DIO_PCIE … #define FEN_PCIEA … #define FEN_PPLL … #define FEN_PCIED … #define FEN_DIOE … #define FEN_CPUEN … #define FEN_DCORE … #define FEN_ELDR … #define FEN_DIO_RF … #define FEN_HWPDN … #define FEN_MREGEN … /* APS_FSMCO */ #define PFM_LDALL … #define PFM_ALDN … #define PFM_LDKP … #define PFM_WOWL … #define ENPDN … #define PDN_PL … #define APFM_ONMAC … #define APFM_OFF … #define APFM_RSM … #define AFSM_HSUS … #define AFSM_PCIE … #define APDM_MAC … #define APDM_HOST … #define APDM_HPDN … #define RDY_MACON … #define SUS_HOST … #define ROP_ALD … #define ROP_PWR … #define ROP_SPS … #define SOP_MRST … #define SOP_FUSE … #define SOP_ABG … #define SOP_AMB … #define SOP_RCK … #define SOP_A8M … #define XOP_BTCK … /* SYS_CLKR */ #define ANAD16V_EN … #define ANA8M … #define MACSLP … #define LOADER_CLK_EN … #define _80M_SSC_DIS … #define _80M_SSC_EN_HO … #define PHY_SSC_RSTB … #define SEC_CLK_EN … #define MAC_CLK_EN … #define SYS_CLK_EN … #define RING_CLK_EN … /* 9346CR */ #define BOOT_FROM_EEPROM … #define EEPROM_EN … /* AFE_MISC */ #define AFE_BGEN … #define AFE_MBEN … #define MAC_ID_EN … /* RSV_CTRL */ #define WLOCK_ALL … #define WLOCK_00 … #define WLOCK_04 … #define WLOCK_08 … #define WLOCK_40 … #define R_DIS_PRST_0 … #define R_DIS_PRST_1 … #define LOCK_ALL_EN … /* RF_CTRL */ #define RF_EN … #define RF_RSTB … #define RF_SDMRSTB … /* LDOA15_CTRL */ #define LDA15_EN … #define LDA15_STBY … #define LDA15_OBUF … #define LDA15_REG_VOS … #define _LDA15_VOADJ(x) … /* LDOV12D_CTRL */ #define LDV12_EN … #define LDV12_SDBY … #define LPLDO_HSM … #define LPLDO_LSM_DIS … #define _LDV12_VADJ(x) … /* AFE_XTAL_CTRL */ #define XTAL_EN … #define XTAL_BSEL … #define _XTAL_BOSC(x) … #define _XTAL_CADJ(x) … #define XTAL_GATE_USB … #define _XTAL_USB_DRV(x) … #define XTAL_GATE_AFE … #define _XTAL_AFE_DRV(x) … #define XTAL_RF_GATE … #define _XTAL_RF_DRV(x) … #define XTAL_GATE_DIG … #define _XTAL_DIG_DRV(x) … #define XTAL_BT_GATE … #define _XTAL_BT_DRV(x) … #define _XTAL_GPIO(x) … #define CKDLY_AFE … #define CKDLY_USB … #define CKDLY_DIG … #define CKDLY_BT … /* AFE_PLL_CTRL */ #define APLL_EN … #define APLL_320_EN … #define APLL_FREF_SEL … #define APLL_EDGE_SEL … #define APLL_WDOGB … #define APLL_LPFEN … #define APLL_REF_CLK_13MHZ … #define APLL_REF_CLK_19_2MHZ … #define APLL_REF_CLK_20MHZ … #define APLL_REF_CLK_25MHZ … #define APLL_REF_CLK_26MHZ … #define APLL_REF_CLK_38_4MHZ … #define APLL_REF_CLK_40MHZ … #define APLL_320EN … #define APLL_80EN … #define APLL_1MEN … /* EFUSE_CTRL */ #define ALD_EN … #define EF_PD … #define EF_FLAG … /* EFUSE_TEST */ #define EF_TRPT … #define LDOE25_EN … /* MCUFWDL */ #define MCUFWDL_EN … #define MCUFWDL_RDY … #define FWDL_CHKSUM_RPT … #define MACINI_RDY … #define BBINI_RDY … #define RFINI_RDY … #define WINTINI_RDY … #define MAC1_WINTINI_RDY … #define CPRST … /* REG_SYS_CFG */ #define XCLK_VLD … #define ACLK_VLD … #define UCLK_VLD … #define PCLK_VLD … #define PCIRSTB … #define V15_VLD … #define TRP_B15V_EN … #define SIC_IDLE … #define BD_MAC2 … #define BD_MAC1 … #define IC_MACPHY_MODE … #define PAD_HWPD_IDN … #define TRP_VAUX_EN … #define TRP_BT_EN … #define BD_PKG_SEL … #define BD_HCI_SEL … #define TYPE_ID … #define HCI_TXDMA_EN … #define HCI_RXDMA_EN … #define TXDMA_EN … #define RXDMA_EN … #define PROTOCOL_EN … #define SCHEDULE_EN … #define MACTXEN … #define MACRXEN … #define ENSWBCN … #define ENSEC … #define HQSEL_VOQ … #define HQSEL_VIQ … #define HQSEL_BEQ … #define HQSEL_BKQ … #define HQSEL_MGTQ … #define HQSEL_HIQ … #define TXDMA_HIQ_MAP … #define TXDMA_MGQ_MAP … #define TXDMA_BKQ_MAP … #define TXDMA_BEQ_MAP … #define TXDMA_VIQ_MAP … #define TXDMA_VOQ_MAP … #define QUEUE_LOW … #define QUEUE_NORMAL … #define QUEUE_HIGH … #define HPQ_MASK … #define LPQ_MASK … #define PUBQ_MASK … #define LD_RQPN … #define DROP_DATA_EN … /* LLT_INIT */ #define _LLT_NO_ACTIVE … #define _LLT_WRITE_ACCESS … #define _LLT_READ_ACCESS … #define _LLT_INIT_DATA(x) … #define _LLT_INIT_ADDR(x) … #define _LLT_OP(x) … #define _LLT_OP_VALUE(x) … /* ----------------------------------------------------- */ /* 0x0400h ~ 0x047Fh Protocol Configuration */ /* ----------------------------------------------------- */ /* FWHW_TXQ_CTRL */ #define EN_AMPDU_RTY_NEW … #define EN_BCNQ_DL … #define RETRY_LIMIT_SHORT_SHIFT … #define RETRY_LIMIT_LONG_SHIFT … /* ----------------------------------------------------- */ /* 0x0500h ~ 0x05FFh EDCA Configuration */ /* ----------------------------------------------------- */ /* EDCA setting */ #define AC_PARAM_TXOP_LIMIT_OFFSET … #define AC_PARAM_ECW_MAX_OFFSET … #define AC_PARAM_ECW_MIN_OFFSET … #define AC_PARAM_AIFS_OFFSET … /* REG_RD_CTRL */ #define DIS_EDCA_CNT_DWN … /* REG_BCN_CTRL */ #define EN_BCN_FUNCTION … #define DIS_TSF_UDT … /* ACMHWCTRL */ #define ACMHW_HWEN … #define ACMHW_BEQEN … #define ACMHW_VIQEN … #define ACMHW_VOQEN … /* ----------------------------------------------------- */ /* 0x0600h ~ 0x07FFh WMAC Configuration */ /* ----------------------------------------------------- */ /* TCR */ #define TSFRST … #define DIS_GCLK … #define PAD_SEL … #define PWR_ST … #define PWRBIT_OW_EN … #define ACRC … #define CFENDFORM … #define ICV … /* SECCFG */ #define SCR_TXUSEDK … #define SCR_RXUSEDK … #define SCR_TXENCENABLE … #define SCR_RXENCENABLE … #define SCR_SKBYA2 … #define SCR_NOSKMC … #define SCR_TXBCUSEDK … #define SCR_RXBCUSEDK … /* General definitions */ #define LAST_ENTRY_OF_TX_PKT_BUFFER … #define LAST_ENTRY_OF_TX_PKT_BUFFER_DUAL_MAC … #define POLLING_LLT_THRESHOLD … #define POLLING_READY_TIMEOUT_COUNT … /* Min Spacing related settings. */ #define MAX_MSS_DENSITY_2T … #define MAX_MSS_DENSITY_1T … /* BB-PHY register PMAC 0x100 PHY 0x800 - 0xEFF */ /* 1. PMAC duplicate register due to connection: */ /* RF_Mode, TRxRN, NumOf L-STF */ /* 2. 0x800/0x900/0xA00/0xC00/0xD00/0xE00 */ /* 3. RF register 0x00-2E */ /* 4. Bit Mask for BB/RF register */ /* 5. Other defintion for BB/RF R/W */ /* 3. Page8(0x800) */ #define RFPGA0_RFMOD … #define RFPGA0_TXINFO … #define RFPGA0_PSDFUNCTION … #define RFPGA0_TXGAINSTAGE … #define RFPGA0_RFTIMING1 … #define RFPGA0_RFTIMING2 … #define RFPGA0_XA_HSSIPARAMETER1 … #define RFPGA0_XA_HSSIPARAMETER2 … #define RFPGA0_XB_HSSIPARAMETER1 … #define RFPGA0_XB_HSSIPARAMETER2 … #define RFPGA0_XA_LSSIPARAMETER … #define RFPGA0_XB_LSSIPARAMETER … #define RFPGA0_RFWAKEUPPARAMETER … #define RFPGA0_RFSLEEPUPPARAMETER … #define RFPGA0_XAB_SWITCHCONTROL … #define RFPGA0_XCD_SWITCHCONTROL … #define RFPGA0_XA_RFINTERFACEOE … #define RFPGA0_XB_RFINTERFACEOE … #define RFPGA0_XAB_RFINTERFACESW … #define RFPGA0_XCD_RFINTERFACESW … #define RFPGA0_XAB_RFPARAMETER … #define RFPGA0_XCD_RFPARAMETER … #define RFPGA0_ANALOGPARAMETER1 … #define RFPGA0_ANALOGPARAMETER2 … #define RFPGA0_ANALOGPARAMETER3 … #define RFPGA0_ADDALLOCKEN … #define RFPGA0_ANALOGPARAMETER4 … #define RFPGA0_XA_LSSIREADBACK … #define RFPGA0_XB_LSSIREADBACK … #define RFPGA0_XC_LSSIREADBACK … #define RFPGA0_XD_LSSIREADBACK … #define RFPGA0_PSDREPORT … #define TRANSCEIVERA_HSPI_READBACK … #define TRANSCEIVERB_HSPI_READBACK … #define RFPGA0_XAB_RFINTERFACERB … #define RFPGA0_XCD_RFINTERFACERB … /* 4. Page9(0x900) */ #define RFPGA1_RFMOD … #define RFPGA1_TXBLOCK … #define RFPGA1_DEBUGSELECT … #define RFPGA1_TXINFO … /* 5. PageA(0xA00) */ #define RCCK0_SYSTEM … #define RCCK0_AFESSTTING … #define RCCK0_CCA … #define RCCK0_RXAGC1 … #define RCCK0_RXAGC2 … #define RCCK0_RXHP … #define RCCK0_DSPPARAMETER1 … #define RCCK0_DSPPARAMETER2 … #define RCCK0_TXFILTER1 … #define RCCK0_TXFILTER2 … #define RCCK0_DEBUGPORT … #define RCCK0_FALSEALARMREPORT … #define RCCK0_TRSSIREPORT … #define RCCK0_RXREPORT … #define RCCK0_FACOUNTERLOWER … #define RCCK0_FACOUNTERUPPER … #define RPDP_ANTA … #define RCONFIG_ANTA … #define RCONFIG_ANTB … #define RPDP_ANTB … /* 6. PageC(0xC00) */ #define ROFDM0_LSTF … #define ROFDM0_TRXPATHENABLE … #define ROFDM0_TRMUXPAR … #define ROFDM0_TRSWISOLATION … #define ROFDM0_XARXAFE … #define ROFDM0_XARXIQIMBALANCE … #define ROFDM0_XBRXAFE … #define ROFDM0_XBRXIQIMBALANCE … #define ROFDM0_XCRXAFE … #define ROFDM0_XCRXIQIMBALANCE … #define ROFDM0_XDRXAFE … #define ROFDM0_XDRXIQIMBALANCE … #define ROFDM0_RXDETECTOR1 … #define ROFDM0_RXDETECTOR2 … #define ROFDM0_RXDETECTOR3 … #define ROFDM0_RXDETECTOR4 … #define ROFDM0_RXDSP … #define ROFDM0_CFOANDDAGC … #define ROFDM0_CCADROPTHRESHOLD … #define ROFDM0_ECCATHRESHOLD … #define ROFDM0_XAAGCCORE1 … #define ROFDM0_XAAGCCORE2 … #define ROFDM0_XBAGCCORE1 … #define ROFDM0_XBAGCCORE2 … #define ROFDM0_XCAGCCORE1 … #define ROFDM0_XCAGCCORE2 … #define ROFDM0_XDAGCCORE1 … #define ROFDM0_XDAGCCORE2 … #define ROFDM0_AGCPARAMETER1 … #define ROFDM0_AGCPARAMETER2 … #define ROFDM0_AGCRSSITABLE … #define ROFDM0_HTSTFAGC … #define ROFDM0_XATXIQIMBALANCE … #define ROFDM0_XATXAFE … #define ROFDM0_XBTXIQIMBALANCE … #define ROFDM0_XBTXAFE … #define ROFDM0_XCTXIQIMBALANCE … #define ROFDM0_XCTXAFE … #define ROFDM0_XDTXIQIMBALANCE … #define ROFDM0_XDTXAFE … #define ROFDM0_RXHPPARAMETER … #define ROFDM0_TXPSEUDONOISEWGT … #define ROFDM0_FRAMESYNC … #define ROFDM0_DFSREPORT … #define ROFDM0_RXIQEXTANTA … #define ROFDM0_TXCOEFF1 … #define ROFDM0_TXCOEFF2 … #define ROFDM0_TXCOEFF3 … #define ROFDM0_TXCOEFF4 … #define ROFDM0_TXCOEFF5 … #define ROFDM0_TXCOEFF6 … /* 7. PageD(0xD00) */ #define ROFDM1_LSTF … #define ROFDM1_TRXPATHENABLE … #define ROFDM1_CFO … #define ROFDM1_CSI1 … #define ROFDM1_SBD … #define ROFDM1_CSI2 … #define ROFDM1_CFOTRACKING … #define ROFDM1_TRXMESAURE1 … #define ROFDM1_INTFDET … #define ROFDM1_PSEUDONOISESTATEAB … #define ROFDM1_PSEUDONOISESTATECD … #define ROFDM1_RXPSEUDONOISEWGT … #define ROFDM_PHYCOUNTER1 … #define ROFDM_PHYCOUNTER2 … #define ROFDM_PHYCOUNTER3 … #define ROFDM_SHORTCFOAB … #define ROFDM_SHORTCFOCD … #define ROFDM_LONGCFOAB … #define ROFDM_LONGCFOCD … #define ROFDM_TAILCFOAB … #define ROFDM_TAILCFOCD … #define ROFDM_PWMEASURE1 … #define ROFDM_PWMEASURE2 … #define ROFDM_BWREPORT … #define ROFDM_AGCREPORT … #define ROFDM_RXSNR … #define ROFDM_RXEVMCSI … #define ROFDM_SIGREPORT … /* 8. PageE(0xE00) */ #define RTXAGC_A_RATE18_06 … #define RTXAGC_A_RATE54_24 … #define RTXAGC_A_CCK1_MCS32 … #define RTXAGC_A_MCS03_MCS00 … #define RTXAGC_A_MCS07_MCS04 … #define RTXAGC_A_MCS11_MCS08 … #define RTXAGC_A_MCS15_MCS12 … #define RTXAGC_B_RATE18_06 … #define RTXAGC_B_RATE54_24 … #define RTXAGC_B_CCK1_55_MCS32 … #define RTXAGC_B_MCS03_MCS00 … #define RTXAGC_B_MCS07_MCS04 … #define RTXAGC_B_MCS11_MCS08 … #define RTXAGC_B_MCS15_MCS12 … #define RTXAGC_B_CCK11_A_CCK2_11 … #define RFPGA0_IQK … #define RTX_IQK_TONE_A … #define RRX_IQK_TONE_A … #define RTX_IQK_PI_A … #define RRX_IQK_PI_A … #define RTX_IQK … #define RRX_IQK … #define RIQK_AGC_PTS … #define RIQK_AGC_RSP … #define RTX_IQK_TONE_B … #define RRX_IQK_TONE_B … #define RTX_IQK_PI_B … #define RRX_IQK_PI_B … #define RIQK_AGC_CONT … #define RBLUE_TOOTH … #define RRX_WAIT_CCA … #define RTX_CCK_RFON … #define RTX_CCK_BBON … #define RTX_OFDM_RFON … #define RTX_OFDM_BBON … #define RTX_TO_RX … #define RTX_TO_TX … #define RRX_CCK … #define RTX_POWER_BEFORE_IQK_A … #define RTX_POWER_AFTER_IQK_A … #define RRX_POWER_BEFORE_IQK_A … #define RRX_POWER_BEFORE_IQK_A_2 … #define RRX_POWER_AFTER_IQK_A … #define RRX_POWER_AFTER_IQK_A_2 … #define RTX_POWER_BEFORE_IQK_B … #define RTX_POWER_AFTER_IQK_B … #define RRX_POWER_BEFORE_IQK_B … #define RRX_POWER_BEFORE_IQK_B_2 … #define RRX_POWER_AFTER_IQK_B … #define RRX_POWER_AFTER_IQK_B_2 … #define MASK_IQK_RESULT … #define RRX_OFDM … #define RRX_WAIT_RIFS … #define RRX_TO_RX … #define RSTANDBY … #define RSLEEP … #define RPMPD_ANAEN … /* RL6052 Register definition */ #define RF_AC … #define RF_IQADJ_G1 … #define RF_IQADJ_G2 … #define RF_BS_PA_APSET_G1_G4 … #define RF_POW_TRSW … #define RF_GAIN_RX … #define RF_GAIN_TX … #define RF_TXM_IDAC … #define RF_TXPA_AG … #define RF_BS_IQGEN … #define RF_MODE1 … #define RF_MODE2 … #define RF_RX_AGC_HP … #define RF_TX_AGC … #define RF_BIAS … #define RF_IPA … #define RF_POW_ABILITY … #define RF_MODE_AG … #define rfchannel … #define RF_CHNLBW … #define RF_TOP … #define RF_RX_G1 … #define RF_RX_G2 … #define RF_RX_BB2 … #define RF_RX_BB1 … #define RF_RCK1 … #define RF_RCK2 … #define RF_TX_G1 … #define RF_TX_G2 … #define RF_TX_G3 … #define RF_TX_BB1 … #define RF_T_METER … #define RF_SYN_G1 … #define RF_SYN_G2 … #define RF_SYN_G3 … #define RF_SYN_G4 … #define RF_SYN_G5 … #define RF_SYN_G6 … #define RF_SYN_G7 … #define RF_SYN_G8 … #define RF_RCK_OS … #define RF_TXPA_G1 … #define RF_TXPA_G2 … #define RF_TXPA_G3 … /* Bit Mask */ /* 2. Page8(0x800) */ #define BRFMOD … #define BCCKTXSC … #define BCCKEN … #define BOFDMEN … #define B3WIREDATALENGTH … #define B3WIREADDRESSLENGTH … #define BRFSI_RFENV … #define BLSSIREADADDRESS … #define BLSSIREADEDGE … #define BLSSIREADBACKDATA … /* 4. PageA(0xA00) */ #define BCCKSIDEBAND … /* Other Definition */ #define BBYTE0 … #define BBYTE1 … #define BBYTE2 … #define BBYTE3 … #define BWORD0 … #define BWORD1 … #define BDWORD … #endif
Codebase Browser
linux