/* SPDX-License-Identifier: MIT */ /* * Copyright © 2022 Intel Corporation */ #ifndef _VLV_SIDEBAND_REG_H_ #define _VLV_SIDEBAND_REG_H_ /* See configdb bunit SB addr map */ #define BUNIT_REG_BISOC … /* PUNIT_REG_*SSPM0 */ #define _SSPM0_SSC(val) … #define SSPM0_SSC_MASK … #define SSPM0_SSC_PWR_ON … #define SSPM0_SSC_CLK_GATE … #define SSPM0_SSC_RESET … #define SSPM0_SSC_PWR_GATE … #define _SSPM0_SSS(val) … #define SSPM0_SSS_MASK … #define SSPM0_SSS_PWR_ON … #define SSPM0_SSS_CLK_GATE … #define SSPM0_SSS_RESET … #define SSPM0_SSS_PWR_GATE … /* PUNIT_REG_*SSPM1 */ #define SSPM1_FREQSTAT_SHIFT … #define SSPM1_FREQSTAT_MASK … #define SSPM1_FREQGUAR_SHIFT … #define SSPM1_FREQGUAR_MASK … #define SSPM1_FREQ_SHIFT … #define SSPM1_FREQ_MASK … #define PUNIT_REG_VEDSSPM0 … #define PUNIT_REG_VEDSSPM1 … #define PUNIT_REG_DSPSSPM … #define DSPFREQSTAT_SHIFT_CHV … #define DSPFREQSTAT_MASK_CHV … #define DSPFREQGUAR_SHIFT_CHV … #define DSPFREQGUAR_MASK_CHV … #define DSPFREQSTAT_SHIFT … #define DSPFREQSTAT_MASK … #define DSPFREQGUAR_SHIFT … #define DSPFREQGUAR_MASK … #define DSP_MAXFIFO_PM5_STATUS … #define DSP_AUTO_CDCLK_GATE_DISABLE … #define DSP_MAXFIFO_PM5_ENABLE … #define _DP_SSC(val, pipe) … #define DP_SSC_MASK(pipe) … #define DP_SSC_PWR_ON(pipe) … #define DP_SSC_CLK_GATE(pipe) … #define DP_SSC_RESET(pipe) … #define DP_SSC_PWR_GATE(pipe) … #define _DP_SSS(val, pipe) … #define DP_SSS_MASK(pipe) … #define DP_SSS_PWR_ON(pipe) … #define DP_SSS_CLK_GATE(pipe) … #define DP_SSS_RESET(pipe) … #define DP_SSS_PWR_GATE(pipe) … #define PUNIT_REG_ISPSSPM0 … #define PUNIT_REG_ISPSSPM1 … #define PUNIT_REG_PWRGT_CTRL … #define PUNIT_REG_PWRGT_STATUS … #define PUNIT_PWRGT_MASK(pw_idx) … #define PUNIT_PWRGT_PWR_ON(pw_idx) … #define PUNIT_PWRGT_CLK_GATE(pw_idx) … #define PUNIT_PWRGT_RESET(pw_idx) … #define PUNIT_PWRGT_PWR_GATE(pw_idx) … #define PUNIT_PWGT_IDX_RENDER … #define PUNIT_PWGT_IDX_MEDIA … #define PUNIT_PWGT_IDX_DISP2D … #define PUNIT_PWGT_IDX_DPIO_CMN_BC … #define PUNIT_PWGT_IDX_DPIO_TX_B_LANES_01 … #define PUNIT_PWGT_IDX_DPIO_TX_B_LANES_23 … #define PUNIT_PWGT_IDX_DPIO_TX_C_LANES_01 … #define PUNIT_PWGT_IDX_DPIO_TX_C_LANES_23 … #define PUNIT_PWGT_IDX_DPIO_RX0 … #define PUNIT_PWGT_IDX_DPIO_RX1 … #define PUNIT_PWGT_IDX_DPIO_CMN_D … #define PUNIT_REG_GPU_LFM … #define PUNIT_REG_GPU_FREQ_REQ … #define PUNIT_REG_GPU_FREQ_STS … #define GPLLENABLE … #define GENFREQSTATUS … #define PUNIT_REG_MEDIA_TURBO_FREQ_REQ … #define PUNIT_REG_CZ_TIMESTAMP … #define PUNIT_FUSE_BUS2 … #define PUNIT_FUSE_BUS1 … #define FB_GFX_FMAX_AT_VMAX_FUSE … #define FB_GFX_FREQ_FUSE_MASK … #define FB_GFX_FMAX_AT_VMAX_2SS4EU_FUSE_SHIFT … #define FB_GFX_FMAX_AT_VMAX_2SS6EU_FUSE_SHIFT … #define FB_GFX_FMAX_AT_VMAX_2SS8EU_FUSE_SHIFT … #define FB_GFX_FMIN_AT_VMIN_FUSE … #define FB_GFX_FMIN_AT_VMIN_FUSE_SHIFT … #define PUNIT_REG_DDR_SETUP2 … #define FORCE_DDR_FREQ_REQ_ACK … #define FORCE_DDR_LOW_FREQ … #define FORCE_DDR_HIGH_FREQ … #define PUNIT_GPU_STATUS_REG … #define PUNIT_GPU_STATUS_MAX_FREQ_SHIFT … #define PUNIT_GPU_STATUS_MAX_FREQ_MASK … #define PUNIT_GPU_STATIS_GFX_MIN_FREQ_SHIFT … #define PUNIT_GPU_STATUS_GFX_MIN_FREQ_MASK … #define PUNIT_GPU_DUTYCYCLE_REG … #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_SHIFT … #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_MASK … #define IOSF_NC_FB_GFX_FREQ_FUSE … #define FB_GFX_MAX_FREQ_FUSE_SHIFT … #define FB_GFX_MAX_FREQ_FUSE_MASK … #define FB_GFX_FGUARANTEED_FREQ_FUSE_SHIFT … #define FB_GFX_FGUARANTEED_FREQ_FUSE_MASK … #define IOSF_NC_FB_GFX_FMAX_FUSE_HI … #define FB_FMAX_VMIN_FREQ_HI_MASK … #define IOSF_NC_FB_GFX_FMAX_FUSE_LO … #define FB_FMAX_VMIN_FREQ_LO_SHIFT … #define FB_FMAX_VMIN_FREQ_LO_MASK … #define VLV_TURBO_SOC_OVERRIDE … #define VLV_OVERRIDE_EN … #define VLV_SOC_TDP_EN … #define VLV_BIAS_CPU_125_SOC_875 … #define CHV_BIAS_CPU_50_SOC_50 … /* vlv2 north clock has */ #define CCK_FUSE_REG … #define CCK_FUSE_HPLL_FREQ_MASK … #define CCK_REG_DSI_PLL_FUSE … #define CCK_REG_DSI_PLL_CONTROL … #define DSI_PLL_VCO_EN … #define DSI_PLL_LDO_GATE … #define DSI_PLL_P1_POST_DIV_SHIFT … #define DSI_PLL_P1_POST_DIV_MASK … #define DSI_PLL_P2_MUX_DSI0_DIV2 … #define DSI_PLL_P3_MUX_DSI1_DIV2 … #define DSI_PLL_MUX_MASK … #define DSI_PLL_MUX_DSI0_DSIPLL … #define DSI_PLL_MUX_DSI0_CCK … #define DSI_PLL_MUX_DSI1_DSIPLL … #define DSI_PLL_MUX_DSI1_CCK … #define DSI_PLL_CLK_GATE_MASK … #define DSI_PLL_CLK_GATE_DSI0_DSIPLL … #define DSI_PLL_CLK_GATE_DSI1_DSIPLL … #define DSI_PLL_CLK_GATE_DSI0_CCK … #define DSI_PLL_CLK_GATE_DSI1_CCK … #define DSI_PLL_LOCK … #define CCK_REG_DSI_PLL_DIVIDER … #define DSI_PLL_LFSR … #define DSI_PLL_FRACTION_EN … #define DSI_PLL_FRAC_COUNTER_SHIFT … #define DSI_PLL_FRAC_COUNTER_MASK … #define DSI_PLL_USYNC_CNT_SHIFT … #define DSI_PLL_USYNC_CNT_MASK … #define DSI_PLL_N1_DIV_SHIFT … #define DSI_PLL_N1_DIV_MASK … #define DSI_PLL_M1_DIV_SHIFT … #define DSI_PLL_M1_DIV_MASK … #define CCK_CZ_CLOCK_CONTROL … #define CCK_GPLL_CLOCK_CONTROL … #define CCK_DISPLAY_CLOCK_CONTROL … #define CCK_DISPLAY_REF_CLOCK_CONTROL … #define CCK_TRUNK_FORCE_ON … #define CCK_TRUNK_FORCE_OFF … #define CCK_FREQUENCY_STATUS … #define CCK_FREQUENCY_STATUS_SHIFT … #define CCK_FREQUENCY_VALUES … #endif /* _VLV_SIDEBAND_REG_H_ */
Codebase Browser
linux