/* SPDX-License-Identifier: MIT */ /* * Copyright © 2022 Intel Corporation */ #ifndef __INTEL_COMBO_PHY_REGS__ #define __INTEL_COMBO_PHY_REGS__ #include "i915_reg_defs.h" #define _ICL_COMBOPHY_A … #define _ICL_COMBOPHY_B … #define _EHL_COMBOPHY_C … #define _RKL_COMBOPHY_D … #define _ADL_COMBOPHY_E … #define _ICL_COMBOPHY(phy) … /* ICL Port CL_DW registers */ #define _ICL_PORT_CL_DW(dw, phy) … #define ICL_PORT_CL_DW5(phy) … #define CL_POWER_DOWN_ENABLE … #define SUS_CLOCK_CONFIG … #define ICL_PORT_CL_DW10(phy) … #define PG_SEQ_DELAY_OVERRIDE_MASK … #define PG_SEQ_DELAY_OVERRIDE_ENABLE … #define PWR_DOWN_LN_MASK … #define PWR_UP_ALL_LANES … #define PWR_DOWN_LN_3_2_1 … #define PWR_DOWN_LN_3_2 … #define PWR_DOWN_LN_3 … #define PWR_DOWN_LN_2_1_0 … #define PWR_DOWN_LN_1_0 … #define PWR_DOWN_LN_3_1 … #define PWR_DOWN_LN_3_1_0 … #define EDP4K2K_MODE_OVRD_EN … #define EDP4K2K_MODE_OVRD_OPTIMIZED … #define ICL_PORT_CL_DW12(phy) … #define ICL_LANE_ENABLE_AUX … /* ICL Port COMP_DW registers */ #define _ICL_PORT_COMP … #define _ICL_PORT_COMP_DW(dw, phy) … #define ICL_PORT_COMP_DW0(phy) … #define COMP_INIT … #define ICL_PORT_COMP_DW1(phy) … #define ICL_PORT_COMP_DW3(phy) … #define PROCESS_INFO_MASK … #define PROCESS_INFO_DOT_0 … #define PROCESS_INFO_DOT_1 … #define PROCESS_INFO_DOT_4 … #define VOLTAGE_INFO_MASK … #define VOLTAGE_INFO_0_85V … #define VOLTAGE_INFO_0_95V … #define VOLTAGE_INFO_1_05V … #define ICL_PORT_COMP_DW8(phy) … #define IREFGEN … #define ICL_PORT_COMP_DW9(phy) … #define ICL_PORT_COMP_DW10(phy) … /* ICL Port PCS registers */ #define _ICL_PORT_PCS_AUX … #define _ICL_PORT_PCS_GRP … #define _ICL_PORT_PCS_LN(ln) … #define _ICL_PORT_PCS_DW_AUX(dw, phy) … #define _ICL_PORT_PCS_DW_GRP(dw, phy) … #define _ICL_PORT_PCS_DW_LN(dw, ln, phy) … #define ICL_PORT_PCS_DW1_AUX(phy) … #define ICL_PORT_PCS_DW1_GRP(phy) … #define ICL_PORT_PCS_DW1_LN(ln, phy) … #define DCC_MODE_SELECT_MASK … #define RUN_DCC_ONCE … #define COMMON_KEEPER_EN … #define LATENCY_OPTIM_MASK … #define LATENCY_OPTIM_VAL(x) … /* ICL Port TX registers */ #define _ICL_PORT_TX_AUX … #define _ICL_PORT_TX_GRP … #define _ICL_PORT_TX_LN(ln) … #define _ICL_PORT_TX_DW_AUX(dw, phy) … #define _ICL_PORT_TX_DW_GRP(dw, phy) … #define _ICL_PORT_TX_DW_LN(dw, ln, phy) … #define ICL_PORT_TX_DW2_AUX(phy) … #define ICL_PORT_TX_DW2_GRP(phy) … #define ICL_PORT_TX_DW2_LN(ln, phy) … #define SWING_SEL_UPPER_MASK … #define SWING_SEL_UPPER(x) … #define SWING_SEL_LOWER_MASK … #define SWING_SEL_LOWER(x) … #define FRC_LATENCY_OPTIM_MASK … #define FRC_LATENCY_OPTIM_VAL(x) … #define RCOMP_SCALAR_MASK … #define RCOMP_SCALAR(x) … #define ICL_PORT_TX_DW4_AUX(phy) … #define ICL_PORT_TX_DW4_GRP(phy) … #define ICL_PORT_TX_DW4_LN(ln, phy) … #define LOADGEN_SELECT … #define POST_CURSOR_1_MASK … #define POST_CURSOR_1(x) … #define POST_CURSOR_2_MASK … #define POST_CURSOR_2(x) … #define CURSOR_COEFF_MASK … #define CURSOR_COEFF(x) … #define ICL_PORT_TX_DW5_AUX(phy) … #define ICL_PORT_TX_DW5_GRP(phy) … #define ICL_PORT_TX_DW5_LN(ln, phy) … #define TX_TRAINING_EN … #define TAP2_DISABLE … #define TAP3_DISABLE … #define SCALING_MODE_SEL_MASK … #define SCALING_MODE_SEL(x) … #define RTERM_SELECT_MASK … #define RTERM_SELECT(x) … #define ICL_PORT_TX_DW6_AUX(phy) … #define ICL_PORT_TX_DW6_GRP(phy) … #define ICL_PORT_TX_DW6_LN(ln, phy) … #define O_FUNC_OVRD_EN … #define O_LDO_REF_SEL_CRI … #define O_LDO_BYPASS_CRI … #define ICL_PORT_TX_DW7_AUX(phy) … #define ICL_PORT_TX_DW7_GRP(phy) … #define ICL_PORT_TX_DW7_LN(ln, phy) … #define N_SCALAR_MASK … #define N_SCALAR(x) … #define ICL_PORT_TX_DW8_AUX(phy) … #define ICL_PORT_TX_DW8_GRP(phy) … #define ICL_PORT_TX_DW8_LN(ln, phy) … #define ICL_PORT_TX_DW8_ODCC_CLK_SEL … #define ICL_PORT_TX_DW8_ODCC_CLK_DIV_SEL_MASK … #define ICL_PORT_TX_DW8_ODCC_CLK_DIV_SEL_DIV2 … #define _ICL_DPHY_CHKN_REG … #define ICL_DPHY_CHKN(port) … #define ICL_DPHY_CHKN_AFE_OVER_PPI_STRAP … #endif /* __INTEL_COMBO_PHY_REGS__ */
Codebase Browser
linux