/* SPDX-License-Identifier: MIT */ /* * Copyright © 2023 Intel Corporation */ #ifndef __INTEL_DSB_REGS_H__ #define __INTEL_DSB_REGS_H__ #include "intel_display_reg_defs.h" /* This register controls the Display State Buffer (DSB) engines. */ #define _DSBSL_INSTANCE_BASE … #define DSBSL_INSTANCE(pipe, id) … #define DSB_HEAD(pipe, id) … #define DSB_TAIL(pipe, id) … #define DSB_CTRL(pipe, id) … #define DSB_ENABLE … #define DSB_BUF_REITERATE … #define DSB_WAIT_FOR_VBLANK … #define DSB_WAIT_FOR_LINE_IN … #define DSB_HALT … #define DSB_NON_POSTED … #define DSB_STATUS_BUSY … #define DSB_MMIOCTRL(pipe, id) … #define DSB_MMIO_DEAD_CLOCKS_ENABLE … #define DSB_MMIO_DEAD_CLOCKS_COUNT_MASK … #define DSB_MMIO_DEAD_CLOCKS_COUNT(x) … #define DSB_MMIO_CYCLES_MASK … #define DSB_MMIO_CYCLES(x) … #define DSB_POLLFUNC(pipe, id) … #define DSB_POLL_ENABLE … #define DSB_POLL_WAIT_MASK … #define DSB_POLL_WAIT(x) … #define DSB_POLL_COUNT_MASK … #define DSB_POLL_COUNT(x) … #define DSB_DEBUG(pipe, id) … #define DSB_POLLMASK(pipe, id) … #define DSB_STATUS(pipe, id) … #define DSB_HP_IDLE_STATUS … #define DSB_DEWAKE_STATUS … #define DSB_REQARB_SM_STATE_MASK … #define DSB_SAFE_WINDOW_LIVE … #define DSB_VTDFAULT_ARB_SM_STATE_MASK … #define DSB_TLBTRANS_SM_STATE_MASK … #define DSB_SAFE_WINDOW … #define DSB_POINTERS_SM_STATE_MASK … #define DSB_BUSY_DURING_DELAYED_VBLANK … #define DSB_MMIO_ARB_SM_STATE_MASK … #define DSB_MMIO_INST_SM_STATE_MASK … #define DSB_RESET_SM_STATE_MASK … #define DSB_RUN_SM_STATE_MASK … #define DSB_INTERRUPT(pipe, id) … #define DSB_ATS_FAULT_INT_EN … #define DSB_GTT_FAULT_INT_EN … #define DSB_RSPTIMEOUT_INT_EN … #define DSB_POLL_ERR_INT_EN … #define DSB_PROG_INT_EN … #define DSB_ATS_FAULT_INT_STATUS … #define DSB_GTT_FAULT_INT_STATUS … #define DSB_RSPTIMEOUT_INT_STATUS … #define DSB_POLL_ERR_INT_STATUS … #define DSB_PROG_INT_STATUS … #define DSB_CURRENT_HEAD(pipe, id) … #define DSB_RM_TIMEOUT(pipe, id) … #define DSB_RM_CLAIM_TIMEOUT … #define DSB_RM_READY_TIMEOUT … #define DSB_RM_CLAIM_TIMEOUT_COUNT_MASK … #define DSB_RM_CLAIM_TIMEOUT_COUNT(x) … #define DSB_RM_READY_TIMEOUT_VALUE_MASK … #define DSB_RM_READY_TIMEOUT_VALUE(x) … #define DSB_RMTIMEOUTREG_CAPTURE(pipe, id) … #define DSB_PMCTRL(pipe, id) … #define DSB_ENABLE_DEWAKE … #define DSB_SCANLINE_FOR_DEWAKE_MASK … #define DSB_SCANLINE_FOR_DEWAKE(x) … #define DSB_PMCTRL_2(pipe, id) … #define DSB_MMIOGEN_DEWAKE_DIS … #define DSB_FORCE_DEWAKE … #define DSB_BLOCK_DEWAKE_EXTENSION … #define DSB_OVERRIDE_DC5_DC6_OK … #define DSB_PF_LN_LOWER(pipe, id) … #define DSB_PF_LN_UPPER(pipe, id) … #define DSB_BUFRPT_CNT(pipe, id) … #define DSB_CHICKEN(pipe, id) … #define DSB_FORCE_DMA_SYNC_RESET … #define DSB_FORCE_VTD_ENGIE_RESET … #define DSB_DISABLE_IPC_DEMOTE … #define DSB_SKIP_WAITS_EN … #define DSB_EXTEND_HP_IDLE … #define DSB_CTRL_WAIT_SAFE_WINDOW … #define DSB_CTRL_NO_WAIT_VBLANK … #define DSB_INST_WAIT_SAFE_WINDOW … #define DSB_INST_NO_WAIT_VBLANK … #define DSB_MMIOGEN_DEWAKE_DIS_CHICKEN … #define DSB_DISABLE_MMIO_COUNT_FOR_INDEXED … #endif /* __INTEL_DSB_REGS_H__ */
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