linux/drivers/gpu/drm/xe/regs/xe_regs.h

/* SPDX-License-Identifier: MIT */
/*
 * Copyright © 2023 Intel Corporation
 */
#ifndef _XE_REGS_H_
#define _XE_REGS_H_

#include "regs/xe_reg_defs.h"

#define TIMESTAMP_OVERRIDE …
#define TIMESTAMP_OVERRIDE_US_COUNTER_DENOMINATOR_MASK …
#define TIMESTAMP_OVERRIDE_US_COUNTER_DIVIDER_MASK …

#define PCU_IRQ_OFFSET …
#define GU_MISC_IRQ_OFFSET …
#define GU_MISC_GSE …

#define GU_CNTL_PROTECTED …
#define DRIVERINT_FLR_DIS …

#define GU_CNTL …
#define LMEM_INIT …
#define DRIVERFLR …

#define XEHP_CLOCK_GATE_DIS …
#define SGSI_SIDECLK_DIS …

#define GU_DEBUG …
#define DRIVERFLR_STATUS …

#define VIRTUAL_CTRL_REG …
#define GUEST_GTT_UPDATE_EN …

#define XEHP_MTCFG_ADDR …
#define TILE_COUNT …

#define GGC …
#define GMS_MASK …
#define GGMS_MASK …

#define DSMBASE …
#define BDSM_MASK …

#define GSMBASE …

#define STOLEN_RESERVED …
#define WOPCM_SIZE_MASK …

#define MTL_RP_STATE_CAP …

#define MTL_GT_RPE_FREQUENCY …

#define MTL_MEDIAP_STATE_CAP …
#define MTL_RPN_CAP_MASK …
#define MTL_RP0_CAP_MASK …

#define MTL_MPE_FREQUENCY …
#define MTL_RPE_MASK …

#define DG1_MSTR_TILE_INTR …
#define DG1_MSTR_IRQ …
#define DG1_MSTR_TILE(t) …

#define GFX_MSTR_IRQ …
#define MASTER_IRQ …
#define GU_MISC_IRQ …
#define DISPLAY_IRQ …
#define GT_DW_IRQ(x) …

#define VF_CAP_REG …
#define VF_CAP …

#define PVC_RP_STATE_CAP …

#endif