/* SPDX-License-Identifier: GPL-2.0 */ /* Copyright(c) 1999 - 2018 Intel Corporation. */ #ifndef _IXGBE_TYPE_H_ #define _IXGBE_TYPE_H_ #include <linux/types.h> #include <linux/mdio.h> #include <linux/netdevice.h> /* Device IDs */ #define IXGBE_DEV_ID_82598 … #define IXGBE_DEV_ID_82598_BX … #define IXGBE_DEV_ID_82598AF_DUAL_PORT … #define IXGBE_DEV_ID_82598AF_SINGLE_PORT … #define IXGBE_DEV_ID_82598EB_SFP_LOM … #define IXGBE_DEV_ID_82598AT … #define IXGBE_DEV_ID_82598AT2 … #define IXGBE_DEV_ID_82598EB_CX4 … #define IXGBE_DEV_ID_82598_CX4_DUAL_PORT … #define IXGBE_DEV_ID_82598_DA_DUAL_PORT … #define IXGBE_DEV_ID_82598_SR_DUAL_PORT_EM … #define IXGBE_DEV_ID_82598EB_XF_LR … #define IXGBE_DEV_ID_82599_KX4 … #define IXGBE_DEV_ID_82599_KX4_MEZZ … #define IXGBE_DEV_ID_82599_KR … #define IXGBE_DEV_ID_82599_T3_LOM … #define IXGBE_DEV_ID_82599_CX4 … #define IXGBE_DEV_ID_82599_SFP … #define IXGBE_DEV_ID_82599_BACKPLANE_FCOE … #define IXGBE_DEV_ID_82599_SFP_FCOE … #define IXGBE_SUBDEV_ID_82599_SFP … #define IXGBE_SUBDEV_ID_82599_SFP_WOL0 … #define IXGBE_SUBDEV_ID_82599_RNDC … #define IXGBE_SUBDEV_ID_82599_560FLR … #define IXGBE_SUBDEV_ID_82599_SP_560FLR … #define IXGBE_SUBDEV_ID_82599_LOM_SNAP6 … #define IXGBE_SUBDEV_ID_82599_SFP_1OCP … #define IXGBE_SUBDEV_ID_82599_SFP_2OCP … #define IXGBE_SUBDEV_ID_82599_SFP_LOM_OEM1 … #define IXGBE_SUBDEV_ID_82599_SFP_LOM_OEM2 … #define IXGBE_SUBDEV_ID_82599_ECNA_DP … #define IXGBE_DEV_ID_82599_SFP_EM … #define IXGBE_DEV_ID_82599_SFP_SF2 … #define IXGBE_DEV_ID_82599EN_SFP … #define IXGBE_SUBDEV_ID_82599EN_SFP_OCP1 … #define IXGBE_DEV_ID_82599_XAUI_LOM … #define IXGBE_DEV_ID_82599_COMBO_BACKPLANE … #define IXGBE_SUBDEV_ID_82599_KX4_KR_MEZZ … #define IXGBE_DEV_ID_82599_LS … #define IXGBE_DEV_ID_X540T … #define IXGBE_DEV_ID_82599_SFP_SF_QP … #define IXGBE_DEV_ID_82599_QSFP_SF_QP … #define IXGBE_DEV_ID_X540T1 … #define IXGBE_DEV_ID_X550T … #define IXGBE_DEV_ID_X550T1 … #define IXGBE_DEV_ID_X550EM_X_KX4 … #define IXGBE_DEV_ID_X550EM_X_KR … #define IXGBE_DEV_ID_X550EM_X_SFP … #define IXGBE_DEV_ID_X550EM_X_10G_T … #define IXGBE_DEV_ID_X550EM_X_1G_T … #define IXGBE_DEV_ID_X550EM_X_XFI … #define IXGBE_DEV_ID_X550EM_A_KR … #define IXGBE_DEV_ID_X550EM_A_KR_L … #define IXGBE_DEV_ID_X550EM_A_SFP_N … #define IXGBE_DEV_ID_X550EM_A_SGMII … #define IXGBE_DEV_ID_X550EM_A_SGMII_L … #define IXGBE_DEV_ID_X550EM_A_10G_T … #define IXGBE_DEV_ID_X550EM_A_SFP … #define IXGBE_DEV_ID_X550EM_A_1G_T … #define IXGBE_DEV_ID_X550EM_A_1G_T_L … /* VF Device IDs */ #define IXGBE_DEV_ID_82599_VF … #define IXGBE_DEV_ID_X540_VF … #define IXGBE_DEV_ID_X550_VF … #define IXGBE_DEV_ID_X550EM_X_VF … #define IXGBE_DEV_ID_X550EM_A_VF … #define IXGBE_CAT(r, m) … #define IXGBE_BY_MAC(_hw, r) … /* General Registers */ #define IXGBE_CTRL … #define IXGBE_STATUS … #define IXGBE_CTRL_EXT … #define IXGBE_ESDP … #define IXGBE_EODSDP … #define IXGBE_I2CCTL_8259X … #define IXGBE_I2CCTL_X540 … #define IXGBE_I2CCTL_X550 … #define IXGBE_I2CCTL_X550EM_x … #define IXGBE_I2CCTL_X550EM_a … #define IXGBE_I2CCTL(_hw) … #define IXGBE_LEDCTL … #define IXGBE_FRTIMER … #define IXGBE_TCPTIMER … #define IXGBE_CORESPARE … #define IXGBE_EXVET … /* NVM Registers */ #define IXGBE_EEC_8259X … #define IXGBE_EEC_X540 … #define IXGBE_EEC_X550 … #define IXGBE_EEC_X550EM_x … #define IXGBE_EEC_X550EM_a … #define IXGBE_EEC(_hw) … #define IXGBE_EERD … #define IXGBE_EEWR … #define IXGBE_FLA_8259X … #define IXGBE_FLA_X540 … #define IXGBE_FLA_X550 … #define IXGBE_FLA_X550EM_x … #define IXGBE_FLA_X550EM_a … #define IXGBE_FLA(_hw) … #define IXGBE_EEMNGCTL … #define IXGBE_EEMNGDATA … #define IXGBE_FLMNGCTL … #define IXGBE_FLMNGDATA … #define IXGBE_FLMNGCNT … #define IXGBE_FLOP … #define IXGBE_GRC_8259X … #define IXGBE_GRC_X540 … #define IXGBE_GRC_X550 … #define IXGBE_GRC_X550EM_x … #define IXGBE_GRC_X550EM_a … #define IXGBE_GRC(_hw) … /* General Receive Control */ #define IXGBE_GRC_MNG … #define IXGBE_GRC_APME … #define IXGBE_VPDDIAG0 … #define IXGBE_VPDDIAG1 … /* I2CCTL Bit Masks */ #define IXGBE_I2C_CLK_IN_8259X … #define IXGBE_I2C_CLK_IN_X540 … #define IXGBE_I2C_CLK_IN_X550 … #define IXGBE_I2C_CLK_IN_X550EM_x … #define IXGBE_I2C_CLK_IN_X550EM_a … #define IXGBE_I2C_CLK_IN(_hw) … #define IXGBE_I2C_CLK_OUT_8259X … #define IXGBE_I2C_CLK_OUT_X540 … #define IXGBE_I2C_CLK_OUT_X550 … #define IXGBE_I2C_CLK_OUT_X550EM_x … #define IXGBE_I2C_CLK_OUT_X550EM_a … #define IXGBE_I2C_CLK_OUT(_hw) … #define IXGBE_I2C_DATA_IN_8259X … #define IXGBE_I2C_DATA_IN_X540 … #define IXGBE_I2C_DATA_IN_X550 … #define IXGBE_I2C_DATA_IN_X550EM_x … #define IXGBE_I2C_DATA_IN_X550EM_a … #define IXGBE_I2C_DATA_IN(_hw) … #define IXGBE_I2C_DATA_OUT_8259X … #define IXGBE_I2C_DATA_OUT_X540 … #define IXGBE_I2C_DATA_OUT_X550 … #define IXGBE_I2C_DATA_OUT_X550EM_x … #define IXGBE_I2C_DATA_OUT_X550EM_a … #define IXGBE_I2C_DATA_OUT(_hw) … #define IXGBE_I2C_DATA_OE_N_EN_8259X … #define IXGBE_I2C_DATA_OE_N_EN_X540 … #define IXGBE_I2C_DATA_OE_N_EN_X550 … #define IXGBE_I2C_DATA_OE_N_EN_X550EM_x … #define IXGBE_I2C_DATA_OE_N_EN_X550EM_a … #define IXGBE_I2C_DATA_OE_N_EN(_hw) … #define IXGBE_I2C_BB_EN_8259X … #define IXGBE_I2C_BB_EN_X540 … #define IXGBE_I2C_BB_EN_X550 … #define IXGBE_I2C_BB_EN_X550EM_x … #define IXGBE_I2C_BB_EN_X550EM_a … #define IXGBE_I2C_BB_EN(_hw) … #define IXGBE_I2C_CLK_OE_N_EN_8259X … #define IXGBE_I2C_CLK_OE_N_EN_X540 … #define IXGBE_I2C_CLK_OE_N_EN_X550 … #define IXGBE_I2C_CLK_OE_N_EN_X550EM_x … #define IXGBE_I2C_CLK_OE_N_EN_X550EM_a … #define IXGBE_I2C_CLK_OE_N_EN(_hw) … #define IXGBE_I2C_CLOCK_STRETCHING_TIMEOUT … #define IXGBE_I2C_THERMAL_SENSOR_ADDR … #define IXGBE_EMC_INTERNAL_DATA … #define IXGBE_EMC_INTERNAL_THERM_LIMIT … #define IXGBE_EMC_DIODE1_DATA … #define IXGBE_EMC_DIODE1_THERM_LIMIT … #define IXGBE_EMC_DIODE2_DATA … #define IXGBE_EMC_DIODE2_THERM_LIMIT … #define IXGBE_MAX_SENSORS … struct ixgbe_thermal_diode_data { … }; struct ixgbe_thermal_sensor_data { … }; #define NVM_OROM_OFFSET … #define NVM_OROM_BLK_LOW … #define NVM_OROM_BLK_HI … #define NVM_OROM_PATCH_MASK … #define NVM_OROM_SHIFT … #define NVM_VER_MASK … #define NVM_VER_SHIFT … #define NVM_OEM_PROD_VER_PTR … #define NVM_OEM_PROD_VER_CAP_OFF … #define NVM_OEM_PROD_VER_OFF_L … #define NVM_OEM_PROD_VER_OFF_H … #define NVM_OEM_PROD_VER_CAP_MASK … #define NVM_OEM_PROD_VER_MOD_LEN … #define NVM_ETK_OFF_LOW … #define NVM_ETK_OFF_HI … #define NVM_ETK_SHIFT … #define NVM_VER_INVALID … #define NVM_ETK_VALID … #define NVM_INVALID_PTR … #define NVM_VER_SIZE … struct ixgbe_nvm_version { … }; /* Interrupt Registers */ #define IXGBE_EICR … #define IXGBE_EICS … #define IXGBE_EIMS … #define IXGBE_EIMC … #define IXGBE_EIAC … #define IXGBE_EIAM … #define IXGBE_EICS_EX(_i) … #define IXGBE_EIMS_EX(_i) … #define IXGBE_EIMC_EX(_i) … #define IXGBE_EIAM_EX(_i) … /* * 82598 EITR is 16 bits but set the limits based on the max * supported by all ixgbe hardware. 82599 EITR is only 12 bits, * with the lower 3 always zero. */ #define IXGBE_MAX_INT_RATE … #define IXGBE_MIN_INT_RATE … #define IXGBE_MAX_EITR … #define IXGBE_MIN_EITR … #define IXGBE_EITR(_i) … #define IXGBE_EITR_ITR_INT_MASK … #define IXGBE_EITR_LLI_MOD … #define IXGBE_EITR_CNT_WDIS … #define IXGBE_IVAR(_i) … #define IXGBE_IVAR_MISC … #define IXGBE_EITRSEL … #define IXGBE_MSIXT … #define IXGBE_MSIXPBA … #define IXGBE_PBACL(_i) … #define IXGBE_GPIE … /* Flow Control Registers */ #define IXGBE_FCADBUL … #define IXGBE_FCADBUH … #define IXGBE_FCAMACL … #define IXGBE_FCAMACH … #define IXGBE_FCRTH_82599(_i) … #define IXGBE_FCRTL_82599(_i) … #define IXGBE_PFCTOP … #define IXGBE_FCTTV(_i) … #define IXGBE_FCRTL(_i) … #define IXGBE_FCRTH(_i) … #define IXGBE_FCRTV … #define IXGBE_FCCFG … #define IXGBE_TFCS … /* Receive DMA Registers */ #define IXGBE_RDBAL(_i) … #define IXGBE_RDBAH(_i) … #define IXGBE_RDLEN(_i) … #define IXGBE_RDH(_i) … #define IXGBE_RDT(_i) … #define IXGBE_RXDCTL(_i) … #define IXGBE_RSCCTL(_i) … #define IXGBE_RSCDBU … #define IXGBE_RDDCC … #define IXGBE_RXMEMWRAP … #define IXGBE_STARCTRL … /* * Split and Replication Receive Control Registers * 00-15 : 0x02100 + n*4 * 16-64 : 0x01014 + n*0x40 * 64-127: 0x0D014 + (n-64)*0x40 */ #define IXGBE_SRRCTL(_i) … /* * Rx DCA Control Register: * 00-15 : 0x02200 + n*4 * 16-64 : 0x0100C + n*0x40 * 64-127: 0x0D00C + (n-64)*0x40 */ #define IXGBE_DCA_RXCTRL(_i) … #define IXGBE_RDRXCTL … #define IXGBE_RXPBSIZE(_i) … /* 8 of these 0x03C00 - 0x03C1C */ #define IXGBE_RXCTRL … #define IXGBE_DROPEN … #define IXGBE_RXPBSIZE_SHIFT … /* Receive Registers */ #define IXGBE_RXCSUM … #define IXGBE_RFCTL … #define IXGBE_DRECCCTL … #define IXGBE_DRECCCTL_DISABLE … /* Multicast Table Array - 128 entries */ #define IXGBE_MTA(_i) … #define IXGBE_RAL(_i) … #define IXGBE_RAH(_i) … #define IXGBE_MPSAR_LO(_i) … #define IXGBE_MPSAR_HI(_i) … /* Packet split receive type */ #define IXGBE_PSRTYPE(_i) … /* array of 4096 1-bit vlan filters */ #define IXGBE_VFTA(_i) … /*array of 4096 4-bit vlan vmdq indices */ #define IXGBE_VFTAVIND(_j, _i) … #define IXGBE_FCTRL … #define IXGBE_VLNCTRL … #define IXGBE_MCSTCTRL … #define IXGBE_MRQC … #define IXGBE_SAQF(_i) … #define IXGBE_DAQF(_i) … #define IXGBE_SDPQF(_i) … #define IXGBE_FTQF(_i) … #define IXGBE_ETQF(_i) … #define IXGBE_ETQS(_i) … #define IXGBE_SYNQF … #define IXGBE_RQTC … #define IXGBE_MTQC … #define IXGBE_VLVF(_i) … #define IXGBE_VLVFB(_i) … #define IXGBE_VMVIR(_i) … #define IXGBE_PFFLPL … #define IXGBE_PFFLPH … #define IXGBE_VT_CTL … #define IXGBE_PFMAILBOX(_i) … #define IXGBE_PFMBMEM(_i) … #define IXGBE_PFMBICR(_i) … #define IXGBE_PFMBIMR(_i) … #define IXGBE_VFRE(_i) … #define IXGBE_VFTE(_i) … #define IXGBE_VMECM(_i) … #define IXGBE_QDE … #define IXGBE_VMTXSW(_i) … #define IXGBE_VMOLR(_i) … #define IXGBE_UTA(_i) … #define IXGBE_MRCTL(_i) … #define IXGBE_VMRVLAN(_i) … #define IXGBE_VMRVM(_i) … #define IXGBE_WQBR_RX(_i) … #define IXGBE_WQBR_TX(_i) … #define IXGBE_L34T_IMIR(_i) … #define IXGBE_RXFECCERR0 … #define IXGBE_LLITHRESH … #define IXGBE_IMIR(_i) … #define IXGBE_IMIREXT(_i) … #define IXGBE_IMIRVP … #define IXGBE_VMD_CTL … #define IXGBE_RETA(_i) … #define IXGBE_ERETA(_i) … #define IXGBE_RSSRK(_i) … /* Registers for setting up RSS on X550 with SRIOV * _p - pool number (0..63) * _i - index (0..10 for PFVFRSSRK, 0..15 for PFVFRETA) */ #define IXGBE_PFVFMRQC(_p) … #define IXGBE_PFVFRSSRK(_i, _p) … #define IXGBE_PFVFRETA(_i, _p) … /* Flow Director registers */ #define IXGBE_FDIRCTRL … #define IXGBE_FDIRHKEY … #define IXGBE_FDIRSKEY … #define IXGBE_FDIRDIP4M … #define IXGBE_FDIRSIP4M … #define IXGBE_FDIRTCPM … #define IXGBE_FDIRUDPM … #define IXGBE_FDIRSCTPM … #define IXGBE_FDIRIP6M … #define IXGBE_FDIRM … /* Flow Director Stats registers */ #define IXGBE_FDIRFREE … #define IXGBE_FDIRLEN … #define IXGBE_FDIRUSTAT … #define IXGBE_FDIRFSTAT … #define IXGBE_FDIRMATCH … #define IXGBE_FDIRMISS … /* Flow Director Programming registers */ #define IXGBE_FDIRSIPv6(_i) … #define IXGBE_FDIRIPSA … #define IXGBE_FDIRIPDA … #define IXGBE_FDIRPORT … #define IXGBE_FDIRVLAN … #define IXGBE_FDIRHASH … #define IXGBE_FDIRCMD … /* Transmit DMA registers */ #define IXGBE_TDBAL(_i) … #define IXGBE_TDBAH(_i) … #define IXGBE_TDLEN(_i) … #define IXGBE_TDH(_i) … #define IXGBE_TDT(_i) … #define IXGBE_TXDCTL(_i) … #define IXGBE_TDWBAL(_i) … #define IXGBE_TDWBAH(_i) … #define IXGBE_DTXCTL … #define IXGBE_DMATXCTL … #define IXGBE_PFVFSPOOF(_i) … #define IXGBE_PFDTXGSWC … #define IXGBE_DTXMXSZRQ … #define IXGBE_DTXTCPFLGL … #define IXGBE_DTXTCPFLGH … #define IXGBE_LBDRPEN … #define IXGBE_TXPBTHRESH(_i) … #define IXGBE_DMATXCTL_TE … #define IXGBE_DMATXCTL_NS … #define IXGBE_DMATXCTL_GDV … #define IXGBE_DMATXCTL_MDP_EN … #define IXGBE_DMATXCTL_MBINTEN … #define IXGBE_DMATXCTL_VT_SHIFT … #define IXGBE_PFDTXGSWC_VT_LBEN … /* Anti-spoofing defines */ #define IXGBE_SPOOF_MACAS_MASK … #define IXGBE_SPOOF_VLANAS_MASK … #define IXGBE_SPOOF_VLANAS_SHIFT … #define IXGBE_SPOOF_ETHERTYPEAS … #define IXGBE_SPOOF_ETHERTYPEAS_SHIFT … #define IXGBE_PFVFSPOOF_REG_COUNT … #define IXGBE_DCA_TXCTRL(_i) … /* Tx DCA Control register : 128 of these (0-127) */ #define IXGBE_DCA_TXCTRL_82599(_i) … #define IXGBE_TIPG … #define IXGBE_TXPBSIZE(_i) … #define IXGBE_MNGTXMAP … #define IXGBE_TIPG_FIBER_DEFAULT … #define IXGBE_TXPBSIZE_SHIFT … /* Wake up registers */ #define IXGBE_WUC … #define IXGBE_WUFC … #define IXGBE_WUS … #define IXGBE_IPAV … #define IXGBE_IP4AT … #define IXGBE_IP6AT … #define IXGBE_WUPL … #define IXGBE_WUPM … #define IXGBE_VXLANCTRL … #define IXGBE_FHFT(_n) … #define IXGBE_FHFT_EXT(_n) … /* masks for accessing VXLAN and GENEVE UDP ports */ #define IXGBE_VXLANCTRL_VXLAN_UDPPORT_MASK … #define IXGBE_VXLANCTRL_GENEVE_UDPPORT_MASK … #define IXGBE_VXLANCTRL_ALL_UDPPORT_MASK … #define IXGBE_VXLANCTRL_GENEVE_UDPPORT_SHIFT … #define IXGBE_FLEXIBLE_FILTER_COUNT_MAX … #define IXGBE_EXT_FLEXIBLE_FILTER_COUNT_MAX … /* Each Flexible Filter is at most 128 (0x80) bytes in length */ #define IXGBE_FLEXIBLE_FILTER_SIZE_MAX … #define IXGBE_FHFT_LENGTH_OFFSET … #define IXGBE_FHFT_LENGTH_MASK … /* Definitions for power management and wakeup registers */ /* Wake Up Control */ #define IXGBE_WUC_PME_EN … #define IXGBE_WUC_PME_STATUS … #define IXGBE_WUC_WKEN … /* Wake Up Filter Control */ #define IXGBE_WUFC_LNKC … #define IXGBE_WUFC_MAG … #define IXGBE_WUFC_EX … #define IXGBE_WUFC_MC … #define IXGBE_WUFC_BC … #define IXGBE_WUFC_ARP … #define IXGBE_WUFC_IPV4 … #define IXGBE_WUFC_IPV6 … #define IXGBE_WUFC_MNG … #define IXGBE_WUFC_IGNORE_TCO … #define IXGBE_WUFC_FLX0 … #define IXGBE_WUFC_FLX1 … #define IXGBE_WUFC_FLX2 … #define IXGBE_WUFC_FLX3 … #define IXGBE_WUFC_FLX4 … #define IXGBE_WUFC_FLX5 … #define IXGBE_WUFC_FLX_FILTERS … #define IXGBE_WUFC_EXT_FLX_FILTERS … #define IXGBE_WUFC_ALL_FILTERS … #define IXGBE_WUFC_FLX_OFFSET … /* Wake Up Status */ #define IXGBE_WUS_LNKC … #define IXGBE_WUS_MAG … #define IXGBE_WUS_EX … #define IXGBE_WUS_MC … #define IXGBE_WUS_BC … #define IXGBE_WUS_ARP … #define IXGBE_WUS_IPV4 … #define IXGBE_WUS_IPV6 … #define IXGBE_WUS_MNG … #define IXGBE_WUS_FLX0 … #define IXGBE_WUS_FLX1 … #define IXGBE_WUS_FLX2 … #define IXGBE_WUS_FLX3 … #define IXGBE_WUS_FLX4 … #define IXGBE_WUS_FLX5 … #define IXGBE_WUS_FLX_FILTERS … /* Wake Up Packet Length */ #define IXGBE_WUPL_LENGTH_MASK … /* DCB registers */ #define MAX_TRAFFIC_CLASS … #define X540_TRAFFIC_CLASS … #define DEF_TRAFFIC_CLASS … #define IXGBE_RMCS … #define IXGBE_DPMCS … #define IXGBE_PDPMCS … #define IXGBE_RUPPBMR … #define IXGBE_RT2CR(_i) … #define IXGBE_RT2SR(_i) … #define IXGBE_TDTQ2TCCR(_i) … #define IXGBE_TDTQ2TCSR(_i) … #define IXGBE_TDPT2TCCR(_i) … #define IXGBE_TDPT2TCSR(_i) … /* Security Control Registers */ #define IXGBE_SECTXCTRL … #define IXGBE_SECTXSTAT … #define IXGBE_SECTXBUFFAF … #define IXGBE_SECTXMINIFG … #define IXGBE_SECRXCTRL … #define IXGBE_SECRXSTAT … /* Security Bit Fields and Masks */ #define IXGBE_SECTXCTRL_SECTX_DIS … #define IXGBE_SECTXCTRL_TX_DIS … #define IXGBE_SECTXCTRL_STORE_FORWARD … #define IXGBE_SECTXSTAT_SECTX_RDY … #define IXGBE_SECTXSTAT_SECTX_OFF_DIS … #define IXGBE_SECTXSTAT_ECC_TXERR … #define IXGBE_SECRXCTRL_SECRX_DIS … #define IXGBE_SECRXCTRL_RX_DIS … #define IXGBE_SECRXSTAT_SECRX_RDY … #define IXGBE_SECRXSTAT_SECRX_OFF_DIS … #define IXGBE_SECRXSTAT_ECC_RXERR … /* LinkSec (MacSec) Registers */ #define IXGBE_LSECTXCAP … #define IXGBE_LSECRXCAP … #define IXGBE_LSECTXCTRL … #define IXGBE_LSECTXSCL … #define IXGBE_LSECTXSCH … #define IXGBE_LSECTXSA … #define IXGBE_LSECTXPN0 … #define IXGBE_LSECTXPN1 … #define IXGBE_LSECTXKEY0(_n) … #define IXGBE_LSECTXKEY1(_n) … #define IXGBE_LSECRXCTRL … #define IXGBE_LSECRXSCL … #define IXGBE_LSECRXSCH … #define IXGBE_LSECRXSA(_i) … #define IXGBE_LSECRXPN(_i) … #define IXGBE_LSECRXKEY(_n, _m) … #define IXGBE_LSECTXUT … #define IXGBE_LSECTXPKTE … #define IXGBE_LSECTXPKTP … #define IXGBE_LSECTXOCTE … #define IXGBE_LSECTXOCTP … #define IXGBE_LSECRXUT … #define IXGBE_LSECRXOCTD … #define IXGBE_LSECRXOCTV … #define IXGBE_LSECRXBAD … #define IXGBE_LSECRXNOSCI … #define IXGBE_LSECRXUNSCI … #define IXGBE_LSECRXUNCH … #define IXGBE_LSECRXDELAY … #define IXGBE_LSECRXLATE … #define IXGBE_LSECRXOK(_n) … #define IXGBE_LSECRXINV(_n) … #define IXGBE_LSECRXNV(_n) … #define IXGBE_LSECRXUNSA … #define IXGBE_LSECRXNUSA … /* LinkSec (MacSec) Bit Fields and Masks */ #define IXGBE_LSECTXCAP_SUM_MASK … #define IXGBE_LSECTXCAP_SUM_SHIFT … #define IXGBE_LSECRXCAP_SUM_MASK … #define IXGBE_LSECRXCAP_SUM_SHIFT … #define IXGBE_LSECTXCTRL_EN_MASK … #define IXGBE_LSECTXCTRL_DISABLE … #define IXGBE_LSECTXCTRL_AUTH … #define IXGBE_LSECTXCTRL_AUTH_ENCRYPT … #define IXGBE_LSECTXCTRL_AISCI … #define IXGBE_LSECTXCTRL_PNTHRSH_MASK … #define IXGBE_LSECTXCTRL_RSV_MASK … #define IXGBE_LSECRXCTRL_EN_MASK … #define IXGBE_LSECRXCTRL_EN_SHIFT … #define IXGBE_LSECRXCTRL_DISABLE … #define IXGBE_LSECRXCTRL_CHECK … #define IXGBE_LSECRXCTRL_STRICT … #define IXGBE_LSECRXCTRL_DROP … #define IXGBE_LSECRXCTRL_PLSH … #define IXGBE_LSECRXCTRL_RP … #define IXGBE_LSECRXCTRL_RSV_MASK … /* IpSec Registers */ #define IXGBE_IPSTXIDX … #define IXGBE_IPSTXSALT … #define IXGBE_IPSTXKEY(_i) … #define IXGBE_IPSRXIDX … #define IXGBE_IPSRXIPADDR(_i) … #define IXGBE_IPSRXSPI … #define IXGBE_IPSRXIPIDX … #define IXGBE_IPSRXKEY(_i) … #define IXGBE_IPSRXSALT … #define IXGBE_IPSRXMOD … #define IXGBE_SECTXCTRL_STORE_FORWARD_ENABLE … /* DCB registers */ #define IXGBE_RTRPCS … #define IXGBE_RTTDCS … #define IXGBE_RTTDCS_ARBDIS … #define IXGBE_RTTPCS … #define IXGBE_RTRUP2TC … #define IXGBE_RTTUP2TC … #define IXGBE_RTRPT4C(_i) … #define IXGBE_TXLLQ(_i) … #define IXGBE_RTRPT4S(_i) … #define IXGBE_RTTDT2C(_i) … #define IXGBE_RTTDT2S(_i) … #define IXGBE_RTTPT2C(_i) … #define IXGBE_RTTPT2S(_i) … #define IXGBE_RTTDQSEL … #define IXGBE_RTTDT1C … #define IXGBE_RTTDT1S … #define IXGBE_RTTQCNCR … #define IXGBE_RTTQCNTG … #define IXGBE_RTTBCNRD … #define IXGBE_RTTQCNRR … #define IXGBE_RTTDTECC … #define IXGBE_RTTDTECC_NO_BCN … #define IXGBE_RTTBCNRC … #define IXGBE_RTTBCNRC_RS_ENA … #define IXGBE_RTTBCNRC_RF_DEC_MASK … #define IXGBE_RTTBCNRC_RF_INT_SHIFT … #define IXGBE_RTTBCNRC_RF_INT_MASK … #define IXGBE_RTTBCNRM … #define IXGBE_RTTQCNRM … /* FCoE Direct DMA Context */ #define IXGBE_FCDDC(_i, _j) … /* FCoE DMA Context Registers */ #define IXGBE_FCPTRL … #define IXGBE_FCPTRH … #define IXGBE_FCBUFF … #define IXGBE_FCDMARW … #define IXGBE_FCINVST0 … #define IXGBE_FCINVST(_i) … #define IXGBE_FCBUFF_VALID … #define IXGBE_FCBUFF_BUFFSIZE … #define IXGBE_FCBUFF_WRCONTX … #define IXGBE_FCBUFF_BUFFCNT … #define IXGBE_FCBUFF_OFFSET … #define IXGBE_FCBUFF_BUFFSIZE_SHIFT … #define IXGBE_FCBUFF_BUFFCNT_SHIFT … #define IXGBE_FCBUFF_OFFSET_SHIFT … #define IXGBE_FCDMARW_WE … #define IXGBE_FCDMARW_RE … #define IXGBE_FCDMARW_FCOESEL … #define IXGBE_FCDMARW_LASTSIZE … #define IXGBE_FCDMARW_LASTSIZE_SHIFT … /* FCoE SOF/EOF */ #define IXGBE_TEOFF … #define IXGBE_TSOFF … #define IXGBE_REOFF … #define IXGBE_RSOFF … /* FCoE Direct Filter Context */ #define IXGBE_FCDFC(_i, _j) … #define IXGBE_FCDFCD(_i) … /* FCoE Filter Context Registers */ #define IXGBE_FCFLT … #define IXGBE_FCFLTRW … #define IXGBE_FCPARAM … #define IXGBE_FCFLT_VALID … #define IXGBE_FCFLT_FIRST … #define IXGBE_FCFLT_SEQID … #define IXGBE_FCFLT_SEQCNT … #define IXGBE_FCFLTRW_RVALDT … #define IXGBE_FCFLTRW_WE … #define IXGBE_FCFLTRW_RE … /* FCoE Receive Control */ #define IXGBE_FCRXCTRL … #define IXGBE_FCRXCTRL_FCOELLI … #define IXGBE_FCRXCTRL_SAVBAD … #define IXGBE_FCRXCTRL_FRSTRDH … #define IXGBE_FCRXCTRL_LASTSEQH … #define IXGBE_FCRXCTRL_ALLH … #define IXGBE_FCRXCTRL_FRSTSEQH … #define IXGBE_FCRXCTRL_ICRC … #define IXGBE_FCRXCTRL_FCCRCBO … #define IXGBE_FCRXCTRL_FCOEVER … #define IXGBE_FCRXCTRL_FCOEVER_SHIFT … /* FCoE Redirection */ #define IXGBE_FCRECTL … #define IXGBE_FCRETA0 … #define IXGBE_FCRETA(_i) … #define IXGBE_FCRECTL_ENA … #define IXGBE_FCRETA_SIZE … #define IXGBE_FCRETA_ENTRY_MASK … #define IXGBE_FCRETA_SIZE_X550 … /* Higher 7 bits for the queue index */ #define IXGBE_FCRETA_ENTRY_HIGH_MASK … #define IXGBE_FCRETA_ENTRY_HIGH_SHIFT … /* Stats registers */ #define IXGBE_CRCERRS … #define IXGBE_ILLERRC … #define IXGBE_ERRBC … #define IXGBE_MSPDC … #define IXGBE_MPC(_i) … #define IXGBE_MLFC … #define IXGBE_MRFC … #define IXGBE_RLEC … #define IXGBE_LXONTXC … #define IXGBE_LXONRXC … #define IXGBE_LXOFFTXC … #define IXGBE_LXOFFRXC … #define IXGBE_LXONRXCNT … #define IXGBE_LXOFFRXCNT … #define IXGBE_PXONRXCNT(_i) … #define IXGBE_PXOFFRXCNT(_i) … #define IXGBE_PXON2OFFCNT(_i) … #define IXGBE_PXONTXC(_i) … #define IXGBE_PXONRXC(_i) … #define IXGBE_PXOFFTXC(_i) … #define IXGBE_PXOFFRXC(_i) … #define IXGBE_PRC64 … #define IXGBE_PRC127 … #define IXGBE_PRC255 … #define IXGBE_PRC511 … #define IXGBE_PRC1023 … #define IXGBE_PRC1522 … #define IXGBE_GPRC … #define IXGBE_BPRC … #define IXGBE_MPRC … #define IXGBE_GPTC … #define IXGBE_GORCL … #define IXGBE_GORCH … #define IXGBE_GOTCL … #define IXGBE_GOTCH … #define IXGBE_RNBC(_i) … #define IXGBE_RUC … #define IXGBE_RFC … #define IXGBE_ROC … #define IXGBE_RJC … #define IXGBE_MNGPRC … #define IXGBE_MNGPDC … #define IXGBE_MNGPTC … #define IXGBE_TORL … #define IXGBE_TORH … #define IXGBE_TPR … #define IXGBE_TPT … #define IXGBE_PTC64 … #define IXGBE_PTC127 … #define IXGBE_PTC255 … #define IXGBE_PTC511 … #define IXGBE_PTC1023 … #define IXGBE_PTC1522 … #define IXGBE_MPTC … #define IXGBE_BPTC … #define IXGBE_XEC … #define IXGBE_SSVPC … #define IXGBE_RQSMR(_i) … #define IXGBE_TQSMR(_i) … #define IXGBE_TQSM(_i) … #define IXGBE_QPRC(_i) … #define IXGBE_QPTC(_i) … #define IXGBE_QBRC(_i) … #define IXGBE_QBTC(_i) … #define IXGBE_QBRC_L(_i) … #define IXGBE_QBRC_H(_i) … #define IXGBE_QPRDC(_i) … #define IXGBE_QBTC_L(_i) … #define IXGBE_QBTC_H(_i) … #define IXGBE_FCCRC … #define IXGBE_FCOERPDC … #define IXGBE_FCLAST … #define IXGBE_FCOEPRC … #define IXGBE_FCOEDWRC … #define IXGBE_FCOEPTC … #define IXGBE_FCOEDWTC … #define IXGBE_O2BGPTC … #define IXGBE_O2BSPC … #define IXGBE_B2OSPC … #define IXGBE_B2OGPRC … #define IXGBE_PCRC8ECL … #define IXGBE_PCRC8ECH … #define IXGBE_PCRC8ECH_MASK … #define IXGBE_LDPCECL … #define IXGBE_LDPCECH … /* MII clause 22/28 definitions */ #define IXGBE_MDIO_PHY_LOW_POWER_MODE … #define IXGBE_MDIO_XENPAK_LASI_STATUS … #define IXGBE_XENPAK_LASI_LINK_STATUS_ALARM … #define IXGBE_MDIO_AUTO_NEG_LINK_STATUS … #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_MASK … #define IXGBE_MDIO_AUTO_NEG_VEN_STAT_SPEED_MASK … #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_10M_HALF … #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_10M_FULL … #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_100M_HALF … #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_100M_FULL … #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_1GB_HALF … #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_1GB_FULL … #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_10GB_HALF … #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_10GB_FULL … #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_1GB … #define IXGBE_MDIO_AUTO_NEG_VENDOR_STATUS_10GB … #define IXGBE_MII_AUTONEG_VENDOR_PROVISION_1_REG … #define IXGBE_MII_AUTONEG_XNP_TX_REG … #define IXGBE_MII_1GBASE_T_ADVERTISE_XNP_TX … #define IXGBE_MII_1GBASE_T_ADVERTISE … #define IXGBE_MII_2_5GBASE_T_ADVERTISE … #define IXGBE_MII_5GBASE_T_ADVERTISE … #define IXGBE_MII_RESTART … #define IXGBE_MII_AUTONEG_LINK_UP … #define IXGBE_MII_AUTONEG_REG … /* Management */ #define IXGBE_MAVTV(_i) … #define IXGBE_MFUTP(_i) … #define IXGBE_MANC … #define IXGBE_MFVAL … #define IXGBE_MANC2H … #define IXGBE_MDEF(_i) … #define IXGBE_MIPAF … #define IXGBE_MMAL(_i) … #define IXGBE_MMAH(_i) … #define IXGBE_FTFT … #define IXGBE_METF(_i) … #define IXGBE_MDEF_EXT(_i) … #define IXGBE_LSWFW … /* Management Bit Fields and Masks */ #define IXGBE_MANC_RCV_TCO_EN … /* Firmware Semaphore Register */ #define IXGBE_FWSM_MODE_MASK … #define IXGBE_FWSM_FW_MODE_PT … #define IXGBE_FWSM_FW_NVM_RECOVERY_MODE … #define IXGBE_FWSM_EXT_ERR_IND_MASK … #define IXGBE_FWSM_FW_VAL_BIT … /* ARC Subsystem registers */ #define IXGBE_HICR … #define IXGBE_FWSTS … #define IXGBE_HSMC0R … #define IXGBE_HSMC1R … #define IXGBE_SWSR … #define IXGBE_HFDR … #define IXGBE_FLEX_MNG … #define IXGBE_HICR_EN … /* Driver sets this bit when done to put command in RAM */ #define IXGBE_HICR_C … #define IXGBE_HICR_SV … #define IXGBE_HICR_FW_RESET_ENABLE … #define IXGBE_HICR_FW_RESET … /* PCI-E registers */ #define IXGBE_GCR … #define IXGBE_GTV … #define IXGBE_FUNCTAG … #define IXGBE_GLT … #define IXGBE_GSCL_1 … #define IXGBE_GSCL_2 … #define IXGBE_GSCL_3 … #define IXGBE_GSCL_4 … #define IXGBE_GSCN_0 … #define IXGBE_GSCN_1 … #define IXGBE_GSCN_2 … #define IXGBE_GSCN_3 … #define IXGBE_FACTPS_8259X … #define IXGBE_FACTPS_X540 … #define IXGBE_FACTPS_X550 … #define IXGBE_FACTPS_X550EM_x … #define IXGBE_FACTPS_X550EM_a … #define IXGBE_FACTPS(_hw) … #define IXGBE_PCIEANACTL … #define IXGBE_SWSM_8259X … #define IXGBE_SWSM_X540 … #define IXGBE_SWSM_X550 … #define IXGBE_SWSM_X550EM_x … #define IXGBE_SWSM_X550EM_a … #define IXGBE_SWSM(_hw) … #define IXGBE_FWSM_8259X … #define IXGBE_FWSM_X540 … #define IXGBE_FWSM_X550 … #define IXGBE_FWSM_X550EM_x … #define IXGBE_FWSM_X550EM_a … #define IXGBE_FWSM(_hw) … #define IXGBE_GSSR … #define IXGBE_MREVID … #define IXGBE_DCA_ID … #define IXGBE_DCA_CTRL … #define IXGBE_SWFW_SYNC_8259X … #define IXGBE_SWFW_SYNC_X540 … #define IXGBE_SWFW_SYNC_X550 … #define IXGBE_SWFW_SYNC_X550EM_x … #define IXGBE_SWFW_SYNC_X550EM_a … #define IXGBE_SWFW_SYNC(_hw) … /* PCIe registers 82599-specific */ #define IXGBE_GCR_EXT … #define IXGBE_GSCL_5_82599 … #define IXGBE_GSCL_6_82599 … #define IXGBE_GSCL_7_82599 … #define IXGBE_GSCL_8_82599 … #define IXGBE_PHYADR_82599 … #define IXGBE_PHYDAT_82599 … #define IXGBE_PHYCTL_82599 … #define IXGBE_PBACLR_82599 … #define IXGBE_CIAA_8259X … #define IXGBE_CIAA_X540 … #define IXGBE_CIAA_X550 … #define IXGBE_CIAA_X550EM_x … #define IXGBE_CIAA_X550EM_a … #define IXGBE_CIAA(_hw) … #define IXGBE_CIAD_8259X … #define IXGBE_CIAD_X540 … #define IXGBE_CIAD_X550 … #define IXGBE_CIAD_X550EM_x … #define IXGBE_CIAD_X550EM_a … #define IXGBE_CIAD(_hw) … #define IXGBE_PICAUSE … #define IXGBE_PIENA … #define IXGBE_CDQ_MBR_82599 … #define IXGBE_PCIESPARE … #define IXGBE_MISC_REG_82599 … #define IXGBE_ECC_CTRL_0_82599 … #define IXGBE_ECC_CTRL_1_82599 … #define IXGBE_ECC_STATUS_82599 … #define IXGBE_BAR_CTRL_82599 … /* PCI Express Control */ #define IXGBE_GCR_CMPL_TMOUT_MASK … #define IXGBE_GCR_CMPL_TMOUT_10ms … #define IXGBE_GCR_CMPL_TMOUT_RESEND … #define IXGBE_GCR_CAP_VER2 … #define IXGBE_GCR_EXT_MSIX_EN … #define IXGBE_GCR_EXT_BUFFERS_CLEAR … #define IXGBE_GCR_EXT_VT_MODE_16 … #define IXGBE_GCR_EXT_VT_MODE_32 … #define IXGBE_GCR_EXT_VT_MODE_64 … #define IXGBE_GCR_EXT_SRIOV … /* Time Sync Registers */ #define IXGBE_TSYNCRXCTL … #define IXGBE_TSYNCTXCTL … #define IXGBE_RXSTMPL … #define IXGBE_RXSTMPH … #define IXGBE_RXSATRL … #define IXGBE_RXSATRH … #define IXGBE_RXMTRL … #define IXGBE_TXSTMPL … #define IXGBE_TXSTMPH … #define IXGBE_SYSTIML … #define IXGBE_SYSTIMH … #define IXGBE_SYSTIMR … #define IXGBE_TIMINCA … #define IXGBE_TIMADJL … #define IXGBE_TIMADJH … #define IXGBE_TSAUXC … #define IXGBE_TRGTTIML0 … #define IXGBE_TRGTTIMH0 … #define IXGBE_TRGTTIML1 … #define IXGBE_TRGTTIMH1 … #define IXGBE_CLKTIML … #define IXGBE_CLKTIMH … #define IXGBE_FREQOUT0 … #define IXGBE_FREQOUT1 … #define IXGBE_AUXSTMPL0 … #define IXGBE_AUXSTMPH0 … #define IXGBE_AUXSTMPL1 … #define IXGBE_AUXSTMPH1 … #define IXGBE_TSIM … #define IXGBE_TSSDP … /* Diagnostic Registers */ #define IXGBE_RDSTATCTL … #define IXGBE_RDSTAT(_i) … #define IXGBE_RDHMPN … #define IXGBE_RIC_DW(_i) … #define IXGBE_RDPROBE … #define IXGBE_RDMAM … #define IXGBE_RDMAD … #define IXGBE_TDSTATCTL … #define IXGBE_TDSTAT(_i) … #define IXGBE_TDHMPN … #define IXGBE_TDHMPN2 … #define IXGBE_TXDESCIC … #define IXGBE_TIC_DW(_i) … #define IXGBE_TIC_DW2(_i) … #define IXGBE_TDPROBE … #define IXGBE_TXBUFCTRL … #define IXGBE_TXBUFDATA(_i) … #define IXGBE_RXBUFCTRL … #define IXGBE_RXBUFDATA(_i) … #define IXGBE_PCIE_DIAG(_i) … #define IXGBE_RFVAL … #define IXGBE_MDFTC1 … #define IXGBE_MDFTC2 … #define IXGBE_MDFTFIFO1 … #define IXGBE_MDFTFIFO2 … #define IXGBE_MDFTS … #define IXGBE_RXDATAWRPTR(_i) … #define IXGBE_RXDESCWRPTR(_i) … #define IXGBE_RXDATARDPTR(_i) … #define IXGBE_RXDESCRDPTR(_i) … #define IXGBE_TXDATAWRPTR(_i) … #define IXGBE_TXDESCWRPTR(_i) … #define IXGBE_TXDATARDPTR(_i) … #define IXGBE_TXDESCRDPTR(_i) … #define IXGBE_PCIEECCCTL … #define IXGBE_RXWRPTR(_i) … #define IXGBE_RXUSED(_i) … #define IXGBE_RXRDPTR(_i) … #define IXGBE_RXRDWRPTR(_i) … #define IXGBE_TXWRPTR(_i) … #define IXGBE_TXUSED(_i) … #define IXGBE_TXRDPTR(_i) … #define IXGBE_TXRDWRPTR(_i) … #define IXGBE_PCIEECCCTL0 … #define IXGBE_PCIEECCCTL1 … #define IXGBE_RXDBUECC … #define IXGBE_TXDBUECC … #define IXGBE_RXDBUEST … #define IXGBE_TXDBUEST … #define IXGBE_PBTXECC … #define IXGBE_PBRXECC … #define IXGBE_GHECCR … /* MAC Registers */ #define IXGBE_PCS1GCFIG … #define IXGBE_PCS1GLCTL … #define IXGBE_PCS1GLSTA … #define IXGBE_PCS1GDBG0 … #define IXGBE_PCS1GDBG1 … #define IXGBE_PCS1GANA … #define IXGBE_PCS1GANLP … #define IXGBE_PCS1GANNP … #define IXGBE_PCS1GANLPNP … #define IXGBE_HLREG0 … #define IXGBE_HLREG1 … #define IXGBE_PAP … #define IXGBE_MACA … #define IXGBE_APAE … #define IXGBE_ARD … #define IXGBE_AIS … #define IXGBE_MSCA … #define IXGBE_MSRWD … #define IXGBE_MLADD … #define IXGBE_MHADD … #define IXGBE_MAXFRS … #define IXGBE_TREG … #define IXGBE_PCSS1 … #define IXGBE_PCSS2 … #define IXGBE_XPCSS … #define IXGBE_MFLCN … #define IXGBE_SERDESC … #define IXGBE_MAC_SGMII_BUSY … #define IXGBE_MACS … #define IXGBE_AUTOC … #define IXGBE_LINKS … #define IXGBE_LINKS2 … #define IXGBE_AUTOC2 … #define IXGBE_AUTOC3 … #define IXGBE_ANLP1 … #define IXGBE_ANLP2 … #define IXGBE_MACC … #define IXGBE_ATLASCTL … #define IXGBE_MMNGC … #define IXGBE_ANLPNP1 … #define IXGBE_ANLPNP2 … #define IXGBE_KRPCSFC … #define IXGBE_KRPCSS … #define IXGBE_FECS1 … #define IXGBE_FECS2 … #define IXGBE_SMADARCTL … #define IXGBE_MPVC … #define IXGBE_SGMIIC … /* Statistics Registers */ #define IXGBE_RXNFGPC … #define IXGBE_RXNFGBCL … #define IXGBE_RXNFGBCH … #define IXGBE_RXDGPC … #define IXGBE_RXDGBCL … #define IXGBE_RXDGBCH … #define IXGBE_RXDDGPC … #define IXGBE_RXDDGBCL … #define IXGBE_RXDDGBCH … #define IXGBE_RXLPBKGPC … #define IXGBE_RXLPBKGBCL … #define IXGBE_RXLPBKGBCH … #define IXGBE_RXDLPBKGPC … #define IXGBE_RXDLPBKGBCL … #define IXGBE_RXDLPBKGBCH … #define IXGBE_TXDGPC … #define IXGBE_TXDGBCL … #define IXGBE_TXDGBCH … #define IXGBE_RXDSTATCTRL … /* Copper Pond 2 link timeout */ #define IXGBE_VALIDATE_LINK_READY_TIMEOUT … /* Omer CORECTL */ #define IXGBE_CORECTL … /* BARCTRL */ #define IXGBE_BARCTRL … #define IXGBE_BARCTRL_FLSIZE … #define IXGBE_BARCTRL_FLSIZE_SHIFT … #define IXGBE_BARCTRL_CSRSIZE … /* RSCCTL Bit Masks */ #define IXGBE_RSCCTL_RSCEN … #define IXGBE_RSCCTL_MAXDESC_1 … #define IXGBE_RSCCTL_MAXDESC_4 … #define IXGBE_RSCCTL_MAXDESC_8 … #define IXGBE_RSCCTL_MAXDESC_16 … /* RSCDBU Bit Masks */ #define IXGBE_RSCDBU_RSCSMALDIS_MASK … #define IXGBE_RSCDBU_RSCACKDIS … /* RDRXCTL Bit Masks */ #define IXGBE_RDRXCTL_RDMTS_1_2 … #define IXGBE_RDRXCTL_CRCSTRIP … #define IXGBE_RDRXCTL_PSP … #define IXGBE_RDRXCTL_MVMEN … #define IXGBE_RDRXCTL_DMAIDONE … #define IXGBE_RDRXCTL_AGGDIS … #define IXGBE_RDRXCTL_RSCFRSTSIZE … #define IXGBE_RDRXCTL_RSCLLIDIS … #define IXGBE_RDRXCTL_RSCACKC … #define IXGBE_RDRXCTL_FCOE_WRFIX … #define IXGBE_RDRXCTL_MBINTEN … #define IXGBE_RDRXCTL_MDP_EN … /* RQTC Bit Masks and Shifts */ #define IXGBE_RQTC_SHIFT_TC(_i) … #define IXGBE_RQTC_TC0_MASK … #define IXGBE_RQTC_TC1_MASK … #define IXGBE_RQTC_TC2_MASK … #define IXGBE_RQTC_TC3_MASK … #define IXGBE_RQTC_TC4_MASK … #define IXGBE_RQTC_TC5_MASK … #define IXGBE_RQTC_TC6_MASK … #define IXGBE_RQTC_TC7_MASK … /* PSRTYPE.RQPL Bit masks and shift */ #define IXGBE_PSRTYPE_RQPL_MASK … #define IXGBE_PSRTYPE_RQPL_SHIFT … /* CTRL Bit Masks */ #define IXGBE_CTRL_GIO_DIS … #define IXGBE_CTRL_LNK_RST … #define IXGBE_CTRL_RST … #define IXGBE_CTRL_RST_MASK … /* FACTPS */ #define IXGBE_FACTPS_MNGCG … #define IXGBE_FACTPS_LFS … /* MHADD Bit Masks */ #define IXGBE_MHADD_MFS_MASK … #define IXGBE_MHADD_MFS_SHIFT … /* Extended Device Control */ #define IXGBE_CTRL_EXT_PFRSTD … #define IXGBE_CTRL_EXT_NS_DIS … #define IXGBE_CTRL_EXT_RO_DIS … #define IXGBE_CTRL_EXT_DRV_LOAD … /* Direct Cache Access (DCA) definitions */ #define IXGBE_DCA_CTRL_DCA_ENABLE … #define IXGBE_DCA_CTRL_DCA_DISABLE … #define IXGBE_DCA_CTRL_DCA_MODE_CB1 … #define IXGBE_DCA_CTRL_DCA_MODE_CB2 … #define IXGBE_DCA_RXCTRL_CPUID_MASK … #define IXGBE_DCA_RXCTRL_CPUID_MASK_82599 … #define IXGBE_DCA_RXCTRL_CPUID_SHIFT_82599 … #define IXGBE_DCA_RXCTRL_DESC_DCA_EN … #define IXGBE_DCA_RXCTRL_HEAD_DCA_EN … #define IXGBE_DCA_RXCTRL_DATA_DCA_EN … #define IXGBE_DCA_RXCTRL_DESC_RRO_EN … #define IXGBE_DCA_RXCTRL_DATA_WRO_EN … #define IXGBE_DCA_RXCTRL_HEAD_WRO_EN … #define IXGBE_DCA_TXCTRL_CPUID_MASK … #define IXGBE_DCA_TXCTRL_CPUID_MASK_82599 … #define IXGBE_DCA_TXCTRL_CPUID_SHIFT_82599 … #define IXGBE_DCA_TXCTRL_DESC_DCA_EN … #define IXGBE_DCA_TXCTRL_DESC_RRO_EN … #define IXGBE_DCA_TXCTRL_DESC_WRO_EN … #define IXGBE_DCA_TXCTRL_DATA_RRO_EN … #define IXGBE_DCA_MAX_QUEUES_82598 … /* MSCA Bit Masks */ #define IXGBE_MSCA_NP_ADDR_MASK … #define IXGBE_MSCA_NP_ADDR_SHIFT … #define IXGBE_MSCA_DEV_TYPE_MASK … #define IXGBE_MSCA_DEV_TYPE_SHIFT … #define IXGBE_MSCA_PHY_ADDR_MASK … #define IXGBE_MSCA_PHY_ADDR_SHIFT … #define IXGBE_MSCA_OP_CODE_MASK … #define IXGBE_MSCA_OP_CODE_SHIFT … #define IXGBE_MSCA_ADDR_CYCLE … #define IXGBE_MSCA_WRITE … #define IXGBE_MSCA_READ … #define IXGBE_MSCA_READ_AUTOINC … #define IXGBE_MSCA_ST_CODE_MASK … #define IXGBE_MSCA_ST_CODE_SHIFT … #define IXGBE_MSCA_NEW_PROTOCOL … #define IXGBE_MSCA_OLD_PROTOCOL … #define IXGBE_MSCA_MDI_COMMAND … #define IXGBE_MSCA_MDI_IN_PROG_EN … /* MSRWD bit masks */ #define IXGBE_MSRWD_WRITE_DATA_MASK … #define IXGBE_MSRWD_WRITE_DATA_SHIFT … #define IXGBE_MSRWD_READ_DATA_MASK … #define IXGBE_MSRWD_READ_DATA_SHIFT … /* Atlas registers */ #define IXGBE_ATLAS_PDN_LPBK … #define IXGBE_ATLAS_PDN_10G … #define IXGBE_ATLAS_PDN_1G … #define IXGBE_ATLAS_PDN_AN … /* Atlas bit masks */ #define IXGBE_ATLASCTL_WRITE_CMD … #define IXGBE_ATLAS_PDN_TX_REG_EN … #define IXGBE_ATLAS_PDN_TX_10G_QL_ALL … #define IXGBE_ATLAS_PDN_TX_1G_QL_ALL … #define IXGBE_ATLAS_PDN_TX_AN_QL_ALL … /* Omer bit masks */ #define IXGBE_CORECTL_WRITE_CMD … /* MDIO definitions */ #define IXGBE_MDIO_ZERO_DEV_TYPE … #define IXGBE_MDIO_PCS_DEV_TYPE … #define IXGBE_TWINAX_DEV … #define IXGBE_MDIO_COMMAND_TIMEOUT … #define IXGBE_MDIO_VENDOR_SPECIFIC_1_LINK_STATUS … #define IXGBE_MDIO_VENDOR_SPECIFIC_1_SPEED_STATUS … #define IXGBE_MDIO_VENDOR_SPECIFIC_1_10G_SPEED … #define IXGBE_MDIO_VENDOR_SPECIFIC_1_1G_SPEED … #define IXGBE_MDIO_AUTO_NEG_VENDOR_STAT … #define IXGBE_MDIO_AUTO_NEG_VENDOR_TX_ALARM … #define IXGBE_MDIO_AUTO_NEG_VENDOR_TX_ALARM2 … #define IXGBE_MDIO_AUTO_NEG_VEN_LSC … #define IXGBE_MDIO_AUTO_NEG_EEE_ADVT … #define IXGBE_MDIO_PHY_SET_LOW_POWER_MODE … #define IXGBE_AUTO_NEG_LP_STATUS … #define IXGBE_AUTO_NEG_LP_1000BASE_CAP … #define IXGBE_MDIO_TX_VENDOR_ALARMS_3 … #define IXGBE_MDIO_TX_VENDOR_ALARMS_3_RST_MASK … #define IXGBE_MDIO_GLOBAL_RES_PR_10 … #define IXGBE_MDIO_POWER_UP_STALL … #define IXGBE_MDIO_GLOBAL_INT_CHIP_STD_MASK … #define IXGBE_MDIO_GLOBAL_CHIP_STD_INT_FLAG … #define IXGBE_MDIO_GLOBAL_INT_CHIP_VEN_MASK … #define IXGBE_MDIO_GLOBAL_INT_CHIP_VEN_FLAG … #define IXGBE_MDIO_GLOBAL_ALARM_1 … #define IXGBE_MDIO_GLOBAL_ALM_1_DEV_FAULT … #define IXGBE_MDIO_GLOBAL_ALM_1_HI_TMP_FAIL … #define IXGBE_MDIO_GLOBAL_FAULT_MSG … #define IXGBE_MDIO_GLOBAL_FAULT_MSG_HI_TMP … #define IXGBE_MDIO_GLOBAL_INT_MASK … /* autoneg vendor alarm int enable */ #define IXGBE_MDIO_GLOBAL_AN_VEN_ALM_INT_EN … #define IXGBE_MDIO_GLOBAL_ALARM_1_INT … #define IXGBE_MDIO_GLOBAL_VEN_ALM_INT_EN … #define IXGBE_MDIO_GLOBAL_STD_ALM2_INT … #define IXGBE_MDIO_GLOBAL_INT_HI_TEMP_EN … #define IXGBE_MDIO_GLOBAL_INT_DEV_FAULT_EN … #define IXGBE_MDIO_PMA_PMD_SDA_SCL_ADDR … #define IXGBE_MDIO_PMA_PMD_SDA_SCL_DATA … #define IXGBE_MDIO_PMA_PMD_SDA_SCL_STAT … #define IXGBE_MDIO_PMA_TX_VEN_LASI_INT_MASK … #define IXGBE_MDIO_PMA_TX_VEN_LASI_INT_EN … #define IXGBE_MDIO_PMD_STD_TX_DISABLE_CNTR … #define IXGBE_MDIO_PMD_GLOBAL_TX_DISABLE … /* MII clause 22/28 definitions */ #define IXGBE_MII_AUTONEG_VENDOR_PROVISION_1_REG … #define IXGBE_MII_AUTONEG_XNP_TX_REG … #define IXGBE_MII_1GBASE_T_ADVERTISE_XNP_TX … #define IXGBE_MII_1GBASE_T_ADVERTISE … #define IXGBE_MII_AUTONEG_REG … #define IXGBE_PHY_REVISION_MASK … #define IXGBE_MAX_PHY_ADDR … /* PHY IDs*/ #define TN1010_PHY_ID … #define TNX_FW_REV … #define X540_PHY_ID … #define X550_PHY_ID2 … #define X550_PHY_ID3 … #define X557_PHY_ID … #define X557_PHY_ID2 … #define QT2022_PHY_ID … #define ATH_PHY_ID … #define AQ_FW_REV … #define BCM54616S_E_PHY_ID … /* Special PHY Init Routine */ #define IXGBE_PHY_INIT_OFFSET_NL … #define IXGBE_PHY_INIT_END_NL … #define IXGBE_CONTROL_MASK_NL … #define IXGBE_DATA_MASK_NL … #define IXGBE_CONTROL_SHIFT_NL … #define IXGBE_DELAY_NL … #define IXGBE_DATA_NL … #define IXGBE_CONTROL_NL … #define IXGBE_CONTROL_EOL_NL … #define IXGBE_CONTROL_SOL_NL … /* General purpose Interrupt Enable */ #define IXGBE_SDP0_GPIEN_8259X … #define IXGBE_SDP1_GPIEN_8259X … #define IXGBE_SDP2_GPIEN_8259X … #define IXGBE_SDP0_GPIEN_X540 … #define IXGBE_SDP1_GPIEN_X540 … #define IXGBE_SDP2_GPIEN_X540 … #define IXGBE_SDP0_GPIEN_X550 … #define IXGBE_SDP1_GPIEN_X550 … #define IXGBE_SDP2_GPIEN_X550 … #define IXGBE_SDP0_GPIEN_X550EM_x … #define IXGBE_SDP1_GPIEN_X550EM_x … #define IXGBE_SDP2_GPIEN_X550EM_x … #define IXGBE_SDP0_GPIEN_X550EM_a … #define IXGBE_SDP1_GPIEN_X550EM_a … #define IXGBE_SDP2_GPIEN_X550EM_a … #define IXGBE_SDP0_GPIEN(_hw) … #define IXGBE_SDP1_GPIEN(_hw) … #define IXGBE_SDP2_GPIEN(_hw) … #define IXGBE_GPIE_MSIX_MODE … #define IXGBE_GPIE_OCD … #define IXGBE_GPIE_EIMEN … #define IXGBE_GPIE_EIAME … #define IXGBE_GPIE_PBA_SUPPORT … #define IXGBE_GPIE_RSC_DELAY_SHIFT … #define IXGBE_GPIE_VTMODE_MASK … #define IXGBE_GPIE_VTMODE_16 … #define IXGBE_GPIE_VTMODE_32 … #define IXGBE_GPIE_VTMODE_64 … /* Packet Buffer Initialization */ #define IXGBE_TXPBSIZE_20KB … #define IXGBE_TXPBSIZE_40KB … #define IXGBE_RXPBSIZE_48KB … #define IXGBE_RXPBSIZE_64KB … #define IXGBE_RXPBSIZE_80KB … #define IXGBE_RXPBSIZE_128KB … #define IXGBE_RXPBSIZE_MAX … #define IXGBE_TXPBSIZE_MAX … #define IXGBE_TXPKT_SIZE_MAX … #define IXGBE_MAX_PB … /* Packet buffer allocation strategies */ enum { … }; /* Transmit Flow Control status */ #define IXGBE_TFCS_TXOFF … #define IXGBE_TFCS_TXOFF0 … #define IXGBE_TFCS_TXOFF1 … #define IXGBE_TFCS_TXOFF2 … #define IXGBE_TFCS_TXOFF3 … #define IXGBE_TFCS_TXOFF4 … #define IXGBE_TFCS_TXOFF5 … #define IXGBE_TFCS_TXOFF6 … #define IXGBE_TFCS_TXOFF7 … /* TCP Timer */ #define IXGBE_TCPTIMER_KS … #define IXGBE_TCPTIMER_COUNT_ENABLE … #define IXGBE_TCPTIMER_COUNT_FINISH … #define IXGBE_TCPTIMER_LOOP … #define IXGBE_TCPTIMER_DURATION_MASK … /* HLREG0 Bit Masks */ #define IXGBE_HLREG0_TXCRCEN … #define IXGBE_HLREG0_RXCRCSTRP … #define IXGBE_HLREG0_JUMBOEN … #define IXGBE_HLREG0_TXPADEN … #define IXGBE_HLREG0_TXPAUSEEN … #define IXGBE_HLREG0_RXPAUSEEN … #define IXGBE_HLREG0_LPBK … #define IXGBE_HLREG0_MDCSPD … #define IXGBE_HLREG0_CONTMDC … #define IXGBE_HLREG0_CTRLFLTR … #define IXGBE_HLREG0_PREPEND … #define IXGBE_HLREG0_PRIPAUSEEN … #define IXGBE_HLREG0_RXPAUSERECDA … #define IXGBE_HLREG0_RXLNGTHERREN … #define IXGBE_HLREG0_RXPADSTRIPEN … /* VMD_CTL bitmasks */ #define IXGBE_VMD_CTL_VMDQ_EN … #define IXGBE_VMD_CTL_VMDQ_FILTER … /* VT_CTL bitmasks */ #define IXGBE_VT_CTL_DIS_DEFPL … #define IXGBE_VT_CTL_REPLEN … #define IXGBE_VT_CTL_VT_ENABLE … #define IXGBE_VT_CTL_POOL_SHIFT … #define IXGBE_VT_CTL_POOL_MASK … /* VMOLR bitmasks */ #define IXGBE_VMOLR_UPE … #define IXGBE_VMOLR_VPE … #define IXGBE_VMOLR_AUPE … #define IXGBE_VMOLR_ROMPE … #define IXGBE_VMOLR_ROPE … #define IXGBE_VMOLR_BAM … #define IXGBE_VMOLR_MPE … /* VFRE bitmask */ #define IXGBE_VFRE_ENABLE_ALL … #define IXGBE_VF_INIT_TIMEOUT … /* RDHMPN and TDHMPN bitmasks */ #define IXGBE_RDHMPN_RDICADDR … #define IXGBE_RDHMPN_RDICRDREQ … #define IXGBE_RDHMPN_RDICADDR_SHIFT … #define IXGBE_TDHMPN_TDICADDR … #define IXGBE_TDHMPN_TDICRDREQ … #define IXGBE_TDHMPN_TDICADDR_SHIFT … #define IXGBE_RDMAM_MEM_SEL_SHIFT … #define IXGBE_RDMAM_DWORD_SHIFT … #define IXGBE_RDMAM_DESC_COMP_FIFO … #define IXGBE_RDMAM_DFC_CMD_FIFO … #define IXGBE_RDMAM_TCN_STATUS_RAM … #define IXGBE_RDMAM_WB_COLL_FIFO … #define IXGBE_RDMAM_QSC_CNT_RAM … #define IXGBE_RDMAM_QSC_QUEUE_CNT … #define IXGBE_RDMAM_QSC_QUEUE_RAM … #define IXGBE_RDMAM_DESC_COM_FIFO_RANGE … #define IXGBE_RDMAM_DESC_COM_FIFO_COUNT … #define IXGBE_RDMAM_DFC_CMD_FIFO_RANGE … #define IXGBE_RDMAM_DFC_CMD_FIFO_COUNT … #define IXGBE_RDMAM_TCN_STATUS_RAM_RANGE … #define IXGBE_RDMAM_TCN_STATUS_RAM_COUNT … #define IXGBE_RDMAM_WB_COLL_FIFO_RANGE … #define IXGBE_RDMAM_WB_COLL_FIFO_COUNT … #define IXGBE_RDMAM_QSC_CNT_RAM_RANGE … #define IXGBE_RDMAM_QSC_CNT_RAM_COUNT … #define IXGBE_RDMAM_QSC_QUEUE_CNT_RANGE … #define IXGBE_RDMAM_QSC_QUEUE_CNT_COUNT … #define IXGBE_RDMAM_QSC_QUEUE_RAM_RANGE … #define IXGBE_RDMAM_QSC_QUEUE_RAM_COUNT … #define IXGBE_TXDESCIC_READY … /* Receive Checksum Control */ #define IXGBE_RXCSUM_IPPCSE … #define IXGBE_RXCSUM_PCSD … /* FCRTL Bit Masks */ #define IXGBE_FCRTL_XONE … #define IXGBE_FCRTH_FCEN … /* PAP bit masks*/ #define IXGBE_PAP_TXPAUSECNT_MASK … /* RMCS Bit Masks */ #define IXGBE_RMCS_RRM … /* Receive Arbitration Control: 0 Round Robin, 1 DFP */ #define IXGBE_RMCS_RAC … #define IXGBE_RMCS_DFP … #define IXGBE_RMCS_TFCE_802_3X … #define IXGBE_RMCS_TFCE_PRIORITY … #define IXGBE_RMCS_ARBDIS … /* FCCFG Bit Masks */ #define IXGBE_FCCFG_TFCE_802_3X … #define IXGBE_FCCFG_TFCE_PRIORITY … /* Interrupt register bitmasks */ /* Extended Interrupt Cause Read */ #define IXGBE_EICR_RTX_QUEUE … #define IXGBE_EICR_FLOW_DIR … #define IXGBE_EICR_RX_MISS … #define IXGBE_EICR_PCI … #define IXGBE_EICR_MAILBOX … #define IXGBE_EICR_LSC … #define IXGBE_EICR_LINKSEC … #define IXGBE_EICR_MNG … #define IXGBE_EICR_TS … #define IXGBE_EICR_TIMESYNC … #define IXGBE_EICR_GPI_SDP0_8259X … #define IXGBE_EICR_GPI_SDP1_8259X … #define IXGBE_EICR_GPI_SDP2_8259X … #define IXGBE_EICR_GPI_SDP0_X540 … #define IXGBE_EICR_GPI_SDP1_X540 … #define IXGBE_EICR_GPI_SDP2_X540 … #define IXGBE_EICR_GPI_SDP0_X550 … #define IXGBE_EICR_GPI_SDP1_X550 … #define IXGBE_EICR_GPI_SDP2_X550 … #define IXGBE_EICR_GPI_SDP0_X550EM_x … #define IXGBE_EICR_GPI_SDP1_X550EM_x … #define IXGBE_EICR_GPI_SDP2_X550EM_x … #define IXGBE_EICR_GPI_SDP0_X550EM_a … #define IXGBE_EICR_GPI_SDP1_X550EM_a … #define IXGBE_EICR_GPI_SDP2_X550EM_a … #define IXGBE_EICR_GPI_SDP0(_hw) … #define IXGBE_EICR_GPI_SDP1(_hw) … #define IXGBE_EICR_GPI_SDP2(_hw) … #define IXGBE_EICR_ECC … #define IXGBE_EICR_PBUR … #define IXGBE_EICR_DHER … #define IXGBE_EICR_TCP_TIMER … #define IXGBE_EICR_OTHER … /* Extended Interrupt Cause Set */ #define IXGBE_EICS_RTX_QUEUE … #define IXGBE_EICS_FLOW_DIR … #define IXGBE_EICS_RX_MISS … #define IXGBE_EICS_PCI … #define IXGBE_EICS_MAILBOX … #define IXGBE_EICS_LSC … #define IXGBE_EICS_MNG … #define IXGBE_EICS_TIMESYNC … #define IXGBE_EICS_GPI_SDP0(_hw) … #define IXGBE_EICS_GPI_SDP1(_hw) … #define IXGBE_EICS_GPI_SDP2(_hw) … #define IXGBE_EICS_ECC … #define IXGBE_EICS_PBUR … #define IXGBE_EICS_DHER … #define IXGBE_EICS_TCP_TIMER … #define IXGBE_EICS_OTHER … /* Extended Interrupt Mask Set */ #define IXGBE_EIMS_RTX_QUEUE … #define IXGBE_EIMS_FLOW_DIR … #define IXGBE_EIMS_RX_MISS … #define IXGBE_EIMS_PCI … #define IXGBE_EIMS_MAILBOX … #define IXGBE_EIMS_LSC … #define IXGBE_EIMS_MNG … #define IXGBE_EIMS_TS … #define IXGBE_EIMS_TIMESYNC … #define IXGBE_EIMS_GPI_SDP0(_hw) … #define IXGBE_EIMS_GPI_SDP1(_hw) … #define IXGBE_EIMS_GPI_SDP2(_hw) … #define IXGBE_EIMS_ECC … #define IXGBE_EIMS_PBUR … #define IXGBE_EIMS_DHER … #define IXGBE_EIMS_TCP_TIMER … #define IXGBE_EIMS_OTHER … /* Extended Interrupt Mask Clear */ #define IXGBE_EIMC_RTX_QUEUE … #define IXGBE_EIMC_FLOW_DIR … #define IXGBE_EIMC_RX_MISS … #define IXGBE_EIMC_PCI … #define IXGBE_EIMC_MAILBOX … #define IXGBE_EIMC_LSC … #define IXGBE_EIMC_MNG … #define IXGBE_EIMC_TIMESYNC … #define IXGBE_EIMC_GPI_SDP0(_hw) … #define IXGBE_EIMC_GPI_SDP1(_hw) … #define IXGBE_EIMC_GPI_SDP2(_hw) … #define IXGBE_EIMC_ECC … #define IXGBE_EIMC_PBUR … #define IXGBE_EIMC_DHER … #define IXGBE_EIMC_TCP_TIMER … #define IXGBE_EIMC_OTHER … #define IXGBE_EIMS_ENABLE_MASK … /* Immediate Interrupt Rx (A.K.A. Low Latency Interrupt) */ #define IXGBE_IMIR_PORT_IM_EN … #define IXGBE_IMIR_PORT_BP … #define IXGBE_IMIREXT_SIZE_BP … #define IXGBE_IMIREXT_CTRL_URG … #define IXGBE_IMIREXT_CTRL_ACK … #define IXGBE_IMIREXT_CTRL_PSH … #define IXGBE_IMIREXT_CTRL_RST … #define IXGBE_IMIREXT_CTRL_SYN … #define IXGBE_IMIREXT_CTRL_FIN … #define IXGBE_IMIREXT_CTRL_BP … #define IXGBE_IMIR_SIZE_BP_82599 … #define IXGBE_IMIR_CTRL_URG_82599 … #define IXGBE_IMIR_CTRL_ACK_82599 … #define IXGBE_IMIR_CTRL_PSH_82599 … #define IXGBE_IMIR_CTRL_RST_82599 … #define IXGBE_IMIR_CTRL_SYN_82599 … #define IXGBE_IMIR_CTRL_FIN_82599 … #define IXGBE_IMIR_CTRL_BP_82599 … #define IXGBE_IMIR_LLI_EN_82599 … #define IXGBE_IMIR_RX_QUEUE_MASK_82599 … #define IXGBE_IMIR_RX_QUEUE_SHIFT_82599 … #define IXGBE_IMIRVP_PRIORITY_MASK … #define IXGBE_IMIRVP_PRIORITY_EN … #define IXGBE_MAX_FTQF_FILTERS … #define IXGBE_FTQF_PROTOCOL_MASK … #define IXGBE_FTQF_PROTOCOL_TCP … #define IXGBE_FTQF_PROTOCOL_UDP … #define IXGBE_FTQF_PROTOCOL_SCTP … #define IXGBE_FTQF_PRIORITY_MASK … #define IXGBE_FTQF_PRIORITY_SHIFT … #define IXGBE_FTQF_POOL_MASK … #define IXGBE_FTQF_POOL_SHIFT … #define IXGBE_FTQF_5TUPLE_MASK_MASK … #define IXGBE_FTQF_5TUPLE_MASK_SHIFT … #define IXGBE_FTQF_SOURCE_ADDR_MASK … #define IXGBE_FTQF_DEST_ADDR_MASK … #define IXGBE_FTQF_SOURCE_PORT_MASK … #define IXGBE_FTQF_DEST_PORT_MASK … #define IXGBE_FTQF_PROTOCOL_COMP_MASK … #define IXGBE_FTQF_POOL_MASK_EN … #define IXGBE_FTQF_QUEUE_ENABLE … /* Interrupt clear mask */ #define IXGBE_IRQ_CLEAR_MASK … /* Interrupt Vector Allocation Registers */ #define IXGBE_IVAR_REG_NUM … #define IXGBE_IVAR_REG_NUM_82599 … #define IXGBE_IVAR_TXRX_ENTRY … #define IXGBE_IVAR_RX_ENTRY … #define IXGBE_IVAR_RX_QUEUE(_i) … #define IXGBE_IVAR_TX_QUEUE(_i) … #define IXGBE_IVAR_TX_ENTRY … #define IXGBE_IVAR_TCP_TIMER_INDEX … #define IXGBE_IVAR_OTHER_CAUSES_INDEX … #define IXGBE_MSIX_VECTOR(_i) … #define IXGBE_IVAR_ALLOC_VAL … /* ETYPE Queue Filter/Select Bit Masks */ #define IXGBE_MAX_ETQF_FILTERS … #define IXGBE_ETQF_FCOE … #define IXGBE_ETQF_BCN … #define IXGBE_ETQF_TX_ANTISPOOF … #define IXGBE_ETQF_1588 … #define IXGBE_ETQF_FILTER_EN … #define IXGBE_ETQF_POOL_ENABLE … #define IXGBE_ETQF_POOL_SHIFT … #define IXGBE_ETQS_RX_QUEUE … #define IXGBE_ETQS_RX_QUEUE_SHIFT … #define IXGBE_ETQS_LLI … #define IXGBE_ETQS_QUEUE_EN … /* * ETQF filter list: one static filter per filter consumer. This is * to avoid filter collisions later. Add new filters * here!! * * Current filters: * EAPOL 802.1x (0x888e): Filter 0 * FCoE (0x8906): Filter 2 * 1588 (0x88f7): Filter 3 * FIP (0x8914): Filter 4 * LLDP (0x88CC): Filter 5 * LACP (0x8809): Filter 6 * FC (0x8808): Filter 7 */ #define IXGBE_ETQF_FILTER_EAPOL … #define IXGBE_ETQF_FILTER_FCOE … #define IXGBE_ETQF_FILTER_1588 … #define IXGBE_ETQF_FILTER_FIP … #define IXGBE_ETQF_FILTER_LLDP … #define IXGBE_ETQF_FILTER_LACP … #define IXGBE_ETQF_FILTER_FC … /* VLAN Control Bit Masks */ #define IXGBE_VLNCTRL_VET … #define IXGBE_VLNCTRL_CFI … #define IXGBE_VLNCTRL_CFIEN … #define IXGBE_VLNCTRL_VFE … #define IXGBE_VLNCTRL_VME … /* VLAN pool filtering masks */ #define IXGBE_VLVF_VIEN … #define IXGBE_VLVF_ENTRIES … #define IXGBE_VLVF_VLANID_MASK … /* Per VF Port VLAN insertion rules */ #define IXGBE_VMVIR_VLANA_DEFAULT … #define IXGBE_VMVIR_VLANA_NEVER … #define IXGBE_ETHERNET_IEEE_VLAN_TYPE … /* STATUS Bit Masks */ #define IXGBE_STATUS_LAN_ID … #define IXGBE_STATUS_LAN_ID_SHIFT … #define IXGBE_STATUS_GIO … #define IXGBE_STATUS_LAN_ID_0 … #define IXGBE_STATUS_LAN_ID_1 … /* ESDP Bit Masks */ #define IXGBE_ESDP_SDP0 … #define IXGBE_ESDP_SDP1 … #define IXGBE_ESDP_SDP2 … #define IXGBE_ESDP_SDP3 … #define IXGBE_ESDP_SDP4 … #define IXGBE_ESDP_SDP5 … #define IXGBE_ESDP_SDP6 … #define IXGBE_ESDP_SDP0_DIR … #define IXGBE_ESDP_SDP1_DIR … #define IXGBE_ESDP_SDP4_DIR … #define IXGBE_ESDP_SDP5_DIR … #define IXGBE_ESDP_SDP0_NATIVE … #define IXGBE_ESDP_SDP1_NATIVE … /* LEDCTL Bit Masks */ #define IXGBE_LED_IVRT_BASE … #define IXGBE_LED_BLINK_BASE … #define IXGBE_LED_MODE_MASK_BASE … #define IXGBE_LED_OFFSET(_base, _i) … #define IXGBE_LED_MODE_SHIFT(_i) … #define IXGBE_LED_IVRT(_i) … #define IXGBE_LED_BLINK(_i) … #define IXGBE_LED_MODE_MASK(_i) … #define IXGBE_X557_LED_MANUAL_SET_MASK … #define IXGBE_X557_MAX_LED_INDEX … #define IXGBE_X557_LED_PROVISIONING … /* LED modes */ #define IXGBE_LED_LINK_UP … #define IXGBE_LED_LINK_10G … #define IXGBE_LED_MAC … #define IXGBE_LED_FILTER … #define IXGBE_LED_LINK_ACTIVE … #define IXGBE_LED_LINK_1G … #define IXGBE_LED_ON … #define IXGBE_LED_OFF … /* AUTOC Bit Masks */ #define IXGBE_AUTOC_KX4_KX_SUPP_MASK … #define IXGBE_AUTOC_KX4_SUPP … #define IXGBE_AUTOC_KX_SUPP … #define IXGBE_AUTOC_PAUSE … #define IXGBE_AUTOC_ASM_PAUSE … #define IXGBE_AUTOC_SYM_PAUSE … #define IXGBE_AUTOC_RF … #define IXGBE_AUTOC_PD_TMR … #define IXGBE_AUTOC_AN_RX_LOOSE … #define IXGBE_AUTOC_AN_RX_DRIFT … #define IXGBE_AUTOC_AN_RX_ALIGN … #define IXGBE_AUTOC_FECA … #define IXGBE_AUTOC_FECR … #define IXGBE_AUTOC_KR_SUPP … #define IXGBE_AUTOC_AN_RESTART … #define IXGBE_AUTOC_FLU … #define IXGBE_AUTOC_LMS_SHIFT … #define IXGBE_AUTOC_LMS_10G_SERIAL … #define IXGBE_AUTOC_LMS_KX4_KX_KR … #define IXGBE_AUTOC_LMS_SGMII_1G_100M … #define IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN … #define IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII … #define IXGBE_AUTOC_LMS_MASK … #define IXGBE_AUTOC_LMS_1G_LINK_NO_AN … #define IXGBE_AUTOC_LMS_10G_LINK_NO_AN … #define IXGBE_AUTOC_LMS_1G_AN … #define IXGBE_AUTOC_LMS_KX4_AN … #define IXGBE_AUTOC_LMS_KX4_AN_1G_AN … #define IXGBE_AUTOC_LMS_ATTACH_TYPE … #define IXGBE_AUTOC_1G_PMA_PMD_MASK … #define IXGBE_AUTOC_1G_PMA_PMD_SHIFT … #define IXGBE_AUTOC_10G_PMA_PMD_MASK … #define IXGBE_AUTOC_10G_PMA_PMD_SHIFT … #define IXGBE_AUTOC_10G_XAUI … #define IXGBE_AUTOC_10G_KX4 … #define IXGBE_AUTOC_10G_CX4 … #define IXGBE_AUTOC_1G_BX … #define IXGBE_AUTOC_1G_KX … #define IXGBE_AUTOC_1G_SFI … #define IXGBE_AUTOC_1G_KX_BX … #define IXGBE_AUTOC2_UPPER_MASK … #define IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_MASK … #define IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_SHIFT … #define IXGBE_AUTOC2_10G_KR … #define IXGBE_AUTOC2_10G_XFI … #define IXGBE_AUTOC2_10G_SFI … #define IXGBE_AUTOC2_LINK_DISABLE_ON_D3_MASK … #define IXGBE_AUTOC2_LINK_DISABLE_MASK … #define IXGBE_MACC_FLU … #define IXGBE_MACC_FSV_10G … #define IXGBE_MACC_FS … #define IXGBE_MAC_RX2TX_LPBK … /* Veto Bit definition */ #define IXGBE_MMNGC_MNG_VETO … /* LINKS Bit Masks */ #define IXGBE_LINKS_KX_AN_COMP … #define IXGBE_LINKS_UP … #define IXGBE_LINKS_SPEED … #define IXGBE_LINKS_MODE … #define IXGBE_LINKS_RX_MODE … #define IXGBE_LINKS_TX_MODE … #define IXGBE_LINKS_XGXS_EN … #define IXGBE_LINKS_SGMII_EN … #define IXGBE_LINKS_PCS_1G_EN … #define IXGBE_LINKS_1G_AN_EN … #define IXGBE_LINKS_KX_AN_IDLE … #define IXGBE_LINKS_1G_SYNC … #define IXGBE_LINKS_10G_ALIGN … #define IXGBE_LINKS_10G_LANE_SYNC … #define IXGBE_LINKS_TL_FAULT … #define IXGBE_LINKS_SIGNAL … #define IXGBE_LINKS_SPEED_NON_STD … #define IXGBE_LINKS_SPEED_82599 … #define IXGBE_LINKS_SPEED_10G_82599 … #define IXGBE_LINKS_SPEED_1G_82599 … #define IXGBE_LINKS_SPEED_100_82599 … #define IXGBE_LINKS_SPEED_10_X550EM_A … #define IXGBE_LINK_UP_TIME … #define IXGBE_AUTO_NEG_TIME … #define IXGBE_LINKS2_AN_SUPPORTED … /* PCS1GLSTA Bit Masks */ #define IXGBE_PCS1GLSTA_LINK_OK … #define IXGBE_PCS1GLSTA_SYNK_OK … #define IXGBE_PCS1GLSTA_AN_COMPLETE … #define IXGBE_PCS1GLSTA_AN_PAGE_RX … #define IXGBE_PCS1GLSTA_AN_TIMED_OUT … #define IXGBE_PCS1GLSTA_AN_REMOTE_FAULT … #define IXGBE_PCS1GLSTA_AN_ERROR_RWS … #define IXGBE_PCS1GANA_SYM_PAUSE … #define IXGBE_PCS1GANA_ASM_PAUSE … /* PCS1GLCTL Bit Masks */ #define IXGBE_PCS1GLCTL_AN_1G_TIMEOUT_EN … #define IXGBE_PCS1GLCTL_FLV_LINK_UP … #define IXGBE_PCS1GLCTL_FORCE_LINK … #define IXGBE_PCS1GLCTL_LOW_LINK_LATCH … #define IXGBE_PCS1GLCTL_AN_ENABLE … #define IXGBE_PCS1GLCTL_AN_RESTART … /* ANLP1 Bit Masks */ #define IXGBE_ANLP1_PAUSE … #define IXGBE_ANLP1_SYM_PAUSE … #define IXGBE_ANLP1_ASM_PAUSE … #define IXGBE_ANLP1_AN_STATE_MASK … /* SW Semaphore Register bitmasks */ #define IXGBE_SWSM_SMBI … #define IXGBE_SWSM_SWESMBI … #define IXGBE_SWSM_WMNG … #define IXGBE_SWFW_REGSMP … /* SW_FW_SYNC/GSSR definitions */ #define IXGBE_GSSR_EEP_SM … #define IXGBE_GSSR_PHY0_SM … #define IXGBE_GSSR_PHY1_SM … #define IXGBE_GSSR_MAC_CSR_SM … #define IXGBE_GSSR_FLASH_SM … #define IXGBE_GSSR_NVM_UPDATE_SM … #define IXGBE_GSSR_SW_MNG_SM … #define IXGBE_GSSR_TOKEN_SM … #define IXGBE_GSSR_SHARED_I2C_SM … #define IXGBE_GSSR_I2C_MASK … #define IXGBE_GSSR_NVM_PHY_MASK … /* FW Status register bitmask */ #define IXGBE_FWSTS_FWRI … /* EEC Register */ #define IXGBE_EEC_SK … #define IXGBE_EEC_CS … #define IXGBE_EEC_DI … #define IXGBE_EEC_DO … #define IXGBE_EEC_FWE_MASK … #define IXGBE_EEC_FWE_DIS … #define IXGBE_EEC_FWE_EN … #define IXGBE_EEC_FWE_SHIFT … #define IXGBE_EEC_REQ … #define IXGBE_EEC_GNT … #define IXGBE_EEC_PRES … #define IXGBE_EEC_ARD … #define IXGBE_EEC_FLUP … #define IXGBE_EEC_SEC1VAL … #define IXGBE_EEC_FLUDONE … /* EEPROM Addressing bits based on type (0-small, 1-large) */ #define IXGBE_EEC_ADDR_SIZE … #define IXGBE_EEC_SIZE … #define IXGBE_EERD_MAX_ADDR … #define IXGBE_EEC_SIZE_SHIFT … #define IXGBE_EEPROM_WORD_SIZE_SHIFT … #define IXGBE_EEPROM_OPCODE_BITS … /* Part Number String Length */ #define IXGBE_PBANUM_LENGTH … /* Checksum and EEPROM pointers */ #define IXGBE_PBANUM_PTR_GUARD … #define IXGBE_EEPROM_CHECKSUM … #define IXGBE_EEPROM_SUM … #define IXGBE_EEPROM_CTRL_4 … #define IXGBE_EE_CTRL_4_INST_ID … #define IXGBE_EE_CTRL_4_INST_ID_SHIFT … #define IXGBE_PCIE_ANALOG_PTR … #define IXGBE_ATLAS0_CONFIG_PTR … #define IXGBE_PHY_PTR … #define IXGBE_ATLAS1_CONFIG_PTR … #define IXGBE_OPTION_ROM_PTR … #define IXGBE_PCIE_GENERAL_PTR … #define IXGBE_PCIE_CONFIG0_PTR … #define IXGBE_PCIE_CONFIG1_PTR … #define IXGBE_CORE0_PTR … #define IXGBE_CORE1_PTR … #define IXGBE_MAC0_PTR … #define IXGBE_MAC1_PTR … #define IXGBE_CSR0_CONFIG_PTR … #define IXGBE_CSR1_CONFIG_PTR … #define IXGBE_PCIE_ANALOG_PTR_X550 … #define IXGBE_SHADOW_RAM_SIZE_X550 … #define IXGBE_IXGBE_PCIE_GENERAL_SIZE … #define IXGBE_PCIE_CONFIG_SIZE … #define IXGBE_EEPROM_LAST_WORD … #define IXGBE_FW_PTR … #define IXGBE_PBANUM0_PTR … #define IXGBE_PBANUM1_PTR … #define IXGBE_FREE_SPACE_PTR … /* External Thermal Sensor Config */ #define IXGBE_ETS_CFG … #define IXGBE_ETS_LTHRES_DELTA_MASK … #define IXGBE_ETS_LTHRES_DELTA_SHIFT … #define IXGBE_ETS_TYPE_MASK … #define IXGBE_ETS_TYPE_SHIFT … #define IXGBE_ETS_TYPE_EMC … #define IXGBE_ETS_TYPE_EMC_SHIFTED … #define IXGBE_ETS_NUM_SENSORS_MASK … #define IXGBE_ETS_DATA_LOC_MASK … #define IXGBE_ETS_DATA_LOC_SHIFT … #define IXGBE_ETS_DATA_INDEX_MASK … #define IXGBE_ETS_DATA_INDEX_SHIFT … #define IXGBE_ETS_DATA_HTHRESH_MASK … #define IXGBE_SAN_MAC_ADDR_PTR … #define IXGBE_DEVICE_CAPS … #define IXGBE_SERIAL_NUMBER_MAC_ADDR … #define IXGBE_PCIE_MSIX_82599_CAPS … #define IXGBE_MAX_MSIX_VECTORS_82599 … #define IXGBE_PCIE_MSIX_82598_CAPS … #define IXGBE_MAX_MSIX_VECTORS_82598 … /* MSI-X capability fields masks */ #define IXGBE_PCIE_MSIX_TBL_SZ_MASK … /* Legacy EEPROM word offsets */ #define IXGBE_ISCSI_BOOT_CAPS … #define IXGBE_ISCSI_SETUP_PORT_0 … #define IXGBE_ISCSI_SETUP_PORT_1 … /* EEPROM Commands - SPI */ #define IXGBE_EEPROM_MAX_RETRY_SPI … #define IXGBE_EEPROM_STATUS_RDY_SPI … #define IXGBE_EEPROM_READ_OPCODE_SPI … #define IXGBE_EEPROM_WRITE_OPCODE_SPI … #define IXGBE_EEPROM_A8_OPCODE_SPI … #define IXGBE_EEPROM_WREN_OPCODE_SPI … /* EEPROM reset Write Enable latch */ #define IXGBE_EEPROM_WRDI_OPCODE_SPI … #define IXGBE_EEPROM_RDSR_OPCODE_SPI … #define IXGBE_EEPROM_WRSR_OPCODE_SPI … #define IXGBE_EEPROM_ERASE4K_OPCODE_SPI … #define IXGBE_EEPROM_ERASE64K_OPCODE_SPI … #define IXGBE_EEPROM_ERASE256_OPCODE_SPI … /* EEPROM Read Register */ #define IXGBE_EEPROM_RW_REG_DATA … #define IXGBE_EEPROM_RW_REG_DONE … #define IXGBE_EEPROM_RW_REG_START … #define IXGBE_EEPROM_RW_ADDR_SHIFT … #define IXGBE_NVM_POLL_WRITE … #define IXGBE_NVM_POLL_READ … #define NVM_INIT_CTRL_3 … #define NVM_INIT_CTRL_3_LPLU … #define NVM_INIT_CTRL_3_D10GMP_PORT0 … #define NVM_INIT_CTRL_3_D10GMP_PORT1 … #define IXGBE_EEPROM_PAGE_SIZE_MAX … #define IXGBE_EEPROM_RD_BUFFER_MAX_COUNT … #define IXGBE_EEPROM_WR_BUFFER_MAX_COUNT … #define IXGBE_EEPROM_CTRL_2 … #define IXGBE_EEPROM_CCD_BIT … #ifndef IXGBE_EEPROM_GRANT_ATTEMPTS #define IXGBE_EEPROM_GRANT_ATTEMPTS … #endif #ifndef IXGBE_EERD_EEWR_ATTEMPTS /* Number of 5 microseconds we wait for EERD read and * EERW write to complete */ #define IXGBE_EERD_EEWR_ATTEMPTS … #endif #ifndef IXGBE_FLUDONE_ATTEMPTS /* # attempts we wait for flush update to complete */ #define IXGBE_FLUDONE_ATTEMPTS … #endif #define IXGBE_PCIE_CTRL2 … #define IXGBE_PCIE_CTRL2_DUMMY_ENABLE … #define IXGBE_PCIE_CTRL2_LAN_DISABLE … #define IXGBE_PCIE_CTRL2_DISABLE_SELECT … #define IXGBE_SAN_MAC_ADDR_PORT0_OFFSET … #define IXGBE_SAN_MAC_ADDR_PORT1_OFFSET … #define IXGBE_DEVICE_CAPS_ALLOW_ANY_SFP … #define IXGBE_DEVICE_CAPS_FCOE_OFFLOADS … #define IXGBE_DEVICE_CAPS_NO_CROSSTALK_WR … #define IXGBE_FW_LESM_PARAMETERS_PTR … #define IXGBE_FW_LESM_STATE_1 … #define IXGBE_FW_LESM_STATE_ENABLED … #define IXGBE_FW_PASSTHROUGH_PATCH_CONFIG_PTR … #define IXGBE_FW_PATCH_VERSION_4 … #define IXGBE_FCOE_IBA_CAPS_BLK_PTR … #define IXGBE_FCOE_IBA_CAPS_FCOE … #define IXGBE_ISCSI_FCOE_BLK_PTR … #define IXGBE_ISCSI_FCOE_FLAGS_OFFSET … #define IXGBE_ISCSI_FCOE_FLAGS_ENABLE … #define IXGBE_ALT_SAN_MAC_ADDR_BLK_PTR … #define IXGBE_ALT_SAN_MAC_ADDR_CAPS_OFFSET … #define IXGBE_ALT_SAN_MAC_ADDR_PORT0_OFFSET … #define IXGBE_ALT_SAN_MAC_ADDR_PORT1_OFFSET … #define IXGBE_ALT_SAN_MAC_ADDR_WWNN_OFFSET … #define IXGBE_ALT_SAN_MAC_ADDR_WWPN_OFFSET … #define IXGBE_ALT_SAN_MAC_ADDR_CAPS_SANMAC … #define IXGBE_ALT_SAN_MAC_ADDR_CAPS_ALTWWN … #define IXGBE_DEVICE_CAPS_WOL_PORT0_1 … #define IXGBE_DEVICE_CAPS_WOL_PORT0 … #define IXGBE_DEVICE_CAPS_WOL_MASK … /* PCI Bus Info */ #define IXGBE_PCI_DEVICE_STATUS … #define IXGBE_PCI_DEVICE_STATUS_TRANSACTION_PENDING … #define IXGBE_PCI_LINK_STATUS … #define IXGBE_PCI_DEVICE_CONTROL2 … #define IXGBE_PCI_LINK_WIDTH … #define IXGBE_PCI_LINK_WIDTH_1 … #define IXGBE_PCI_LINK_WIDTH_2 … #define IXGBE_PCI_LINK_WIDTH_4 … #define IXGBE_PCI_LINK_WIDTH_8 … #define IXGBE_PCI_LINK_SPEED … #define IXGBE_PCI_LINK_SPEED_2500 … #define IXGBE_PCI_LINK_SPEED_5000 … #define IXGBE_PCI_LINK_SPEED_8000 … #define IXGBE_PCI_HEADER_TYPE_REGISTER … #define IXGBE_PCI_DEVICE_CONTROL2_16ms … #define IXGBE_PCIDEVCTRL2_TIMEO_MASK … #define IXGBE_PCIDEVCTRL2_16_32ms_def … #define IXGBE_PCIDEVCTRL2_50_100us … #define IXGBE_PCIDEVCTRL2_1_2ms … #define IXGBE_PCIDEVCTRL2_16_32ms … #define IXGBE_PCIDEVCTRL2_65_130ms … #define IXGBE_PCIDEVCTRL2_260_520ms … #define IXGBE_PCIDEVCTRL2_1_2s … #define IXGBE_PCIDEVCTRL2_4_8s … #define IXGBE_PCIDEVCTRL2_17_34s … /* Number of 100 microseconds we wait for PCI Express primary disable */ #define IXGBE_PCI_PRIMARY_DISABLE_TIMEOUT … /* RAH */ #define IXGBE_RAH_VIND_MASK … #define IXGBE_RAH_VIND_SHIFT … #define IXGBE_RAH_AV … #define IXGBE_CLEAR_VMDQ_ALL … /* Header split receive */ #define IXGBE_RFCTL_ISCSI_DIS … #define IXGBE_RFCTL_ISCSI_DWC_MASK … #define IXGBE_RFCTL_ISCSI_DWC_SHIFT … #define IXGBE_RFCTL_RSC_DIS … #define IXGBE_RFCTL_NFSW_DIS … #define IXGBE_RFCTL_NFSR_DIS … #define IXGBE_RFCTL_NFS_VER_MASK … #define IXGBE_RFCTL_NFS_VER_SHIFT … #define IXGBE_RFCTL_NFS_VER_2 … #define IXGBE_RFCTL_NFS_VER_3 … #define IXGBE_RFCTL_NFS_VER_4 … #define IXGBE_RFCTL_IPV6_DIS … #define IXGBE_RFCTL_IPV6_XSUM_DIS … #define IXGBE_RFCTL_IPFRSP_DIS … #define IXGBE_RFCTL_IPV6_EX_DIS … #define IXGBE_RFCTL_NEW_IPV6_EXT_DIS … /* Transmit Config masks */ #define IXGBE_TXDCTL_ENABLE … #define IXGBE_TXDCTL_SWFLSH … #define IXGBE_TXDCTL_WTHRESH_SHIFT … /* Enable short packet padding to 64 bytes */ #define IXGBE_TX_PAD_ENABLE … #define IXGBE_JUMBO_FRAME_ENABLE … /* This allows for 16K packets + 4k for vlan */ #define IXGBE_MAX_FRAME_SZ … #define IXGBE_TDWBAL_HEAD_WB_ENABLE … #define IXGBE_TDWBAL_SEQNUM_WB_ENABLE … /* Receive Config masks */ #define IXGBE_RXCTRL_RXEN … #define IXGBE_RXCTRL_DMBYPS … #define IXGBE_RXDCTL_ENABLE … #define IXGBE_RXDCTL_SWFLSH … #define IXGBE_RXDCTL_RLPMLMASK … #define IXGBE_RXDCTL_RLPML_EN … #define IXGBE_RXDCTL_VME … #define IXGBE_TSAUXC_EN_CLK … #define IXGBE_TSAUXC_SYNCLK … #define IXGBE_TSAUXC_SDP0_INT … #define IXGBE_TSAUXC_EN_TT0 … #define IXGBE_TSAUXC_EN_TT1 … #define IXGBE_TSAUXC_ST0 … #define IXGBE_TSAUXC_DISABLE_SYSTIME … #define IXGBE_TSSDP_TS_SDP0_SEL_MASK … #define IXGBE_TSSDP_TS_SDP0_CLK0 … #define IXGBE_TSSDP_TS_SDP0_EN … #define IXGBE_TSYNCTXCTL_VALID … #define IXGBE_TSYNCTXCTL_ENABLED … #define IXGBE_TSYNCRXCTL_VALID … #define IXGBE_TSYNCRXCTL_TYPE_MASK … #define IXGBE_TSYNCRXCTL_TYPE_L2_V2 … #define IXGBE_TSYNCRXCTL_TYPE_L4_V1 … #define IXGBE_TSYNCRXCTL_TYPE_L2_L4_V2 … #define IXGBE_TSYNCRXCTL_TYPE_ALL … #define IXGBE_TSYNCRXCTL_TYPE_EVENT_V2 … #define IXGBE_TSYNCRXCTL_ENABLED … #define IXGBE_TSYNCRXCTL_TSIP_UT_EN … #define IXGBE_TSIM_TXTS … #define IXGBE_RXMTRL_V1_CTRLT_MASK … #define IXGBE_RXMTRL_V1_SYNC_MSG … #define IXGBE_RXMTRL_V1_DELAY_REQ_MSG … #define IXGBE_RXMTRL_V1_FOLLOWUP_MSG … #define IXGBE_RXMTRL_V1_DELAY_RESP_MSG … #define IXGBE_RXMTRL_V1_MGMT_MSG … #define IXGBE_RXMTRL_V2_MSGID_MASK … #define IXGBE_RXMTRL_V2_SYNC_MSG … #define IXGBE_RXMTRL_V2_DELAY_REQ_MSG … #define IXGBE_RXMTRL_V2_PDELAY_REQ_MSG … #define IXGBE_RXMTRL_V2_PDELAY_RESP_MSG … #define IXGBE_RXMTRL_V2_FOLLOWUP_MSG … #define IXGBE_RXMTRL_V2_DELAY_RESP_MSG … #define IXGBE_RXMTRL_V2_PDELAY_FOLLOWUP_MSG … #define IXGBE_RXMTRL_V2_ANNOUNCE_MSG … #define IXGBE_RXMTRL_V2_SIGNALING_MSG … #define IXGBE_RXMTRL_V2_MGMT_MSG … #define IXGBE_FCTRL_SBP … #define IXGBE_FCTRL_MPE … #define IXGBE_FCTRL_UPE … #define IXGBE_FCTRL_BAM … #define IXGBE_FCTRL_PMCF … #define IXGBE_FCTRL_DPF … /* Receive Priority Flow Control Enable */ #define IXGBE_FCTRL_RPFCE … #define IXGBE_FCTRL_RFCE … #define IXGBE_MFLCN_PMCF … #define IXGBE_MFLCN_DPF … #define IXGBE_MFLCN_RPFCE … #define IXGBE_MFLCN_RFCE … #define IXGBE_MFLCN_RPFCE_MASK … #define IXGBE_MFLCN_RPFCE_SHIFT … /* Multiple Receive Queue Control */ #define IXGBE_MRQC_RSSEN … #define IXGBE_MRQC_MRQE_MASK … #define IXGBE_MRQC_RT8TCEN … #define IXGBE_MRQC_RT4TCEN … #define IXGBE_MRQC_RTRSS8TCEN … #define IXGBE_MRQC_RTRSS4TCEN … #define IXGBE_MRQC_VMDQEN … #define IXGBE_MRQC_VMDQRSS32EN … #define IXGBE_MRQC_VMDQRSS64EN … #define IXGBE_MRQC_VMDQRT8TCEN … #define IXGBE_MRQC_VMDQRT4TCEN … #define IXGBE_MRQC_RSS_FIELD_MASK … #define IXGBE_MRQC_RSS_FIELD_IPV4_TCP … #define IXGBE_MRQC_RSS_FIELD_IPV4 … #define IXGBE_MRQC_RSS_FIELD_IPV6_EX_TCP … #define IXGBE_MRQC_RSS_FIELD_IPV6_EX … #define IXGBE_MRQC_RSS_FIELD_IPV6 … #define IXGBE_MRQC_RSS_FIELD_IPV6_TCP … #define IXGBE_MRQC_RSS_FIELD_IPV4_UDP … #define IXGBE_MRQC_RSS_FIELD_IPV6_UDP … #define IXGBE_MRQC_RSS_FIELD_IPV6_EX_UDP … #define IXGBE_MRQC_MULTIPLE_RSS … #define IXGBE_MRQC_L3L4TXSWEN … #define IXGBE_FWSM_TS_ENABLED … /* Queue Drop Enable */ #define IXGBE_QDE_ENABLE … #define IXGBE_QDE_HIDE_VLAN … #define IXGBE_QDE_IDX_MASK … #define IXGBE_QDE_IDX_SHIFT … #define IXGBE_QDE_WRITE … #define IXGBE_TXD_POPTS_IXSM … #define IXGBE_TXD_POPTS_TXSM … #define IXGBE_TXD_CMD_EOP … #define IXGBE_TXD_CMD_IFCS … #define IXGBE_TXD_CMD_IC … #define IXGBE_TXD_CMD_RS … #define IXGBE_TXD_CMD_DEXT … #define IXGBE_TXD_CMD_VLE … #define IXGBE_TXD_STAT_DD … /* Multiple Transmit Queue Command Register */ #define IXGBE_MTQC_RT_ENA … #define IXGBE_MTQC_VT_ENA … #define IXGBE_MTQC_64Q_1PB … #define IXGBE_MTQC_32VF … #define IXGBE_MTQC_64VF … #define IXGBE_MTQC_8TC_8TQ … #define IXGBE_MTQC_4TC_4TQ … /* Receive Descriptor bit definitions */ #define IXGBE_RXD_STAT_DD … #define IXGBE_RXD_STAT_EOP … #define IXGBE_RXD_STAT_FLM … #define IXGBE_RXD_STAT_VP … #define IXGBE_RXDADV_NEXTP_MASK … #define IXGBE_RXDADV_NEXTP_SHIFT … #define IXGBE_RXD_STAT_UDPCS … #define IXGBE_RXD_STAT_L4CS … #define IXGBE_RXD_STAT_IPCS … #define IXGBE_RXD_STAT_PIF … #define IXGBE_RXD_STAT_CRCV … #define IXGBE_RXD_STAT_OUTERIPCS … #define IXGBE_RXD_STAT_VEXT … #define IXGBE_RXD_STAT_UDPV … #define IXGBE_RXD_STAT_DYNINT … #define IXGBE_RXD_STAT_LLINT … #define IXGBE_RXD_STAT_TSIP … #define IXGBE_RXD_STAT_TS … #define IXGBE_RXD_STAT_SECP … #define IXGBE_RXD_STAT_LB … #define IXGBE_RXD_STAT_ACK … #define IXGBE_RXD_ERR_CE … #define IXGBE_RXD_ERR_LE … #define IXGBE_RXD_ERR_PE … #define IXGBE_RXD_ERR_OSE … #define IXGBE_RXD_ERR_USE … #define IXGBE_RXD_ERR_TCPE … #define IXGBE_RXD_ERR_IPE … #define IXGBE_RXDADV_ERR_MASK … #define IXGBE_RXDADV_ERR_SHIFT … #define IXGBE_RXDADV_ERR_OUTERIPER … #define IXGBE_RXDADV_ERR_FCEOFE … #define IXGBE_RXDADV_ERR_FCERR … #define IXGBE_RXDADV_ERR_FDIR_LEN … #define IXGBE_RXDADV_ERR_FDIR_DROP … #define IXGBE_RXDADV_ERR_FDIR_COLL … #define IXGBE_RXDADV_ERR_HBO … #define IXGBE_RXDADV_ERR_CE … #define IXGBE_RXDADV_ERR_LE … #define IXGBE_RXDADV_ERR_PE … #define IXGBE_RXDADV_ERR_OSE … #define IXGBE_RXDADV_ERR_IPSEC_INV_PROTOCOL … #define IXGBE_RXDADV_ERR_IPSEC_INV_LENGTH … #define IXGBE_RXDADV_ERR_IPSEC_AUTH_FAILED … #define IXGBE_RXDADV_ERR_USE … #define IXGBE_RXDADV_ERR_TCPE … #define IXGBE_RXDADV_ERR_IPE … #define IXGBE_RXD_VLAN_ID_MASK … #define IXGBE_RXD_PRI_MASK … #define IXGBE_RXD_PRI_SHIFT … #define IXGBE_RXD_CFI_MASK … #define IXGBE_RXD_CFI_SHIFT … #define IXGBE_RXDADV_STAT_DD … #define IXGBE_RXDADV_STAT_EOP … #define IXGBE_RXDADV_STAT_FLM … #define IXGBE_RXDADV_STAT_VP … #define IXGBE_RXDADV_STAT_MASK … #define IXGBE_RXDADV_STAT_FCEOFS … #define IXGBE_RXDADV_STAT_FCSTAT … #define IXGBE_RXDADV_STAT_FCSTAT_NOMTCH … #define IXGBE_RXDADV_STAT_FCSTAT_NODDP … #define IXGBE_RXDADV_STAT_FCSTAT_FCPRSP … #define IXGBE_RXDADV_STAT_FCSTAT_DDP … #define IXGBE_RXDADV_STAT_TS … #define IXGBE_RXDADV_STAT_SECP … /* PSRTYPE bit definitions */ #define IXGBE_PSRTYPE_TCPHDR … #define IXGBE_PSRTYPE_UDPHDR … #define IXGBE_PSRTYPE_IPV4HDR … #define IXGBE_PSRTYPE_IPV6HDR … #define IXGBE_PSRTYPE_L2HDR … /* SRRCTL bit definitions */ #define IXGBE_SRRCTL_BSIZEPKT_SHIFT … #define IXGBE_SRRCTL_RDMTS_SHIFT … #define IXGBE_SRRCTL_RDMTS_MASK … #define IXGBE_SRRCTL_DROP_EN … #define IXGBE_SRRCTL_BSIZEPKT_MASK … #define IXGBE_SRRCTL_BSIZEHDR_MASK … #define IXGBE_SRRCTL_DESCTYPE_LEGACY … #define IXGBE_SRRCTL_DESCTYPE_ADV_ONEBUF … #define IXGBE_SRRCTL_DESCTYPE_HDR_SPLIT … #define IXGBE_SRRCTL_DESCTYPE_HDR_REPLICATION_LARGE_PKT … #define IXGBE_SRRCTL_DESCTYPE_HDR_SPLIT_ALWAYS … #define IXGBE_SRRCTL_DESCTYPE_MASK … #define IXGBE_RXDPS_HDRSTAT_HDRSP … #define IXGBE_RXDPS_HDRSTAT_HDRLEN_MASK … #define IXGBE_RXDADV_RSSTYPE_MASK … #define IXGBE_RXDADV_PKTTYPE_MASK … #define IXGBE_RXDADV_PKTTYPE_MASK_EX … #define IXGBE_RXDADV_HDRBUFLEN_MASK … #define IXGBE_RXDADV_RSCCNT_MASK … #define IXGBE_RXDADV_RSCCNT_SHIFT … #define IXGBE_RXDADV_HDRBUFLEN_SHIFT … #define IXGBE_RXDADV_SPLITHEADER_EN … #define IXGBE_RXDADV_SPH … /* RSS Hash results */ #define IXGBE_RXDADV_RSSTYPE_NONE … #define IXGBE_RXDADV_RSSTYPE_IPV4_TCP … #define IXGBE_RXDADV_RSSTYPE_IPV4 … #define IXGBE_RXDADV_RSSTYPE_IPV6_TCP … #define IXGBE_RXDADV_RSSTYPE_IPV6_EX … #define IXGBE_RXDADV_RSSTYPE_IPV6 … #define IXGBE_RXDADV_RSSTYPE_IPV6_TCP_EX … #define IXGBE_RXDADV_RSSTYPE_IPV4_UDP … #define IXGBE_RXDADV_RSSTYPE_IPV6_UDP … #define IXGBE_RXDADV_RSSTYPE_IPV6_UDP_EX … /* RSS Packet Types as indicated in the receive descriptor. */ #define IXGBE_RXDADV_PKTTYPE_NONE … #define IXGBE_RXDADV_PKTTYPE_IPV4 … #define IXGBE_RXDADV_PKTTYPE_IPV4_EX … #define IXGBE_RXDADV_PKTTYPE_IPV6 … #define IXGBE_RXDADV_PKTTYPE_IPV6_EX … #define IXGBE_RXDADV_PKTTYPE_TCP … #define IXGBE_RXDADV_PKTTYPE_UDP … #define IXGBE_RXDADV_PKTTYPE_SCTP … #define IXGBE_RXDADV_PKTTYPE_NFS … #define IXGBE_RXDADV_PKTTYPE_VXLAN … #define IXGBE_RXDADV_PKTTYPE_TUNNEL … #define IXGBE_RXDADV_PKTTYPE_IPSEC_ESP … #define IXGBE_RXDADV_PKTTYPE_IPSEC_AH … #define IXGBE_RXDADV_PKTTYPE_LINKSEC … #define IXGBE_RXDADV_PKTTYPE_ETQF … #define IXGBE_RXDADV_PKTTYPE_ETQF_MASK … #define IXGBE_RXDADV_PKTTYPE_ETQF_SHIFT … /* Masks to determine if packets should be dropped due to frame errors */ #define IXGBE_RXD_ERR_FRAME_ERR_MASK … #define IXGBE_RXDADV_ERR_FRAME_ERR_MASK … /* Multicast bit mask */ #define IXGBE_MCSTCTRL_MFE … /* Number of Transmit and Receive Descriptors must be a multiple of 8 */ #define IXGBE_REQ_TX_DESCRIPTOR_MULTIPLE … #define IXGBE_REQ_RX_DESCRIPTOR_MULTIPLE … #define IXGBE_REQ_TX_BUFFER_GRANULARITY … /* Vlan-specific macros */ #define IXGBE_RX_DESC_SPECIAL_VLAN_MASK … #define IXGBE_RX_DESC_SPECIAL_PRI_MASK … #define IXGBE_RX_DESC_SPECIAL_PRI_SHIFT … #define IXGBE_TX_DESC_SPECIAL_PRI_SHIFT … /* SR-IOV specific macros */ #define IXGBE_MBVFICR_INDEX(vf_number) … #define IXGBE_MBVFICR(_i) … #define IXGBE_VFLRE(_i) … #define IXGBE_VFLREC(_i) … /* Translated register #defines */ #define IXGBE_PVFTDH(P) … #define IXGBE_PVFTDT(P) … #define IXGBE_PVFTXDCTL(P) … #define IXGBE_PVFTDWBAL(P) … #define IXGBE_PVFTDWBAH(P) … #define IXGBE_PVFGPRC(x) … #define IXGBE_PVFGPTC(x) … #define IXGBE_PVFGORC_LSB(x) … #define IXGBE_PVFGORC_MSB(x) … #define IXGBE_PVFGOTC_LSB(x) … #define IXGBE_PVFGOTC_MSB(x) … #define IXGBE_PVFMPRC(x) … #define IXGBE_PVFTDWBALn(q_per_pool, vf_number, vf_q_index) … #define IXGBE_PVFTDWBAHn(q_per_pool, vf_number, vf_q_index) … #define IXGBE_PVFTDHN(q_per_pool, vf_number, vf_q_index) … #define IXGBE_PVFTDTN(q_per_pool, vf_number, vf_q_index) … enum ixgbe_fdir_pballoc_type { … }; #define IXGBE_FDIR_PBALLOC_SIZE_SHIFT … /* Flow Director register values */ #define IXGBE_FDIRCTRL_PBALLOC_64K … #define IXGBE_FDIRCTRL_PBALLOC_128K … #define IXGBE_FDIRCTRL_PBALLOC_256K … #define IXGBE_FDIRCTRL_INIT_DONE … #define IXGBE_FDIRCTRL_PERFECT_MATCH … #define IXGBE_FDIRCTRL_REPORT_STATUS … #define IXGBE_FDIRCTRL_REPORT_STATUS_ALWAYS … #define IXGBE_FDIRCTRL_DROP_Q_SHIFT … #define IXGBE_FDIRCTRL_FLEX_SHIFT … #define IXGBE_FDIRCTRL_DROP_NO_MATCH … #define IXGBE_FDIRCTRL_FILTERMODE_SHIFT … #define IXGBE_FDIRCTRL_FILTERMODE_MACVLAN … #define IXGBE_FDIRCTRL_FILTERMODE_CLOUD … #define IXGBE_FDIRCTRL_SEARCHLIM … #define IXGBE_FDIRCTRL_MAX_LENGTH_SHIFT … #define IXGBE_FDIRCTRL_FULL_THRESH_MASK … #define IXGBE_FDIRCTRL_FULL_THRESH_SHIFT … #define IXGBE_FDIRTCPM_DPORTM_SHIFT … #define IXGBE_FDIRUDPM_DPORTM_SHIFT … #define IXGBE_FDIRIP6M_DIPM_SHIFT … #define IXGBE_FDIRM_VLANID … #define IXGBE_FDIRM_VLANP … #define IXGBE_FDIRM_POOL … #define IXGBE_FDIRM_L4P … #define IXGBE_FDIRM_FLEX … #define IXGBE_FDIRM_DIPv6 … #define IXGBE_FDIRFREE_FREE_MASK … #define IXGBE_FDIRFREE_FREE_SHIFT … #define IXGBE_FDIRFREE_COLL_MASK … #define IXGBE_FDIRFREE_COLL_SHIFT … #define IXGBE_FDIRLEN_MAXLEN_MASK … #define IXGBE_FDIRLEN_MAXLEN_SHIFT … #define IXGBE_FDIRLEN_MAXHASH_MASK … #define IXGBE_FDIRLEN_MAXHASH_SHIFT … #define IXGBE_FDIRUSTAT_ADD_MASK … #define IXGBE_FDIRUSTAT_ADD_SHIFT … #define IXGBE_FDIRUSTAT_REMOVE_MASK … #define IXGBE_FDIRUSTAT_REMOVE_SHIFT … #define IXGBE_FDIRFSTAT_FADD_MASK … #define IXGBE_FDIRFSTAT_FADD_SHIFT … #define IXGBE_FDIRFSTAT_FREMOVE_MASK … #define IXGBE_FDIRFSTAT_FREMOVE_SHIFT … #define IXGBE_FDIRPORT_DESTINATION_SHIFT … #define IXGBE_FDIRVLAN_FLEX_SHIFT … #define IXGBE_FDIRHASH_BUCKET_VALID_SHIFT … #define IXGBE_FDIRHASH_SIG_SW_INDEX_SHIFT … #define IXGBE_FDIRCMD_CMD_MASK … #define IXGBE_FDIRCMD_CMD_ADD_FLOW … #define IXGBE_FDIRCMD_CMD_REMOVE_FLOW … #define IXGBE_FDIRCMD_CMD_QUERY_REM_FILT … #define IXGBE_FDIRCMD_FILTER_VALID … #define IXGBE_FDIRCMD_FILTER_UPDATE … #define IXGBE_FDIRCMD_IPv6DMATCH … #define IXGBE_FDIRCMD_L4TYPE_UDP … #define IXGBE_FDIRCMD_L4TYPE_TCP … #define IXGBE_FDIRCMD_L4TYPE_SCTP … #define IXGBE_FDIRCMD_IPV6 … #define IXGBE_FDIRCMD_CLEARHT … #define IXGBE_FDIRCMD_DROP … #define IXGBE_FDIRCMD_INT … #define IXGBE_FDIRCMD_LAST … #define IXGBE_FDIRCMD_COLLISION … #define IXGBE_FDIRCMD_QUEUE_EN … #define IXGBE_FDIRCMD_FLOW_TYPE_SHIFT … #define IXGBE_FDIRCMD_RX_QUEUE_SHIFT … #define IXGBE_FDIRCMD_RX_TUNNEL_FILTER_SHIFT … #define IXGBE_FDIRCMD_VT_POOL_SHIFT … #define IXGBE_FDIR_INIT_DONE_POLL … #define IXGBE_FDIRCMD_CMD_POLL … #define IXGBE_FDIRCMD_TUNNEL_FILTER … #define IXGBE_FDIR_DROP_QUEUE … /* Manageablility Host Interface defines */ #define IXGBE_HI_MAX_BLOCK_BYTE_LENGTH … #define IXGBE_HI_MAX_BLOCK_DWORD_LENGTH … #define IXGBE_HI_COMMAND_TIMEOUT … #define IXGBE_HI_FLASH_ERASE_TIMEOUT … #define IXGBE_HI_FLASH_UPDATE_TIMEOUT … #define IXGBE_HI_FLASH_APPLY_TIMEOUT … /* CEM Support */ #define FW_CEM_HDR_LEN … #define FW_CEM_CMD_DRIVER_INFO … #define FW_CEM_CMD_DRIVER_INFO_LEN … #define FW_CEM_CMD_RESERVED … #define FW_CEM_UNUSED_VER … #define FW_CEM_MAX_RETRIES … #define FW_CEM_RESP_STATUS_SUCCESS … #define FW_CEM_DRIVER_VERSION_SIZE … #define FW_READ_SHADOW_RAM_CMD … #define FW_READ_SHADOW_RAM_LEN … #define FW_WRITE_SHADOW_RAM_CMD … #define FW_WRITE_SHADOW_RAM_LEN … #define FW_SHADOW_RAM_DUMP_CMD … #define FW_SHADOW_RAM_DUMP_LEN … #define FW_DEFAULT_CHECKSUM … #define FW_NVM_DATA_OFFSET … #define FW_MAX_READ_BUFFER_SIZE … #define FW_DISABLE_RXEN_CMD … #define FW_DISABLE_RXEN_LEN … #define FW_PHY_MGMT_REQ_CMD … #define FW_PHY_TOKEN_REQ_CMD … #define FW_PHY_TOKEN_REQ_LEN … #define FW_PHY_TOKEN_REQ … #define FW_PHY_TOKEN_REL … #define FW_PHY_TOKEN_OK … #define FW_PHY_TOKEN_RETRY … #define FW_PHY_TOKEN_DELAY … #define FW_PHY_TOKEN_WAIT … #define FW_PHY_TOKEN_RETRIES … #define FW_INT_PHY_REQ_CMD … #define FW_INT_PHY_REQ_LEN … #define FW_INT_PHY_REQ_READ … #define FW_INT_PHY_REQ_WRITE … #define FW_PHY_ACT_REQ_CMD … #define FW_PHY_ACT_DATA_COUNT … #define FW_PHY_ACT_REQ_LEN … #define FW_PHY_ACT_INIT_PHY … #define FW_PHY_ACT_SETUP_LINK … #define FW_PHY_ACT_LINK_SPEED_10 … #define FW_PHY_ACT_LINK_SPEED_100 … #define FW_PHY_ACT_LINK_SPEED_1G … #define FW_PHY_ACT_LINK_SPEED_2_5G … #define FW_PHY_ACT_LINK_SPEED_5G … #define FW_PHY_ACT_LINK_SPEED_10G … #define FW_PHY_ACT_LINK_SPEED_20G … #define FW_PHY_ACT_LINK_SPEED_25G … #define FW_PHY_ACT_LINK_SPEED_40G … #define FW_PHY_ACT_LINK_SPEED_50G … #define FW_PHY_ACT_LINK_SPEED_100G … #define FW_PHY_ACT_SETUP_LINK_PAUSE_SHIFT … #define FW_PHY_ACT_SETUP_LINK_PAUSE_MASK … #define FW_PHY_ACT_SETUP_LINK_PAUSE_NONE … #define FW_PHY_ACT_SETUP_LINK_PAUSE_TX … #define FW_PHY_ACT_SETUP_LINK_PAUSE_RX … #define FW_PHY_ACT_SETUP_LINK_PAUSE_RXTX … #define FW_PHY_ACT_SETUP_LINK_LP … #define FW_PHY_ACT_SETUP_LINK_HP … #define FW_PHY_ACT_SETUP_LINK_EEE … #define FW_PHY_ACT_SETUP_LINK_AN … #define FW_PHY_ACT_SETUP_LINK_RSP_DOWN … #define FW_PHY_ACT_GET_LINK_INFO … #define FW_PHY_ACT_GET_LINK_INFO_EEE … #define FW_PHY_ACT_GET_LINK_INFO_FC_TX … #define FW_PHY_ACT_GET_LINK_INFO_FC_RX … #define FW_PHY_ACT_GET_LINK_INFO_POWER … #define FW_PHY_ACT_GET_LINK_INFO_AN_COMPLETE … #define FW_PHY_ACT_GET_LINK_INFO_TEMP … #define FW_PHY_ACT_GET_LINK_INFO_LP_FC_TX … #define FW_PHY_ACT_GET_LINK_INFO_LP_FC_RX … #define FW_PHY_ACT_FORCE_LINK_DOWN … #define FW_PHY_ACT_FORCE_LINK_DOWN_OFF … #define FW_PHY_ACT_PHY_SW_RESET … #define FW_PHY_ACT_PHY_HW_RESET … #define FW_PHY_ACT_GET_PHY_INFO … #define FW_PHY_ACT_UD_2 … #define FW_PHY_ACT_UD_2_10G_KR_EEE … #define FW_PHY_ACT_UD_2_10G_KX4_EEE … #define FW_PHY_ACT_UD_2_1G_KX_EEE … #define FW_PHY_ACT_UD_2_10G_T_EEE … #define FW_PHY_ACT_UD_2_1G_T_EEE … #define FW_PHY_ACT_UD_2_100M_TX_EEE … #define FW_PHY_ACT_RETRIES … #define FW_PHY_INFO_SPEED_MASK … #define FW_PHY_INFO_ID_HI_MASK … #define FW_PHY_INFO_ID_LO_MASK … /* Host Interface Command Structures */ struct ixgbe_hic_hdr { … }; struct ixgbe_hic_hdr2_req { … }; struct ixgbe_hic_hdr2_rsp { … }; ixgbe_hic_hdr2; struct ixgbe_hic_drv_info { … }; struct ixgbe_hic_drv_info2 { … }; /* These need to be dword aligned */ struct ixgbe_hic_read_shadow_ram { … }; struct ixgbe_hic_write_shadow_ram { … }; struct ixgbe_hic_disable_rxen { … }; struct ixgbe_hic_phy_token_req { … }; struct ixgbe_hic_internal_phy_req { … } __packed; struct ixgbe_hic_internal_phy_resp { … }; struct ixgbe_hic_phy_activity_req { … }; struct ixgbe_hic_phy_activity_resp { … }; /* Transmit Descriptor - Advanced */ ixgbe_adv_tx_desc; /* Receive Descriptor - Advanced */ ixgbe_adv_rx_desc; /* Context descriptors */ struct ixgbe_adv_tx_context_desc { … }; /* Adv Transmit Descriptor Config Masks */ #define IXGBE_ADVTXD_DTALEN_MASK … #define IXGBE_ADVTXD_MAC_LINKSEC … #define IXGBE_ADVTXD_MAC_TSTAMP … #define IXGBE_ADVTXD_IPSEC_SA_INDEX_MASK … #define IXGBE_ADVTXD_IPSEC_ESP_LEN_MASK … #define IXGBE_ADVTXD_DTYP_MASK … #define IXGBE_ADVTXD_DTYP_CTXT … #define IXGBE_ADVTXD_DTYP_DATA … #define IXGBE_ADVTXD_DCMD_EOP … #define IXGBE_ADVTXD_DCMD_IFCS … #define IXGBE_ADVTXD_DCMD_RS … #define IXGBE_ADVTXD_DCMD_DDTYP_ISCSI … #define IXGBE_ADVTXD_DCMD_DEXT … #define IXGBE_ADVTXD_DCMD_VLE … #define IXGBE_ADVTXD_DCMD_TSE … #define IXGBE_ADVTXD_STAT_DD … #define IXGBE_ADVTXD_STAT_SN_CRC … #define IXGBE_ADVTXD_STAT_RSV … #define IXGBE_ADVTXD_IDX_SHIFT … #define IXGBE_ADVTXD_CC … #define IXGBE_ADVTXD_POPTS_SHIFT … #define IXGBE_ADVTXD_POPTS_IXSM … #define IXGBE_ADVTXD_POPTS_TXSM … #define IXGBE_ADVTXD_POPTS_IPSEC … #define IXGBE_ADVTXD_POPTS_ISCO_1ST … #define IXGBE_ADVTXD_POPTS_ISCO_MDL … #define IXGBE_ADVTXD_POPTS_ISCO_LAST … #define IXGBE_ADVTXD_POPTS_ISCO_FULL … #define IXGBE_ADVTXD_POPTS_RSV … #define IXGBE_ADVTXD_PAYLEN_SHIFT … #define IXGBE_ADVTXD_MACLEN_SHIFT … #define IXGBE_ADVTXD_VLAN_SHIFT … #define IXGBE_ADVTXD_TUCMD_IPV4 … #define IXGBE_ADVTXD_TUCMD_IPV6 … #define IXGBE_ADVTXD_TUCMD_L4T_UDP … #define IXGBE_ADVTXD_TUCMD_L4T_TCP … #define IXGBE_ADVTXD_TUCMD_L4T_SCTP … #define IXGBE_ADVTXD_TUCMD_L4T_RSV … #define IXGBE_ADVTXD_TUCMD_MKRREQ … #define IXGBE_ADVTXD_TUCMD_IPSEC_TYPE_ESP … #define IXGBE_ADVTXD_TUCMD_IPSEC_ENCRYPT_EN … #define IXGBE_ADVTXT_TUCMD_FCOE … #define IXGBE_ADVTXD_FCOEF_SOF … #define IXGBE_ADVTXD_FCOEF_PARINC … #define IXGBE_ADVTXD_FCOEF_ORIE … #define IXGBE_ADVTXD_FCOEF_ORIS … #define IXGBE_ADVTXD_FCOEF_EOF_N … #define IXGBE_ADVTXD_FCOEF_EOF_T … #define IXGBE_ADVTXD_FCOEF_EOF_NI … #define IXGBE_ADVTXD_FCOEF_EOF_A … #define IXGBE_ADVTXD_FCOEF_EOF_MASK … #define IXGBE_ADVTXD_L4LEN_SHIFT … #define IXGBE_ADVTXD_MSS_SHIFT … /* Autonegotiation advertised speeds */ ixgbe_autoneg_advertised; /* Link speed */ ixgbe_link_speed; #define IXGBE_LINK_SPEED_UNKNOWN … #define IXGBE_LINK_SPEED_10_FULL … #define IXGBE_LINK_SPEED_100_FULL … #define IXGBE_LINK_SPEED_1GB_FULL … #define IXGBE_LINK_SPEED_2_5GB_FULL … #define IXGBE_LINK_SPEED_5GB_FULL … #define IXGBE_LINK_SPEED_10GB_FULL … #define IXGBE_LINK_SPEED_82598_AUTONEG … #define IXGBE_LINK_SPEED_82599_AUTONEG … /* Flow Control Data Sheet defined values * Calculation and defines taken from 802.1bb Annex O */ /* BitTimes (BT) conversion */ #define IXGBE_BT2KB(BT) … #define IXGBE_B2BT(BT) … /* Calculate Delay to respond to PFC */ #define IXGBE_PFC_D … /* Calculate Cable Delay */ #define IXGBE_CABLE_DC … #define IXGBE_CABLE_DO … /* Calculate Interface Delay X540 */ #define IXGBE_PHY_DC … #define IXGBE_MAC_DC … #define IXGBE_XAUI_DC … #define IXGBE_ID_X540 … /* Calculate Interface Delay 82598, 82599 */ #define IXGBE_PHY_D … #define IXGBE_MAC_D … #define IXGBE_XAUI_D … #define IXGBE_ID … /* Calculate Delay incurred from higher layer */ #define IXGBE_HD … /* Calculate PCI Bus delay for low thresholds */ #define IXGBE_PCI_DELAY … /* Calculate X540 delay value in bit times */ #define IXGBE_DV_X540(_max_frame_link, _max_frame_tc) … /* Calculate 82599, 82598 delay value in bit times */ #define IXGBE_DV(_max_frame_link, _max_frame_tc) … /* Calculate low threshold delay values */ #define IXGBE_LOW_DV_X540(_max_frame_tc) … #define IXGBE_LOW_DV(_max_frame_tc) … /* Software ATR hash keys */ #define IXGBE_ATR_BUCKET_HASH_KEY … #define IXGBE_ATR_SIGNATURE_HASH_KEY … /* Software ATR input stream values and masks */ #define IXGBE_ATR_HASH_MASK … #define IXGBE_ATR_L4TYPE_MASK … #define IXGBE_ATR_L4TYPE_UDP … #define IXGBE_ATR_L4TYPE_TCP … #define IXGBE_ATR_L4TYPE_SCTP … #define IXGBE_ATR_L4TYPE_IPV6_MASK … #define IXGBE_ATR_L4TYPE_TUNNEL_MASK … enum ixgbe_atr_flow_type { … }; /* Flow Director ATR input struct. */ ixgbe_atr_input; /* Flow Director compressed ATR hash input struct */ ixgbe_atr_hash_dword; #define IXGBE_MVALS_INIT(m) … enum ixgbe_mvals { … }; enum ixgbe_eeprom_type { … }; enum ixgbe_mac_type { … }; enum ixgbe_phy_type { … }; /* * SFP+ module type IDs: * * ID Module Type * ============= * 0 SFP_DA_CU * 1 SFP_SR * 2 SFP_LR * 3 SFP_DA_CU_CORE0 - 82599-specific * 4 SFP_DA_CU_CORE1 - 82599-specific * 5 SFP_SR/LR_CORE0 - 82599-specific * 6 SFP_SR/LR_CORE1 - 82599-specific */ enum ixgbe_sfp_type { … }; enum ixgbe_media_type { … }; /* Flow Control Settings */ enum ixgbe_fc_mode { … }; /* Smart Speed Settings */ #define IXGBE_SMARTSPEED_MAX_RETRIES … enum ixgbe_smart_speed { … }; /* PCI bus types */ enum ixgbe_bus_type { … }; /* PCI bus speeds */ enum ixgbe_bus_speed { … }; /* PCI bus widths */ enum ixgbe_bus_width { … }; struct ixgbe_addr_filter_info { … }; /* Bus parameters */ struct ixgbe_bus_info { … }; /* Flow control parameters */ struct ixgbe_fc_info { … }; /* Statistics counters collected by the MAC */ struct ixgbe_hw_stats { … }; /* forward declaration */ struct ixgbe_hw; /* Function pointer table */ struct ixgbe_eeprom_operations { … }; struct ixgbe_mac_operations { … }; struct ixgbe_phy_operations { … }; struct ixgbe_link_operations { … }; struct ixgbe_link_info { … }; struct ixgbe_eeprom_info { … }; #define IXGBE_FLAGS_DOUBLE_RESET_REQUIRED … struct ixgbe_mac_info { … }; struct ixgbe_phy_info { … }; #include "ixgbe_mbx.h" struct ixgbe_mbx_operations { … }; struct ixgbe_mbx_stats { … }; struct ixgbe_mbx_info { … }; struct ixgbe_hw { … }; struct ixgbe_info { … }; #define IXGBE_FUSES0_GROUP(_i) … #define IXGBE_FUSES0_300MHZ … #define IXGBE_FUSES0_REV_MASK … #define IXGBE_KRM_PORT_CAR_GEN_CTRL(P) … #define IXGBE_KRM_LINK_S1(P) … #define IXGBE_KRM_LINK_CTRL_1(P) … #define IXGBE_KRM_AN_CNTL_1(P) … #define IXGBE_KRM_AN_CNTL_8(P) … #define IXGBE_KRM_SGMII_CTRL(P) … #define IXGBE_KRM_LP_BASE_PAGE_HIGH(P) … #define IXGBE_KRM_DSP_TXFFE_STATE_4(P) … #define IXGBE_KRM_DSP_TXFFE_STATE_5(P) … #define IXGBE_KRM_RX_TRN_LINKUP_CTRL(P) … #define IXGBE_KRM_PMD_DFX_BURNIN(P) … #define IXGBE_KRM_PMD_FLX_MASK_ST20(P) … #define IXGBE_KRM_TX_COEFF_CTRL_1(P) … #define IXGBE_KRM_RX_ANA_CTL(P) … #define IXGBE_KRM_PMD_FLX_MASK_ST20_SFI_10G_DA … #define IXGBE_KRM_PMD_FLX_MASK_ST20_SFI_10G_SR … #define IXGBE_KRM_PMD_FLX_MASK_ST20_SFI_10G_LR … #define IXGBE_KRM_PMD_FLX_MASK_ST20_SGMII_EN … #define IXGBE_KRM_PMD_FLX_MASK_ST20_AN37_EN … #define IXGBE_KRM_PMD_FLX_MASK_ST20_AN_EN … #define IXGBE_KRM_PMD_FLX_MASK_ST20_SPEED_10M … #define IXGBE_KRM_PMD_FLX_MASK_ST20_SPEED_100M … #define IXGBE_KRM_PMD_FLX_MASK_ST20_SPEED_1G … #define IXGBE_KRM_PMD_FLX_MASK_ST20_SPEED_10G … #define IXGBE_KRM_PMD_FLX_MASK_ST20_SPEED_AN … #define IXGBE_KRM_PMD_FLX_MASK_ST20_SPEED_2_5G … #define IXGBE_KRM_PMD_FLX_MASK_ST20_SPEED_MASK … #define IXGBE_KRM_PMD_FLX_MASK_ST20_FW_AN_RESTART … #define IXGBE_KRM_PORT_CAR_GEN_CTRL_NELB_32B … #define IXGBE_KRM_PORT_CAR_GEN_CTRL_NELB_KRPCS … #define IXGBE_KRM_LINK_CTRL_1_TETH_FORCE_SPEED_MASK … #define IXGBE_KRM_LINK_CTRL_1_TETH_FORCE_SPEED_1G … #define IXGBE_KRM_LINK_CTRL_1_TETH_FORCE_SPEED_10G … #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_SGMII_EN … #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_CLAUSE_37_EN … #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_FEC_REQ … #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_CAP_FEC … #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_CAP_KX … #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_CAP_KR … #define IXGBE_KRM_LINK_CTRL_1_TETH_EEE_CAP_KX … #define IXGBE_KRM_LINK_CTRL_1_TETH_EEE_CAP_KR … #define IXGBE_KRM_LINK_S1_MAC_AN_COMPLETE … #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_ENABLE … #define IXGBE_KRM_LINK_CTRL_1_TETH_AN_RESTART … #define IXGBE_KRM_AN_CNTL_1_SYM_PAUSE … #define IXGBE_KRM_AN_CNTL_1_ASM_PAUSE … #define IXGBE_KRM_AN_CNTL_8_LINEAR … #define IXGBE_KRM_AN_CNTL_8_LIMITING … #define IXGBE_KRM_LP_BASE_PAGE_HIGH_SYM_PAUSE … #define IXGBE_KRM_LP_BASE_PAGE_HIGH_ASM_PAUSE … #define IXGBE_KRM_SGMII_CTRL_MAC_TAR_FORCE_100_D … #define IXGBE_KRM_SGMII_CTRL_MAC_TAR_FORCE_10_D … #define IXGBE_KRM_DSP_TXFFE_STATE_C0_EN … #define IXGBE_KRM_DSP_TXFFE_STATE_CP1_CN1_EN … #define IXGBE_KRM_DSP_TXFFE_STATE_CO_ADAPT_EN … #define IXGBE_KRM_RX_TRN_LINKUP_CTRL_CONV_WO_PROTOCOL … #define IXGBE_KRM_RX_TRN_LINKUP_CTRL_PROTOCOL_BYPASS … #define IXGBE_KRM_PMD_DFX_BURNIN_TX_RX_KR_LB_MASK … #define IXGBE_KRM_TX_COEFF_CTRL_1_CMINUS1_OVRRD_EN … #define IXGBE_KRM_TX_COEFF_CTRL_1_CPLUS1_OVRRD_EN … #define IXGBE_KRM_TX_COEFF_CTRL_1_CZERO_EN … #define IXGBE_KRM_TX_COEFF_CTRL_1_OVRRD_EN … #define IXGBE_SB_IOSF_INDIRECT_CTRL … #define IXGBE_SB_IOSF_INDIRECT_DATA … #define IXGBE_SB_IOSF_CTRL_ADDR_SHIFT … #define IXGBE_SB_IOSF_CTRL_ADDR_MASK … #define IXGBE_SB_IOSF_CTRL_RESP_STAT_SHIFT … #define IXGBE_SB_IOSF_CTRL_RESP_STAT_MASK … #define IXGBE_SB_IOSF_CTRL_CMPL_ERR_SHIFT … #define IXGBE_SB_IOSF_CTRL_CMPL_ERR_MASK … #define IXGBE_SB_IOSF_CTRL_TARGET_SELECT_SHIFT … #define IXGBE_SB_IOSF_CTRL_TARGET_SELECT_MASK … #define IXGBE_SB_IOSF_CTRL_BUSY_SHIFT … #define IXGBE_SB_IOSF_CTRL_BUSY … #define IXGBE_SB_IOSF_TARGET_KR_PHY … #define IXGBE_NW_MNG_IF_SEL … #define IXGBE_NW_MNG_IF_SEL_MDIO_ACT … #define IXGBE_NW_MNG_IF_SEL_PHY_SPEED_10M … #define IXGBE_NW_MNG_IF_SEL_PHY_SPEED_100M … #define IXGBE_NW_MNG_IF_SEL_PHY_SPEED_1G … #define IXGBE_NW_MNG_IF_SEL_PHY_SPEED_2_5G … #define IXGBE_NW_MNG_IF_SEL_PHY_SPEED_10G … #define IXGBE_NW_MNG_IF_SEL_SGMII_ENABLE … #define IXGBE_NW_MNG_IF_SEL_INT_PHY_MODE … #define IXGBE_NW_MNG_IF_SEL_MDIO_PHY_ADD_SHIFT … #define IXGBE_NW_MNG_IF_SEL_MDIO_PHY_ADD … #endif /* _IXGBE_TYPE_H_ */
Codebase Browser
linux