/* SPDX-License-Identifier: GPL-2.0 */ /* Copyright(c) 2009-2012 Realtek Corporation.*/ #ifndef __REALTEK_92S_DEF_H__ #define __REALTEK_92S_DEF_H__ #define RX_MPDU_QUEUE … #define RX_CMD_QUEUE … #define SHORT_SLOT_TIME … #define NON_SHORT_SLOT_TIME … /* Queue Select Value in TxDesc */ #define QSLT_BK … #define QSLT_BE … #define QSLT_VI … #define QSLT_VO … #define QSLT_BEACON … #define QSLT_HIGH … #define QSLT_MGNT … #define QSLT_CMD … /* Tx Desc */ #define TX_DESC_SIZE_RTL8192S … #define TX_CMDDESC_SIZE_RTL8192S … /* macros to read/write various fields in RX or TX descriptors */ /* Dword 0 */ static inline void set_tx_desc_pkt_size(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_offset(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_last_seg(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_first_seg(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_linip(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_own(__le32 *__pdesc, u32 __val) { … } static inline u32 get_tx_desc_own(__le32 *__pdesc) { … } /* Dword 1 */ static inline void set_tx_desc_macid(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_queue_sel(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_non_qos(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_sec_type(__le32 *__pdesc, u32 __val) { … } /* Dword 2 */ static inline void set_tx_desc_rsvd_macid(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_agg_enable(__le32 *__pdesc, u32 __val) { … } /* Dword 3 */ static inline void set_tx_desc_seq(__le32 *__pdesc, u32 __val) { … } /* Dword 4 */ static inline void set_tx_desc_rts_rate(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_cts_enable(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_rts_enable(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_ra_brsr_id(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_txht(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_tx_short(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_tx_bandwidth(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_tx_sub_carrier(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_rts_short(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_rts_bandwidth(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_rts_sub_carrier(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_rts_stbc(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_user_rate(__le32 *__pdesc, u32 __val) { … } /* Dword 5 */ static inline void set_tx_desc_packet_id(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_tx_rate(__le32 *__pdesc, u32 __val) { … } static inline void set_tx_desc_data_rate_fb_limit(__le32 *__pdesc, u32 __val) { … } /* Dword 7 */ static inline void set_tx_desc_tx_buffer_size(__le32 *__pdesc, u32 __val) { … } /* Dword 8 */ static inline void set_tx_desc_tx_buffer_address(__le32 *__pdesc, u32 __val) { … } static inline u32 get_tx_desc_tx_buffer_address(__le32 *__pdesc) { … } /* Dword 9 */ static inline void set_tx_desc_next_desc_address(__le32 *__pdesc, u32 __val) { … } /* Because the PCI Tx descriptors are chaied at the * initialization and all the NextDescAddresses in * these descriptors cannot not be cleared (,or * driver/HW cannot find the next descriptor), the * offset 36 (NextDescAddresses) is reserved when * the desc is cleared. */ #define TX_DESC_NEXT_DESC_OFFSET … #define CLEAR_PCI_TX_DESC_CONTENT(__pdesc, _size) … /* Rx Desc */ #define RX_STATUS_DESC_SIZE … #define RX_DRV_INFO_SIZE_UNIT … /* DWORD 0 */ static inline void set_rx_status_desc_pkt_len(__le32 *__pdesc, u32 __val) { … } static inline void set_rx_status_desc_eor(__le32 *__pdesc, u32 __val) { … } static inline void set_rx_status_desc_own(__le32 *__pdesc, u32 __val) { … } static inline u32 get_rx_status_desc_pkt_len(__le32 *__pdesc) { … } static inline u32 get_rx_status_desc_crc32(__le32 *__pdesc) { … } static inline u32 get_rx_status_desc_icv(__le32 *__pdesc) { … } static inline u32 get_rx_status_desc_drvinfo_size(__le32 *__pdesc) { … } static inline u32 get_rx_status_desc_shift(__le32 *__pdesc) { … } static inline u32 get_rx_status_desc_phy_status(__le32 *__pdesc) { … } static inline u32 get_rx_status_desc_swdec(__le32 *__pdesc) { … } static inline u32 get_rx_status_desc_own(__le32 *__pdesc) { … } /* DWORD 1 */ static inline u32 get_rx_status_desc_paggr(__le32 *__pdesc) { … } static inline u32 get_rx_status_desc_faggr(__le32 *__pdesc) { … } /* DWORD 3 */ static inline u32 get_rx_status_desc_rx_mcs(__le32 *__pdesc) { … } static inline u32 get_rx_status_desc_rx_ht(__le32 *__pdesc) { … } static inline u32 get_rx_status_desc_splcp(__le32 *__pdesc) { … } static inline u32 get_rx_status_desc_bw(__le32 *__pdesc) { … } /* DWORD 5 */ static inline u32 get_rx_status_desc_tsfl(__le32 *__pdesc) { … } /* DWORD 6 */ static inline void set_rx_status__desc_buff_addr(__le32 *__pdesc, u32 __val) { … } static inline u32 get_rx_status_desc_buff_addr(__le32 *__pdesc) { … } #define SE_RX_HAL_IS_CCK_RATE(_pdesc) … enum rf_optype { … }; enum ic_inferiority { … }; enum fwcmd_iotype { … }; /* Driver info contain PHY status * and other variabel size info * PHY Status content as below */ struct rx_fwinfo { … }; struct phy_sts_cck_8192s_t { … }; #endif
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