/* SPDX-License-Identifier: GPL-2.0-or-later */ /* * drivers/video/mmp/hw/mmp_ctrl.h * * Copyright (C) 2012 Marvell Technology Group Ltd. * Authors: Guoqing Li <[email protected]> * Lisa Du <[email protected]> * Zhou Zhu <[email protected]> */ #ifndef _MMP_CTRL_H_ #define _MMP_CTRL_H_ #include <video/mmp_disp.h> /* ------------< LCD register >------------ */ struct lcd_regs { … }; #define intf_ctrl(id) … #define dma_ctrl0(id) … #define dma_ctrl1(id) … #define dma_ctrl(ctrl1, id) … /* 32 bit TV Path DMA Control 0*/ #define LCD_TV_CTRL0 … /* 32 bit TV Path DMA Control 1*/ #define LCD_TV_CTRL1 … /* 32 bit TV Path Video Contrast*/ #define LCD_TV_CONTRAST … /* 32 bit TV Path Video Saturation*/ #define LCD_TV_SATURATION … /* 32 bit TV Path Video Hue Adjust*/ #define LCD_TV_CBSH_HUE … /* 32 bit TV Path TVIF Control Register */ #define LCD_TVIF_CTRL … #define TV_VBLNK_VALID_EN … /* 32 bit TV Path I/O Pad Control*/ #define LCD_TVIOPAD_CTRL … /* 32 bit TV Path Cloc Divider */ #define LCD_TCLK_DIV … #define LCD_SCLK(path) … #define intf_rbswap_ctrl(id) … /* dither configure */ #define LCD_DITHER_CTRL … #define DITHER_TBL_INDEX_SEL(s) … #define DITHER_MODE2(m) … #define DITHER_MODE2_SHIFT … #define DITHER_4X8_EN2 … #define DITHER_4X8_EN2_SHIFT … #define DITHER_EN2 … #define DITHER_MODE1(m) … #define DITHER_MODE1_SHIFT … #define DITHER_4X8_EN1 … #define DITHER_4X8_EN1_SHIFT … #define DITHER_EN1 … /* dither table data was fixed by video bpp of input and output*/ #define DITHER_TB_4X4_INDEX0 … #define DITHER_TB_4X4_INDEX1 … #define DITHER_TB_4X8_INDEX0 … #define DITHER_TB_4X8_INDEX1 … #define DITHER_TB_4X8_INDEX2 … #define DITHER_TB_4X8_INDEX3 … #define LCD_DITHER_TBL_DATA … /* Video Frame 0&1 start address registers */ #define LCD_SPU_DMA_START_ADDR_Y0 … #define LCD_SPU_DMA_START_ADDR_U0 … #define LCD_SPU_DMA_START_ADDR_V0 … #define LCD_CFG_DMA_START_ADDR_0 … #define LCD_SPU_DMA_START_ADDR_Y1 … #define LCD_SPU_DMA_START_ADDR_U1 … #define LCD_SPU_DMA_START_ADDR_V1 … #define LCD_CFG_DMA_START_ADDR_1 … /* YC & UV Pitch */ #define LCD_SPU_DMA_PITCH_YC … #define SPU_DMA_PITCH_C(c) … #define SPU_DMA_PITCH_Y(y) … #define LCD_SPU_DMA_PITCH_UV … #define SPU_DMA_PITCH_V(v) … #define SPU_DMA_PITCH_U(u) … /* Video Starting Point on Screen Register */ #define LCD_SPUT_DMA_OVSA_HPXL_VLN … #define CFG_DMA_OVSA_VLN(y) … #define CFG_DMA_OVSA_HPXL(x) … /* Video Size Register */ #define LCD_SPU_DMA_HPXL_VLN … #define CFG_DMA_VLN(y) … #define CFG_DMA_HPXL(x) … /* Video Size After zooming Register */ #define LCD_SPU_DZM_HPXL_VLN … #define CFG_DZM_VLN(y) … #define CFG_DZM_HPXL(x) … /* Graphic Frame 0&1 Starting Address Register */ #define LCD_CFG_GRA_START_ADDR0 … #define LCD_CFG_GRA_START_ADDR1 … /* Graphic Frame Pitch */ #define LCD_CFG_GRA_PITCH … /* Graphic Starting Point on Screen Register */ #define LCD_SPU_GRA_OVSA_HPXL_VLN … #define CFG_GRA_OVSA_VLN(y) … #define CFG_GRA_OVSA_HPXL(x) … /* Graphic Size Register */ #define LCD_SPU_GRA_HPXL_VLN … #define CFG_GRA_VLN(y) … #define CFG_GRA_HPXL(x) … /* Graphic Size after Zooming Register */ #define LCD_SPU_GZM_HPXL_VLN … #define CFG_GZM_VLN(y) … #define CFG_GZM_HPXL(x) … /* HW Cursor Starting Point on Screen Register */ #define LCD_SPU_HWC_OVSA_HPXL_VLN … #define CFG_HWC_OVSA_VLN(y) … #define CFG_HWC_OVSA_HPXL(x) … /* HW Cursor Size */ #define LCD_SPU_HWC_HPXL_VLN … #define CFG_HWC_VLN(y) … #define CFG_HWC_HPXL(x) … /* Total Screen Size Register */ #define LCD_SPUT_V_H_TOTAL … #define CFG_V_TOTAL(y) … #define CFG_H_TOTAL(x) … /* Total Screen Active Size Register */ #define LCD_SPU_V_H_ACTIVE … #define CFG_V_ACTIVE(y) … #define CFG_H_ACTIVE(x) … /* Screen H&V Porch Register */ #define LCD_SPU_H_PORCH … #define CFG_H_BACK_PORCH(b) … #define CFG_H_FRONT_PORCH(f) … #define LCD_SPU_V_PORCH … #define CFG_V_BACK_PORCH(b) … #define CFG_V_FRONT_PORCH(f) … /* Screen Blank Color Register */ #define LCD_SPU_BLANKCOLOR … #define CFG_BLANKCOLOR_MASK … #define CFG_BLANKCOLOR_R_MASK … #define CFG_BLANKCOLOR_G_MASK … #define CFG_BLANKCOLOR_B_MASK … /* HW Cursor Color 1&2 Register */ #define LCD_SPU_ALPHA_COLOR1 … #define CFG_HWC_COLOR1 … #define CFG_HWC_COLOR1_R(red) … #define CFG_HWC_COLOR1_G(green) … #define CFG_HWC_COLOR1_B(blue) … #define CFG_HWC_COLOR1_R_MASK … #define CFG_HWC_COLOR1_G_MASK … #define CFG_HWC_COLOR1_B_MASK … #define LCD_SPU_ALPHA_COLOR2 … #define CFG_HWC_COLOR2 … #define CFG_HWC_COLOR2_R_MASK … #define CFG_HWC_COLOR2_G_MASK … #define CFG_HWC_COLOR2_B_MASK … /* Video YUV Color Key Control */ #define LCD_SPU_COLORKEY_Y … #define CFG_CKEY_Y2(y2) … #define CFG_CKEY_Y2_MASK … #define CFG_CKEY_Y1(y1) … #define CFG_CKEY_Y1_MASK … #define CFG_CKEY_Y(y) … #define CFG_CKEY_Y_MASK … #define CFG_ALPHA_Y(y) … #define CFG_ALPHA_Y_MASK … #define LCD_SPU_COLORKEY_U … #define CFG_CKEY_U2(u2) … #define CFG_CKEY_U2_MASK … #define CFG_CKEY_U1(u1) … #define CFG_CKEY_U1_MASK … #define CFG_CKEY_U(u) … #define CFG_CKEY_U_MASK … #define CFG_ALPHA_U(u) … #define CFG_ALPHA_U_MASK … #define LCD_SPU_COLORKEY_V … #define CFG_CKEY_V2(v2) … #define CFG_CKEY_V2_MASK … #define CFG_CKEY_V1(v1) … #define CFG_CKEY_V1_MASK … #define CFG_CKEY_V(v) … #define CFG_CKEY_V_MASK … #define CFG_ALPHA_V(v) … #define CFG_ALPHA_V_MASK … /* Graphics/Video DMA color key enable bits in LCD_TV_CTRL1 */ #define CFG_CKEY_GRA … #define CFG_CKEY_DMA … /* Interlace mode enable bits in LCD_TV_CTRL1 */ #define CFG_TV_INTERLACE_EN … #define CFG_TV_NIB … #define LCD_PN_SEPXLCNT … /* SPI Read Data Register */ #define LCD_SPU_SPI_RXDATA … /* Smart Panel Read Data Register */ #define LCD_SPU_ISA_RSDATA … #define ISA_RXDATA_16BIT_1_DATA_MASK … #define ISA_RXDATA_16BIT_2_DATA_MASK … #define ISA_RXDATA_16BIT_3_DATA_MASK … #define ISA_RXDATA_16BIT_4_DATA_MASK … #define ISA_RXDATA_32BIT_1_DATA_MASK … #define LCD_SPU_DBG_ISA … #define LCD_SPU_DMAVLD_YC … #define LCD_SPU_DMAVLD_UV … #define LCD_SPU_DMAVLD_UVSPU_GRAVLD … #define LCD_READ_IOPAD … #define LCD_DMAVLD_YC … #define LCD_DMAVLD_UV … #define LCD_TVGGRAVLD_HLEN … /* HWC SRAM Read Data Register */ #define LCD_SPU_HWC_RDDAT … /* Gamma Table SRAM Read Data Register */ #define LCD_SPU_GAMMA_RDDAT … #define CFG_GAMMA_RDDAT_MASK … /* Palette Table SRAM Read Data Register */ #define LCD_SPU_PALETTE_RDDAT … #define CFG_PALETTE_RDDAT_MASK … #define LCD_SPU_DBG_DMATOP … #define LCD_SPU_DBG_GRATOP … #define LCD_SPU_DBG_TXCTRL … #define LCD_SPU_DBG_SLVTOP … #define LCD_SPU_DBG_MUXTOP … #define LCD_SLV_DBG … #define LCD_TVDVLD_YC … #define LCD_TVDVLD_UV … #define LCD_TVC_RDDAT … #define LCD_TV_GAMMA_RDDAT … /* I/O Pads Input Read Only Register */ #define LCD_SPU_IOPAD_IN … #define CFG_IOPAD_IN_MASK … #define LCD_TV_PALETTE_RDDAT … /* Reserved Read Only Registers */ #define LCD_CFG_RDREG5F … #define IRE_FRAME_CNT_MASK … #define IPE_FRAME_CNT_MASK … #define GRA_FRAME_CNT_MASK … #define DMA_FRAME_CNT_MASK … #define LCD_FRAME_CNT … /* SPI Control Register. */ #define LCD_SPU_SPI_CTRL … #define CFG_SCLKCNT(div) … #define CFG_SCLKCNT_MASK … #define CFG_RXBITS(rx) … #define CFG_RXBITS_MASK … #define CFG_TXBITS(tx) … #define CFG_TXBITS_MASK … #define CFG_CLKINV(clk) … #define CFG_CLKINV_MASK … #define CFG_KEEPXFER(transfer) … #define CFG_KEEPXFER_MASK … #define CFG_RXBITSTO0(rx) … #define CFG_RXBITSTO0_MASK … #define CFG_TXBITSTO0(tx) … #define CFG_TXBITSTO0_MASK … #define CFG_SPI_ENA(spi) … #define CFG_SPI_ENA_MASK … #define CFG_SPI_SEL(spi) … #define CFG_SPI_SEL_MASK … #define CFG_SPI_3W4WB(wire) … #define CFG_SPI_3W4WB_MASK … #define CFG_SPI_START(start) … #define CFG_SPI_START_MASK … /* SPI Tx Data Register */ #define LCD_SPU_SPI_TXDATA … /* 1. Smart Pannel 8-bit Bus Control Register. 2. AHB Slave Path Data Port Register */ #define LCD_SPU_SMPN_CTRL … /* DMA Control 0 Register */ #define LCD_SPU_DMA_CTRL0 … #define CFG_NOBLENDING(nb) … #define CFG_NOBLENDING_MASK … #define CFG_GAMMA_ENA(gn) … #define CFG_GAMMA_ENA_MASK … #define CFG_CBSH_ENA(cn) … #define CFG_CBSH_ENA_MASK … #define CFG_PALETTE_ENA(pn) … #define CFG_PALETTE_ENA_MASK … #define CFG_ARBFAST_ENA(an) … #define CFG_ARBFAST_ENA_MASK … #define CFG_HWC_1BITMOD(mode) … #define CFG_HWC_1BITMOD_MASK … #define CFG_HWC_1BITENA(mn) … #define CFG_HWC_1BITENA_MASK … #define CFG_HWC_ENA(cn) … #define CFG_HWC_ENA_MASK … #define CFG_DMAFORMAT(dmaformat) … #define CFG_DMAFORMAT_MASK … #define CFG_GRAFORMAT(graformat) … #define CFG_GRAFORMAT_MASK … /* for graphic part */ #define CFG_GRA_FTOGGLE(toggle) … #define CFG_GRA_FTOGGLE_MASK … #define CFG_GRA_HSMOOTH(smooth) … #define CFG_GRA_HSMOOTH_MASK … #define CFG_GRA_TSTMODE(test) … #define CFG_GRA_TSTMODE_MASK … #define CFG_GRA_SWAPRB(swap) … #define CFG_GRA_SWAPRB_MASK … #define CFG_GRA_SWAPUV(swap) … #define CFG_GRA_SWAPUV_MASK … #define CFG_GRA_SWAPYU(swap) … #define CFG_GRA_SWAPYU_MASK … #define CFG_GRA_SWAP_MASK … #define CFG_YUV2RGB_GRA(cvrt) … #define CFG_YUV2RGB_GRA_MASK … #define CFG_GRA_ENA(gra) … #define CFG_GRA_ENA_MASK … #define dma0_gfx_masks … /* for video part */ #define CFG_DMA_FTOGGLE(toggle) … #define CFG_DMA_FTOGGLE_MASK … #define CFG_DMA_HSMOOTH(smooth) … #define CFG_DMA_HSMOOTH_MASK … #define CFG_DMA_TSTMODE(test) … #define CFG_DMA_TSTMODE_MASK … #define CFG_DMA_SWAPRB(swap) … #define CFG_DMA_SWAPRB_MASK … #define CFG_DMA_SWAPUV(swap) … #define CFG_DMA_SWAPUV_MASK … #define CFG_DMA_SWAPYU(swap) … #define CFG_DMA_SWAPYU_MASK … #define CFG_DMA_SWAP_MASK … #define CFG_YUV2RGB_DMA(cvrt) … #define CFG_YUV2RGB_DMA_MASK … #define CFG_DMA_ENA(video) … #define CFG_DMA_ENA_MASK … #define dma0_vid_masks … #define dma_palette(val) … #define dma_fmt(vid, val) … #define dma_swaprb(vid, val) … #define dma_swapuv(vid, val) … #define dma_swapyuv(vid, val) … #define dma_csc(vid, val) … #define dma_hsmooth(vid, val) … #define dma_mask(vid) … /* DMA Control 1 Register */ #define LCD_SPU_DMA_CTRL1 … #define CFG_FRAME_TRIG(trig) … #define CFG_FRAME_TRIG_MASK … #define CFG_VSYNC_TRIG(trig) … #define CFG_VSYNC_TRIG_MASK … #define CFG_VSYNC_INV(inv) … #define CFG_VSYNC_INV_MASK … #define CFG_COLOR_KEY_MODE(cmode) … #define CFG_COLOR_KEY_MASK … #define CFG_CARRY(carry) … #define CFG_CARRY_MASK … #define CFG_LNBUF_ENA(lnbuf) … #define CFG_LNBUF_ENA_MASK … #define CFG_GATED_ENA(gated) … #define CFG_GATED_ENA_MASK … #define CFG_PWRDN_ENA(power) … #define CFG_PWRDN_ENA_MASK … #define CFG_DSCALE(dscale) … #define CFG_DSCALE_MASK … #define CFG_ALPHA_MODE(amode) … #define CFG_ALPHA_MODE_MASK … #define CFG_ALPHA(alpha) … #define CFG_ALPHA_MASK … #define CFG_PXLCMD(pxlcmd) … #define CFG_PXLCMD_MASK … /* SRAM Control Register */ #define LCD_SPU_SRAM_CTRL … #define CFG_SRAM_INIT_WR_RD(mode) … #define CFG_SRAM_INIT_WR_RD_MASK … #define CFG_SRAM_ADDR_LCDID(id) … #define CFG_SRAM_ADDR_LCDID_MASK … #define CFG_SRAM_ADDR(addr) … #define CFG_SRAM_ADDR_MASK … /* SRAM Write Data Register */ #define LCD_SPU_SRAM_WRDAT … /* SRAM RTC/WTC Control Register */ #define LCD_SPU_SRAM_PARA0 … /* SRAM Power Down Control Register */ #define LCD_SPU_SRAM_PARA1 … #define CFG_CSB_256x32(hwc) … #define CFG_CSB_256x32_MASK … #define CFG_CSB_256x24(palette) … #define CFG_CSB_256x24_MASK … #define CFG_CSB_256x8(gamma) … #define CFG_CSB_256x8_MASK … #define CFG_PDWN256x32(pdwn) … #define CFG_PDWN256x32_MASK … #define CFG_PDWN256x24(pdwn) … #define CFG_PDWN256x24_MASK … #define CFG_PDWN256x8(pdwn) … #define CFG_PDWN256x8_MASK … #define CFG_PDWN32x32(pdwn) … #define CFG_PDWN32x32_MASK … #define CFG_PDWN16x66(pdwn) … #define CFG_PDWN16x66_MASK … #define CFG_PDWN32x66(pdwn) … #define CFG_PDWN32x66_MASK … #define CFG_PDWN64x66(pdwn) … #define CFG_PDWN64x66_MASK … /* Smart or Dumb Panel Clock Divider */ #define LCD_CFG_SCLK_DIV … #define SCLK_SRC_SEL(src) … #define SCLK_SRC_SEL_MASK … #define SCLK_DISABLE … #define CLK_FRACDIV(frac) … #define CLK_FRACDIV_MASK … #define DSI1_BITCLK_DIV(div) … #define DSI1_BITCLK_DIV_MASK … #define CLK_INT_DIV(div) … #define CLK_INT_DIV_MASK … /* Video Contrast Register */ #define LCD_SPU_CONTRAST … #define CFG_BRIGHTNESS(bright) … #define CFG_BRIGHTNESS_MASK … #define CFG_CONTRAST(contrast) … #define CFG_CONTRAST_MASK … /* Video Saturation Register */ #define LCD_SPU_SATURATION … #define CFG_C_MULTS(mult) … #define CFG_C_MULTS_MASK … #define CFG_SATURATION(sat) … #define CFG_SATURATION_MASK … /* Video Hue Adjust Register */ #define LCD_SPU_CBSH_HUE … #define CFG_SIN0(sin0) … #define CFG_SIN0_MASK … #define CFG_COS0(con0) … #define CFG_COS0_MASK … /* Dump LCD Panel Control Register */ #define LCD_SPU_DUMB_CTRL … #define CFG_DUMBMODE(mode) … #define CFG_DUMBMODE_MASK … #define CFG_INTFRBSWAP(mode) … #define CFG_INTFRBSWAP_MASK … #define CFG_LCDGPIO_O(data) … #define CFG_LCDGPIO_O_MASK … #define CFG_LCDGPIO_ENA(gpio) … #define CFG_LCDGPIO_ENA_MASK … #define CFG_BIAS_OUT(bias) … #define CFG_BIAS_OUT_MASK … #define CFG_REVERSE_RGB(RGB) … #define CFG_REVERSE_RGB_MASK … #define CFG_INV_COMPBLANK(blank) … #define CFG_INV_COMPBLANK_MASK … #define CFG_INV_COMPSYNC(sync) … #define CFG_INV_COMPSYNC_MASK … #define CFG_INV_HENA(hena) … #define CFG_INV_HENA_MASK … #define CFG_INV_VSYNC(vsync) … #define CFG_INV_VSYNC_MASK … #define CFG_INV_HSYNC(hsync) … #define CFG_INV_HSYNC_MASK … #define CFG_INV_PCLK(pclk) … #define CFG_INV_PCLK_MASK … #define CFG_DUMB_ENA(dumb) … #define CFG_DUMB_ENA_MASK … /* LCD I/O Pads Control Register */ #define SPU_IOPAD_CONTROL … #define CFG_GRA_VM_ENA(vm) … #define CFG_GRA_VM_ENA_MASK … #define CFG_DMA_VM_ENA(vm) … #define CFG_DMA_VM_ENA_MASK … #define CFG_CMD_VM_ENA(vm) … #define CFG_CMD_VM_ENA_MASK … #define CFG_CSC(csc) … #define CFG_CSC_MASK … #define CFG_BOUNDARY(size) … #define CFG_BOUNDARY_MASK … #define CFG_BURST(len) … #define CFG_BURST_MASK … #define CFG_IOPADMODE(iopad) … #define CFG_IOPADMODE_MASK … /* LCD Interrupt Control Register */ #define SPU_IRQ_ENA … #define DMA_FRAME_IRQ0_ENA(irq) … #define DMA_FRAME_IRQ0_ENA_MASK … #define DMA_FRAME_IRQ1_ENA(irq) … #define DMA_FRAME_IRQ1_ENA_MASK … #define DMA_FF_UNDERFLOW_ENA(ff) … #define DMA_FF_UNDERFLOW_ENA_MASK … #define AXI_BUS_ERROR_IRQ_ENA(irq) … #define AXI_BUS_ERROR_IRQ_ENA_MASK … #define GRA_FRAME_IRQ0_ENA(irq) … #define GRA_FRAME_IRQ0_ENA_MASK … #define GRA_FRAME_IRQ1_ENA(irq) … #define GRA_FRAME_IRQ1_ENA_MASK … #define GRA_FF_UNDERFLOW_ENA(ff) … #define GRA_FF_UNDERFLOW_ENA_MASK … #define VSYNC_IRQ_ENA(vsync_irq) … #define VSYNC_IRQ_ENA_MASK … #define DUMB_FRAMEDONE_ENA(fdone) … #define DUMB_FRAMEDONE_ENA_MASK … #define TWC_FRAMEDONE_ENA(fdone) … #define TWC_FRAMEDONE_ENA_MASK … #define HWC_FRAMEDONE_ENA(fdone) … #define HWC_FRAMEDONE_ENA_MASK … #define SLV_IRQ_ENA(irq) … #define SLV_IRQ_ENA_MASK … #define SPI_IRQ_ENA(irq) … #define SPI_IRQ_ENA_MASK … #define PWRDN_IRQ_ENA(irq) … #define PWRDN_IRQ_ENA_MASK … #define AXI_LATENCY_TOO_LONG_IRQ_ENA(irq) … #define AXI_LATENCY_TOO_LONG_IRQ_ENA_MASK … #define CLEAN_SPU_IRQ_ISR(irq) … #define CLEAN_SPU_IRQ_ISR_MASK … #define TV_DMA_FRAME_IRQ0_ENA(irq) … #define TV_DMA_FRAME_IRQ0_ENA_MASK … #define TV_DMA_FRAME_IRQ1_ENA(irq) … #define TV_DMA_FRAME_IRQ1_ENA_MASK … #define TV_DMA_FF_UNDERFLOW_ENA(unerrun) … #define TV_DMA_FF_UNDERFLOW_ENA_MASK … #define TVSYNC_IRQ_ENA(irq) … #define TVSYNC_IRQ_ENA_MASK … #define TV_FRAME_IRQ0_ENA(irq) … #define TV_FRAME_IRQ0_ENA_MASK … #define TV_FRAME_IRQ1_ENA(irq) … #define TV_FRAME_IRQ1_ENA_MASK … #define TV_GRA_FF_UNDERFLOW_ENA(unerrun) … #define TV_GRA_FF_UNDERFLOW_ENA_MASK … #define TV_FRAMEDONE_ENA(irq) … #define TV_FRAMEDONE_ENA_MASK … /* FIXME - JUST GUESS */ #define PN2_DMA_FRAME_IRQ0_ENA(irq) … #define PN2_DMA_FRAME_IRQ0_ENA_MASK … #define PN2_DMA_FRAME_IRQ1_ENA(irq) … #define PN2_DMA_FRAME_IRQ1_ENA_MASK … #define PN2_DMA_FF_UNDERFLOW_ENA(ff) … #define PN2_DMA_FF_UNDERFLOW_ENA_MASK … #define PN2_GRA_FRAME_IRQ0_ENA(irq) … #define PN2_GRA_FRAME_IRQ0_ENA_MASK … #define PN2_GRA_FRAME_IRQ1_ENA(irq) … #define PN2_GRA_FRAME_IRQ1_ENA_MASK … #define PN2_GRA_FF_UNDERFLOW_ENA(ff) … #define PN2_GRA_FF_UNDERFLOW_ENA_MASK … #define PN2_VSYNC_IRQ_ENA(irq) … #define PN2_SYNC_IRQ_ENA_MASK … #define gf0_imask(id) … #define gf1_imask(id) … #define vsync_imask(id) … #define vsync_imasks … #define display_done_imask(id) … #define display_done_imasks … #define vf0_imask(id) … #define vf1_imask(id) … #define gfx_imasks … #define vid_imasks … #define vid_imask(id) … #define pn1_imasks … #define tv_imasks … #define path_imasks(id) … /* error indications */ #define vid_udflow_imask(id) … #define gfx_udflow_imask(id) … #define err_imask(id) … #define err_imasks … /* LCD Interrupt Status Register */ #define SPU_IRQ_ISR … #define DMA_FRAME_IRQ0(irq) … #define DMA_FRAME_IRQ0_MASK … #define DMA_FRAME_IRQ1(irq) … #define DMA_FRAME_IRQ1_MASK … #define DMA_FF_UNDERFLOW(ff) … #define DMA_FF_UNDERFLOW_MASK … #define AXI_BUS_ERROR_IRQ(irq) … #define AXI_BUS_ERROR_IRQ_MASK … #define GRA_FRAME_IRQ0(irq) … #define GRA_FRAME_IRQ0_MASK … #define GRA_FRAME_IRQ1(irq) … #define GRA_FRAME_IRQ1_MASK … #define GRA_FF_UNDERFLOW(ff) … #define GRA_FF_UNDERFLOW_MASK … #define VSYNC_IRQ(vsync_irq) … #define VSYNC_IRQ_MASK … #define DUMB_FRAMEDONE(fdone) … #define DUMB_FRAMEDONE_MASK … #define TWC_FRAMEDONE(fdone) … #define TWC_FRAMEDONE_MASK … #define HWC_FRAMEDONE(fdone) … #define HWC_FRAMEDONE_MASK … #define SLV_IRQ(irq) … #define SLV_IRQ_MASK … #define SPI_IRQ(irq) … #define SPI_IRQ_MASK … #define PWRDN_IRQ(irq) … #define PWRDN_IRQ_MASK … #define AXI_LATENCY_TOO_LONGR_IRQ(irq) … #define AXI_LATENCY_TOO_LONGR_IRQ_MASK … #define TV_DMA_FRAME_IRQ0(irq) … #define TV_DMA_FRAME_IRQ0_MASK … #define TV_DMA_FRAME_IRQ1(irq) … #define TV_DMA_FRAME_IRQ1_MASK … #define TV_DMA_FF_UNDERFLOW(unerrun) … #define TV_DMA_FF_UNDERFLOW_MASK … #define TVSYNC_IRQ(irq) … #define TVSYNC_IRQ_MASK … #define TV_FRAME_IRQ0(irq) … #define TV_FRAME_IRQ0_MASK … #define TV_FRAME_IRQ1(irq) … #define TV_FRAME_IRQ1_MASK … #define TV_GRA_FF_UNDERFLOW(unerrun) … #define TV_GRA_FF_UNDERFLOW_MASK … #define PN2_DMA_FRAME_IRQ0(irq) … #define PN2_DMA_FRAME_IRQ0_MASK … #define PN2_DMA_FRAME_IRQ1(irq) … #define PN2_DMA_FRAME_IRQ1_MASK … #define PN2_DMA_FF_UNDERFLOW(ff) … #define PN2_DMA_FF_UNDERFLOW_MASK … #define PN2_GRA_FRAME_IRQ0(irq) … #define PN2_GRA_FRAME_IRQ0_MASK … #define PN2_GRA_FRAME_IRQ1(irq) … #define PN2_GRA_FRAME_IRQ1_MASK … #define PN2_GRA_FF_UNDERFLOW(ff) … #define PN2_GRA_FF_UNDERFLOW_MASK … #define PN2_VSYNC_IRQ(irq) … #define PN2_SYNC_IRQ_MASK … /* LCD FIFO Depth register */ #define LCD_FIFO_DEPTH … #define VIDEO_FIFO(fi) … #define VIDEO_FIFO_MASK … #define GRAPHIC_FIFO(fi) … #define GRAPHIC_FIFO_MASK … /* read-only */ #define DMA_FRAME_IRQ0_LEVEL_MASK … #define DMA_FRAME_IRQ1_LEVEL_MASK … #define DMA_FRAME_CNT_ISR_MASK … #define GRA_FRAME_IRQ0_LEVEL_MASK … #define GRA_FRAME_IRQ1_LEVEL_MASK … #define GRA_FRAME_CNT_ISR_MASK … #define VSYNC_IRQ_LEVEL_MASK … #define DUMB_FRAMEDONE_LEVEL_MASK … #define TWC_FRAMEDONE_LEVEL_MASK … #define HWC_FRAMEDONE_LEVEL_MASK … #define SLV_FF_EMPTY_MASK … #define DMA_FF_ALLEMPTY_MASK … #define GRA_FF_ALLEMPTY_MASK … #define PWRDN_IRQ_LEVEL_MASK … /* 32 bit LCD Interrupt Reset Status*/ #define SPU_IRQ_RSR … /* 32 bit Panel Path Graphic Partial Display Horizontal Control Register*/ #define LCD_GRA_CUTHPXL … /* 32 bit Panel Path Graphic Partial Display Vertical Control Register*/ #define LCD_GRA_CUTVLN … /* 32 bit TV Path Graphic Partial Display Horizontal Control Register*/ #define LCD_TVG_CUTHPXL … /* 32 bit TV Path Graphic Partial Display Vertical Control Register*/ #define LCD_TVG_CUTVLN … /* 32 bit LCD Global Control Register*/ #define LCD_TOP_CTRL … /* 32 bit LCD SQU Line Buffer Control Register 1*/ #define LCD_SQULN1_CTRL … /* 32 bit LCD SQU Line Buffer Control Register 2*/ #define LCD_SQULN2_CTRL … #define squln_ctrl(id) … /* 32 bit LCD Mixed Overlay Control Register */ #define LCD_AFA_ALL2ONE … #define LCD_PN2_SCLK_DIV … #define LCD_PN2_TCLK_DIV … #define LCD_LVDS_SCLK_DIV_WR … #define LCD_LVDS_SCLK_DIV_RD … #define PN2_LCD_DMA_START_ADDR_Y0 … #define PN2_LCD_DMA_START_ADDR_U0 … #define PN2_LCD_DMA_START_ADDR_V0 … #define PN2_LCD_DMA_START_ADDR_C0 … #define PN2_LCD_DMA_START_ADDR_Y1 … #define PN2_LCD_DMA_START_ADDR_U1 … #define PN2_LCD_DMA_START_ADDR_V1 … #define PN2_LCD_DMA_START_ADDR_C1 … #define PN2_LCD_DMA_PITCH_YC … #define PN2_LCD_DMA_PITCH_UV … #define PN2_LCD_DMA_OVSA_HPXL_VLN … #define PN2_LCD_DMA_HPXL_VLN … #define PN2_LCD_DMAZM_HPXL_VLN … #define PN2_LCD_GRA_START_ADDR0 … #define PN2_LCD_GRA_START_ADDR1 … #define PN2_LCD_GRA_PITCH … #define PN2_LCD_GRA_OVSA_HPXL_VLN … #define PN2_LCD_GRA_HPXL_VLN … #define PN2_LCD_GRAZM_HPXL_VLN … #define PN2_LCD_HWC_OVSA_HPXL_VLN … #define PN2_LCD_HWC_HPXL_VLN … #define LCD_PN2_V_H_TOTAL … #define LCD_PN2_V_H_ACTIVE … #define LCD_PN2_H_PORCH … #define LCD_PN2_V_PORCH … #define LCD_PN2_BLANKCOLOR … #define LCD_PN2_ALPHA_COLOR1 … #define LCD_PN2_ALPHA_COLOR2 … #define LCD_PN2_COLORKEY_Y … #define LCD_PN2_COLORKEY_U … #define LCD_PN2_COLORKEY_V … #define LCD_PN2_SEPXLCNT … #define LCD_TV_V_H_TOTAL_FLD … #define LCD_TV_V_PORCH_FLD … #define LCD_TV_SEPXLCNT_FLD … #define LCD_2ND_ALPHA … #define LCD_PN2_CONTRAST … #define LCD_PN2_SATURATION … #define LCD_PN2_CBSH_HUE … #define LCD_TIMING_EXT … #define LCD_PN2_LAYER_ALPHA_SEL1 … #define LCD_PN2_CTRL0 … #define TV_LAYER_ALPHA_SEL1 … #define LCD_SMPN2_CTRL … #define LCD_IO_OVERL_MAP_CTRL … #define LCD_DUMB2_CTRL … #define LCD_PN2_CTRL1 … #define PN2_IOPAD_CONTROL … #define LCD_PN2_SQULN1_CTRL … #define PN2_LCD_GRA_CUTHPXL … #define PN2_LCD_GRA_CUTVLN … #define LCD_PN2_SQULN2_CTRL … #define ALL_LAYER_ALPHA_SEL … #define TIMING_MASTER_CONTROL … #define MASTER_ENH(id) … #define MASTER_ENV(id) … #define DSI_START_SEL_SHIFT(id) … #define timing_master_config(path, dsi_id, lcd_id) … #define LCD_2ND_BLD_CTL … #define LVDS_SRC_MASK … #define LVDS_SRC_SHIFT … #define LVDS_FMT_MASK … #define LVDS_FMT_SHIFT … #define CLK_SCLK … #define CLK_LVDS_RD … #define CLK_LVDS_WR … #define gra_partdisp_ctrl_hor(id) … #define gra_partdisp_ctrl_ver(id) … /* * defined for Configure Dumb Mode * defined for Configure Dumb Mode * DUMB LCD Panel bit[31:28] */ #define DUMB16_RGB565_0 … #define DUMB16_RGB565_1 … #define DUMB18_RGB666_0 … #define DUMB18_RGB666_1 … #define DUMB12_RGB444_0 … #define DUMB12_RGB444_1 … #define DUMB24_RGB888_0 … #define DUMB_BLANK … /* * defined for Configure I/O Pin Allocation Mode * LCD LCD I/O Pads control register bit[3:0] */ #define IOPAD_DUMB24 … #define IOPAD_DUMB18SPI … #define IOPAD_DUMB18GPIO … #define IOPAD_DUMB16SPI … #define IOPAD_DUMB16GPIO … #define IOPAD_DUMB12 … #define IOPAD_SMART18SPI … #define IOPAD_SMART16SPI … #define IOPAD_SMART8BOTH … #define IOPAD_DUMB18_SMART8 … #define IOPAD_DUMB16_SMART8SPI … #define IOPAD_DUMB16_SMART8GPIO … #define IOPAD_DUMB16_DUMB16 … #define IOPAD_SMART8_SMART8 … /* *defined for indicating boundary and cycle burst length */ #define CFG_BOUNDARY_1KB … #define CFG_BOUNDARY_4KB … #define CFG_CYC_BURST_LEN16 … #define CFG_CYC_BURST_LEN8 … /* SRAM ID */ #define SRAMID_GAMMA_YR … #define SRAMID_GAMMA_UG … #define SRAMID_GAMMA_VB … #define SRAMID_PALATTE … #define SRAMID_HWC … /* SRAM INIT Read/Write */ #define SRAMID_INIT_READ … #define SRAMID_INIT_WRITE … #define SRAMID_INIT_DEFAULT … /* * defined VSYNC selection mode for DMA control 1 register * DMA1 bit[30:28] */ #define VMODE_SMPN … #define VMODE_SMPNIRQ … #define VMODE_DUMB … #define VMODE_IPE … #define VMODE_IRE … /* * defined Configure Alpha and Alpha mode for DMA control 1 register * DMA1 bit[15:08](alpha) / bit[17:16](alpha mode) */ /* ALPHA mode */ #define MODE_ALPHA_DMA … #define MODE_ALPHA_GRA … #define MODE_ALPHA_CFG … /* alpha value */ #define ALPHA_NOGRAPHIC … #define ALPHA_NOVIDEO … #define ALPHA_GRAPHNVIDEO … /* * defined Pixel Command for DMA control 1 register * DMA1 bit[07:00] */ #define PIXEL_CMD … /* DSI */ /* DSI1 - 4 Lane Controller base */ #define DSI1_REGS_PHYSICAL_BASE … /* DSI2 - 3 Lane Controller base */ #define DSI2_REGS_PHYSICAL_BASE … /* DSI Controller Registers */ struct dsi_lcd_regs { … }; struct dsi_regs { … }; #define DSI_LCD2_CTRL_0 … #define DSI_LCD2_CTRL_1 … #define DSI_LCD2_TIMING_0 … #define DSI_LCD2_TIMING_1 … #define DSI_LCD2_TIMING_2 … #define DSI_LCD2_TIMING_3 … #define DSI_LCD2_WC_0 … #define DSI_LCD2_WC_1 … #define DSI_LCD2_WC_2 … /* DSI_CTRL_0 0x0000 DSI Control Register 0 */ #define DSI_CTRL_0_CFG_SOFT_RST … #define DSI_CTRL_0_CFG_SOFT_RST_REG … #define DSI_CTRL_0_CFG_LCD1_TX_EN … #define DSI_CTRL_0_CFG_LCD1_SLV … #define DSI_CTRL_0_CFG_LCD1_EN … /* DSI_CTRL_1 0x0004 DSI Control Register 1 */ #define DSI_CTRL_1_CFG_EOTP … #define DSI_CTRL_1_CFG_RSVD … #define DSI_CTRL_1_CFG_LCD2_VCH_NO_MASK … #define DSI_CTRL_1_CFG_LCD2_VCH_NO_SHIFT … #define DSI_CTRL_1_CFG_LCD1_VCH_NO_MASK … #define DSI_CTRL_1_CFG_LCD1_VCH_NO_SHIFT … /* DSI_LCD1_CTRL_1 0x0104 DSI Active Panel 1 Control Register 1 */ /* LCD 1 Vsync Reset Enable */ #define DSI_LCD1_CTRL_1_CFG_L1_VSYNC_RST_EN … /* LCD 1 2K Pixel Buffer Mode Enable */ #define DSI_LCD1_CTRL_1_CFG_L1_M2K_EN … /* Bit(s) DSI_LCD1_CTRL_1_RSRV_29_23 reserved */ /* Long Blanking Packet Enable */ #define DSI_LCD1_CTRL_1_CFG_L1_HLP_PKT_EN … /* Extra Long Blanking Packet Enable */ #define DSI_LCD1_CTRL_1_CFG_L1_HEX_PKT_EN … /* Front Porch Packet Enable */ #define DSI_LCD1_CTRL_1_CFG_L1_HFP_PKT_EN … /* hact Packet Enable */ #define DSI_LCD1_CTRL_1_CFG_L1_HACT_PKT_EN … /* Back Porch Packet Enable */ #define DSI_LCD1_CTRL_1_CFG_L1_HBP_PKT_EN … /* hse Packet Enable */ #define DSI_LCD1_CTRL_1_CFG_L1_HSE_PKT_EN … /* hsa Packet Enable */ #define DSI_LCD1_CTRL_1_CFG_L1_HSA_PKT_EN … /* All Item Enable after Pixel Data */ #define DSI_LCD1_CTRL_1_CFG_L1_ALL_SLOT_EN … /* Extra Long Packet Enable after Pixel Data */ #define DSI_LCD1_CTRL_1_CFG_L1_HEX_SLOT_EN … /* Bit(s) DSI_LCD1_CTRL_1_RSRV_13_11 reserved */ /* Turn Around Bus at Last h Line */ #define DSI_LCD1_CTRL_1_CFG_L1_LAST_LINE_TURN … /* Go to Low Power Every Frame */ #define DSI_LCD1_CTRL_1_CFG_L1_LPM_FRAME_EN … /* Go to Low Power Every Line */ #define DSI_LCD1_CTRL_1_CFG_L1_LPM_LINE_EN … /* Bit(s) DSI_LCD1_CTRL_1_RSRV_7_4 reserved */ /* DSI Transmission Mode for LCD 1 */ #define DSI_LCD1_CTRL_1_CFG_L1_BURST_MODE_SHIFT … #define DSI_LCD1_CTRL_1_CFG_L1_BURST_MODE_MASK … /* LCD 1 Input Data RGB Mode for LCD 1 */ #define DSI_LCD2_CTRL_1_CFG_L1_RGB_TYPE_SHIFT … #define DSI_LCD2_CTRL_1_CFG_L1_RGB_TYPE_MASK … /* DSI_PHY_CTRL_2 0x0088 DPHY Control Register 2 */ /* Bit(s) DSI_PHY_CTRL_2_RSRV_31_12 reserved */ /* DPHY LP Receiver Enable */ #define DSI_PHY_CTRL_2_CFG_CSR_LANE_RESC_EN_MASK … #define DSI_PHY_CTRL_2_CFG_CSR_LANE_RESC_EN_SHIFT … /* DPHY Data Lane Enable */ #define DSI_PHY_CTRL_2_CFG_CSR_LANE_EN_MASK … #define DSI_PHY_CTRL_2_CFG_CSR_LANE_EN_SHIFT … /* DPHY Bus Turn Around */ #define DSI_PHY_CTRL_2_CFG_CSR_LANE_TURN_MASK … #define DSI_PHY_CTRL_2_CFG_CSR_LANE_TURN_SHIFT … /* DSI_CPU_CMD_1 0x0024 DSI CPU Packet Command Register 1 */ /* Bit(s) DSI_CPU_CMD_1_RSRV_31_24 reserved */ /* LPDT TX Enable */ #define DSI_CPU_CMD_1_CFG_TXLP_LPDT_MASK … #define DSI_CPU_CMD_1_CFG_TXLP_LPDT_SHIFT … /* ULPS TX Enable */ #define DSI_CPU_CMD_1_CFG_TXLP_ULPS_MASK … #define DSI_CPU_CMD_1_CFG_TXLP_ULPS_SHIFT … /* Low Power TX Trigger Code */ #define DSI_CPU_CMD_1_CFG_TXLP_TRIGGER_CODE_MASK … #define DSI_CPU_CMD_1_CFG_TXLP_TRIGGER_CODE_SHIFT … /* DSI_PHY_TIME_0 0x00c0 DPHY Timing Control Register 0 */ /* Length of HS Exit Period in tx_clk_esc Cycles */ #define DSI_PHY_TIME_0_CFG_CSR_TIME_HS_EXIT_MASK … #define DSI_PHY_TIME_0_CFG_CSR_TIME_HS_EXIT_SHIFT … /* DPHY HS Trail Period Length */ #define DSI_PHY_TIME_0_CFG_CSR_TIME_HS_TRAIL_MASK … #define DSI_PHY_TIME_0_CFG_CSR_TIME_HS_TRAIL_SHIFT … /* DPHY HS Zero State Length */ #define DSI_PHY_TIME_0_CDG_CSR_TIME_HS_ZERO_MASK … #define DSI_PHY_TIME_0_CDG_CSR_TIME_HS_ZERO_SHIFT … /* DPHY HS Prepare State Length */ #define DSI_PHY_TIME_0_CFG_CSR_TIME_HS_PREP_MASK … #define DSI_PHY_TIME_0_CFG_CSR_TIME_HS_PREP_SHIFT … /* DSI_PHY_TIME_1 0x00c4 DPHY Timing Control Register 1 */ /* Time to Drive LP-00 by New Transmitter */ #define DSI_PHY_TIME_1_CFG_CSR_TIME_TA_GET_MASK … #define DSI_PHY_TIME_1_CFG_CSR_TIME_TA_GET_SHIFT … /* Time to Drive LP-00 after Turn Request */ #define DSI_PHY_TIME_1_CFG_CSR_TIME_TA_GO_MASK … #define DSI_PHY_TIME_1_CFG_CSR_TIME_TA_GO_SHIFT … /* DPHY HS Wakeup Period Length */ #define DSI_PHY_TIME_1_CFG_CSR_TIME_WAKEUP_MASK … #define DSI_PHY_TIME_1_CFG_CSR_TIME_WAKEUP_SHIFT … /* DSI_PHY_TIME_2 0x00c8 DPHY Timing Control Register 2 */ /* DPHY CLK Exit Period Length */ #define DSI_PHY_TIME_2_CFG_CSR_TIME_CK_EXIT_MASK … #define DSI_PHY_TIME_2_CFG_CSR_TIME_CK_EXIT_SHIFT … /* DPHY CLK Trail Period Length */ #define DSI_PHY_TIME_2_CFG_CSR_TIME_CK_TRAIL_MASK … #define DSI_PHY_TIME_2_CFG_CSR_TIME_CK_TRAIL_SHIFT … /* DPHY CLK Zero State Length */ #define DSI_PHY_TIME_2_CFG_CSR_TIME_CK_ZERO_MASK … #define DSI_PHY_TIME_2_CFG_CSR_TIME_CK_ZERO_SHIFT … /* DPHY CLK LP Length */ #define DSI_PHY_TIME_2_CFG_CSR_TIME_CK_LPX_MASK … #define DSI_PHY_TIME_2_CFG_CSR_TIME_CK_LPX_SHIFT … /* DSI_PHY_TIME_3 0x00cc DPHY Timing Control Register 3 */ /* Bit(s) DSI_PHY_TIME_3_RSRV_31_16 reserved */ /* DPHY LP Length */ #define DSI_PHY_TIME_3_CFG_CSR_TIME_LPX_MASK … #define DSI_PHY_TIME_3_CFG_CSR_TIME_LPX_SHIFT … /* DPHY HS req to rdy Length */ #define DSI_PHY_TIME_3_CFG_CSR_TIME_REQRDY_MASK … #define DSI_PHY_TIME_3_CFG_CSR_TIME_REQRDY_SHIFT … #define DSI_ESC_CLK … #define DSI_ESC_CLK_T … /* LVDS */ /* LVDS_PHY_CTRL */ #define LVDS_PHY_CTL … #define LVDS_PLL_LOCK … #define LVDS_PHY_EXT_MASK … #define LVDS_PHY_EXT_SHIFT … #define LVDS_CLK_PHASE_MASK … #define LVDS_CLK_PHASE_SHIFT … #define LVDS_SSC_RESET_EXT … #define LVDS_SSC_MODE_DOWN_SPREAD … #define LVDS_SSC_EN … #define LVDS_PU_PLL … #define LVDS_PU_TX … #define LVDS_PU_IVREF … #define LVDS_CLK_SEL … #define LVDS_CLK_SEL_LVDS_PCLK … #define LVDS_PD_CH_MASK … #define LVDS_PD_CH(ch) … #define LVDS_RST … #define LVDS_PHY_CTL_EXT … /* LVDS_PHY_CTRL_EXT1 */ #define LVDS_SSC_RNGE_MASK … #define LVDS_SSC_RNGE_SHIFT … #define LVDS_RESERVE_IN_MASK … #define LVDS_RESERVE_IN_SHIFT … #define LVDS_TEST_MON_MASK … #define LVDS_TEST_MON_SHIFT … #define LVDS_POL_SWAP_MASK … #define LVDS_POL_SWAP_SHIFT … /* LVDS_PHY_CTRL_EXT2 */ #define LVDS_TX_DIF_AMP_MASK … #define LVDS_TX_DIF_AMP_SHIFT … #define LVDS_TX_DIF_CM_MASK … #define LVDS_TX_DIF_CM_SHIFT … #define LVDS_SELLV_TXCLK_MASK … #define LVDS_SELLV_TXCLK_SHIFT … #define LVDS_TX_CMFB_EN … #define LVDS_TX_TERM_EN … #define LVDS_SELLV_TXDATA_MASK … #define LVDS_SELLV_TXDATA_SHIFT … #define LVDS_SELLV_OP7_MASK … #define LVDS_SELLV_OP7_SHIFT … #define LVDS_SELLV_OP6_MASK … #define LVDS_SELLV_OP6_SHIFT … #define LVDS_SELLV_OP9_MASK … #define LVDS_SELLV_OP9_SHIFT … #define LVDS_STRESSTST_EN … /* LVDS_PHY_CTRL_EXT3 */ #define LVDS_KVCO_MASK … #define LVDS_KVCO_SHIFT … #define LVDS_CTUNE_MASK … #define LVDS_CTUNE_SHIFT … #define LVDS_VREG_IVREF_MASK … #define LVDS_VREG_IVREF_SHIFT … #define LVDS_VDDL_MASK … #define LVDS_VDDL_SHIFT … #define LVDS_VDDM_MASK … #define LVDS_VDDM_SHIFT … #define LVDS_FBDIV_MASK … #define LVDS_FBDIV_SHIFT … #define LVDS_REFDIV_MASK … #define LVDS_REFDIV_SHIFT … /* LVDS_PHY_CTRL_EXT4 */ #define LVDS_SSC_FREQ_DIV_MASK … #define LVDS_SSC_FREQ_DIV_SHIFT … #define LVDS_INTPI_MASK … #define LVDS_INTPI_SHIFT … #define LVDS_VCODIV_SEL_SE_MASK … #define LVDS_VCODIV_SEL_SE_SHIFT … #define LVDS_RESET_INTP_EXT … #define LVDS_VCO_VRNG_MASK … #define LVDS_VCO_VRNG_SHIFT … #define LVDS_PI_EN … #define LVDS_ICP_MASK … #define LVDS_ICP_SHIFT … /* LVDS_PHY_CTRL_EXT5 */ #define LVDS_FREQ_OFFSET_MASK … #define LVDS_FREQ_OFFSET_SHIFT … #define LVDS_FREQ_OFFSET_VALID … #define LVDS_FREQ_OFFSET_MODE_CK_DIV4_OUT … #define LVDS_FREQ_OFFSET_MODE_EN … enum { … }; /* * mmp path describes part of mmp path related info: * which is hiden in display driver and not exported to buffer driver */ struct mmphw_ctrl; struct mmphw_path_plat { … }; /* mmp ctrl describes mmp controller related info */ struct mmphw_ctrl { … }; static inline int overlay_is_vid(struct mmp_overlay *overlay) { … } static inline struct mmphw_path_plat *path_to_path_plat(struct mmp_path *path) { … } static inline struct mmphw_ctrl *path_to_ctrl(struct mmp_path *path) { … } static inline struct mmphw_ctrl *overlay_to_ctrl(struct mmp_overlay *overlay) { … } static inline void __iomem *ctrl_regs(struct mmp_path *path) { … } /* path regs, for regs symmetrical for both pathes */ static inline struct lcd_regs *path_regs(struct mmp_path *path) { … } #ifdef CONFIG_MMP_DISP_SPI extern int lcd_spi_register(struct mmphw_ctrl *ctrl); #endif #endif /* _MMP_CTRL_H_ */
Codebase Browser
linux