/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */ /* * Copyright (c) 2021, The Linux Foundation. All rights reserved. * Copyright (c) 2021, Konrad Dybcio <[email protected]> */ #ifndef _DT_BINDINGS_CLK_QCOM_GCC_SM6350_H #define _DT_BINDINGS_CLK_QCOM_GCC_SM6350_H /* GCC clocks */ #define GPLL0 … #define GPLL0_OUT_EVEN … #define GPLL0_OUT_ODD … #define GPLL6 … #define GPLL6_OUT_EVEN … #define GPLL7 … #define GCC_AGGRE_CNOC_PERIPH_CENTER_AHB_CLK … #define GCC_AGGRE_NOC_CENTER_AHB_CLK … #define GCC_AGGRE_NOC_PCIE_SF_AXI_CLK … #define GCC_AGGRE_NOC_PCIE_TBU_CLK … #define GCC_AGGRE_NOC_WLAN_AXI_CLK … #define GCC_AGGRE_UFS_PHY_AXI_CLK … #define GCC_AGGRE_USB3_PRIM_AXI_CLK … #define GCC_BOOT_ROM_AHB_CLK … #define GCC_CAMERA_AHB_CLK … #define GCC_CAMERA_AXI_CLK … #define GCC_CAMERA_THROTTLE_NRT_AXI_CLK … #define GCC_CAMERA_THROTTLE_RT_AXI_CLK … #define GCC_CAMERA_XO_CLK … #define GCC_CE1_AHB_CLK … #define GCC_CE1_AXI_CLK … #define GCC_CE1_CLK … #define GCC_CFG_NOC_USB3_PRIM_AXI_CLK … #define GCC_CPUSS_AHB_CLK … #define GCC_CPUSS_AHB_CLK_SRC … #define GCC_CPUSS_AHB_DIV_CLK_SRC … #define GCC_CPUSS_GNOC_CLK … #define GCC_CPUSS_RBCPR_CLK … #define GCC_DDRSS_GPU_AXI_CLK … #define GCC_DISP_AHB_CLK … #define GCC_DISP_AXI_CLK … #define GCC_DISP_CC_SLEEP_CLK … #define GCC_DISP_CC_XO_CLK … #define GCC_DISP_GPLL0_CLK … #define GCC_DISP_THROTTLE_AXI_CLK … #define GCC_DISP_XO_CLK … #define GCC_GP1_CLK … #define GCC_GP1_CLK_SRC … #define GCC_GP2_CLK … #define GCC_GP2_CLK_SRC … #define GCC_GP3_CLK … #define GCC_GP3_CLK_SRC … #define GCC_GPU_CFG_AHB_CLK … #define GCC_GPU_GPLL0_CLK … #define GCC_GPU_GPLL0_DIV_CLK … #define GCC_GPU_MEMNOC_GFX_CLK … #define GCC_GPU_SNOC_DVM_GFX_CLK … #define GCC_NPU_AXI_CLK … #define GCC_NPU_BWMON_AXI_CLK … #define GCC_NPU_BWMON_DMA_CFG_AHB_CLK … #define GCC_NPU_BWMON_DSP_CFG_AHB_CLK … #define GCC_NPU_CFG_AHB_CLK … #define GCC_NPU_DMA_CLK … #define GCC_NPU_GPLL0_CLK … #define GCC_NPU_GPLL0_DIV_CLK … #define GCC_PCIE_0_AUX_CLK … #define GCC_PCIE_0_AUX_CLK_SRC … #define GCC_PCIE_0_CFG_AHB_CLK … #define GCC_PCIE_0_MSTR_AXI_CLK … #define GCC_PCIE_0_PIPE_CLK … #define GCC_PCIE_0_SLV_AXI_CLK … #define GCC_PCIE_0_SLV_Q2A_AXI_CLK … #define GCC_PCIE_PHY_RCHNG_CLK … #define GCC_PCIE_PHY_RCHNG_CLK_SRC … #define GCC_PDM2_CLK … #define GCC_PDM2_CLK_SRC … #define GCC_PDM_AHB_CLK … #define GCC_PDM_XO4_CLK … #define GCC_PRNG_AHB_CLK … #define GCC_QUPV3_WRAP0_CORE_2X_CLK … #define GCC_QUPV3_WRAP0_CORE_CLK … #define GCC_QUPV3_WRAP0_S0_CLK … #define GCC_QUPV3_WRAP0_S0_CLK_SRC … #define GCC_QUPV3_WRAP0_S1_CLK … #define GCC_QUPV3_WRAP0_S1_CLK_SRC … #define GCC_QUPV3_WRAP0_S2_CLK … #define GCC_QUPV3_WRAP0_S2_CLK_SRC … #define GCC_QUPV3_WRAP0_S3_CLK … #define GCC_QUPV3_WRAP0_S3_CLK_SRC … #define GCC_QUPV3_WRAP0_S4_CLK … #define GCC_QUPV3_WRAP0_S4_CLK_SRC … #define GCC_QUPV3_WRAP0_S5_CLK … #define GCC_QUPV3_WRAP0_S5_CLK_SRC … #define GCC_QUPV3_WRAP1_CORE_2X_CLK … #define GCC_QUPV3_WRAP1_CORE_CLK … #define GCC_QUPV3_WRAP1_S0_CLK … #define GCC_QUPV3_WRAP1_S0_CLK_SRC … #define GCC_QUPV3_WRAP1_S1_CLK … #define GCC_QUPV3_WRAP1_S1_CLK_SRC … #define GCC_QUPV3_WRAP1_S2_CLK … #define GCC_QUPV3_WRAP1_S2_CLK_SRC … #define GCC_QUPV3_WRAP1_S3_CLK … #define GCC_QUPV3_WRAP1_S3_CLK_SRC … #define GCC_QUPV3_WRAP1_S4_CLK … #define GCC_QUPV3_WRAP1_S4_CLK_SRC … #define GCC_QUPV3_WRAP1_S5_CLK … #define GCC_QUPV3_WRAP1_S5_CLK_SRC … #define GCC_QUPV3_WRAP_0_M_AHB_CLK … #define GCC_QUPV3_WRAP_0_S_AHB_CLK … #define GCC_QUPV3_WRAP_1_M_AHB_CLK … #define GCC_QUPV3_WRAP_1_S_AHB_CLK … #define GCC_SDCC1_AHB_CLK … #define GCC_SDCC1_APPS_CLK … #define GCC_SDCC1_APPS_CLK_SRC … #define GCC_SDCC1_ICE_CORE_CLK … #define GCC_SDCC1_ICE_CORE_CLK_SRC … #define GCC_SDCC2_AHB_CLK … #define GCC_SDCC2_APPS_CLK … #define GCC_SDCC2_APPS_CLK_SRC … #define GCC_SYS_NOC_CPUSS_AHB_CLK … #define GCC_UFS_MEM_CLKREF_CLK … #define GCC_UFS_PHY_AHB_CLK … #define GCC_UFS_PHY_AXI_CLK … #define GCC_UFS_PHY_AXI_CLK_SRC … #define GCC_UFS_PHY_ICE_CORE_CLK … #define GCC_UFS_PHY_ICE_CORE_CLK_SRC … #define GCC_UFS_PHY_PHY_AUX_CLK … #define GCC_UFS_PHY_PHY_AUX_CLK_SRC … #define GCC_UFS_PHY_RX_SYMBOL_0_CLK … #define GCC_UFS_PHY_RX_SYMBOL_1_CLK … #define GCC_UFS_PHY_TX_SYMBOL_0_CLK … #define GCC_UFS_PHY_UNIPRO_CORE_CLK … #define GCC_UFS_PHY_UNIPRO_CORE_CLK_SRC … #define GCC_USB30_PRIM_MASTER_CLK … #define GCC_USB30_PRIM_MASTER_CLK_SRC … #define GCC_USB30_PRIM_MOCK_UTMI_CLK … #define GCC_USB30_PRIM_MOCK_UTMI_CLK_SRC … #define GCC_USB30_PRIM_MOCK_UTMI_DIV_CLK_SRC … #define GCC_USB3_PRIM_CLKREF_CLK … #define GCC_USB30_PRIM_SLEEP_CLK … #define GCC_USB3_PRIM_PHY_AUX_CLK … #define GCC_USB3_PRIM_PHY_AUX_CLK_SRC … #define GCC_USB3_PRIM_PHY_COM_AUX_CLK … #define GCC_USB3_PRIM_PHY_PIPE_CLK … #define GCC_VIDEO_AHB_CLK … #define GCC_VIDEO_AXI_CLK … #define GCC_VIDEO_THROTTLE_AXI_CLK … #define GCC_VIDEO_XO_CLK … #define GCC_UFS_PHY_PHY_AUX_HW_CTL_CLK … #define GCC_UFS_PHY_AXI_HW_CTL_CLK … #define GCC_AGGRE_UFS_PHY_AXI_HW_CTL_CLK … #define GCC_UFS_PHY_UNIPRO_CORE_HW_CTL_CLK … #define GCC_UFS_PHY_ICE_CORE_HW_CTL_CLK … #define GCC_RX5_PCIE_CLKREF_CLK … #define GCC_GPU_GPLL0_MAIN_DIV_CLK_SRC … #define GCC_NPU_PLL0_MAIN_DIV_CLK_SRC … /* GCC resets */ #define GCC_QUSB2PHY_PRIM_BCR … #define GCC_QUSB2PHY_SEC_BCR … #define GCC_SDCC1_BCR … #define GCC_SDCC2_BCR … #define GCC_UFS_PHY_BCR … #define GCC_USB30_PRIM_BCR … #define GCC_PCIE_0_BCR … #define GCC_PCIE_0_PHY_BCR … #define GCC_QUPV3_WRAPPER_0_BCR … #define GCC_QUPV3_WRAPPER_1_BCR … #define GCC_USB3_PHY_PRIM_BCR … #define GCC_USB3_DP_PHY_PRIM_BCR … /* GCC GDSCs */ #define USB30_PRIM_GDSC … #define UFS_PHY_GDSC … #define HLOS1_VOTE_MMNOC_MMU_TBU_HF0_GDSC … #define HLOS1_VOTE_MMNOC_MMU_TBU_HF1_GDSC … #endif
Codebase Browser
linux