/* * Copyright 2023 Advanced Micro Devices, Inc. * * Permission is hereby granted, free of charge, to any person obtaining a * copy of this software and associated documentation files (the "Software"), * to deal in the Software without restriction, including without limitation * the rights to use, copy, modify, merge, publish, distribute, sublicense, * and/or sell copies of the Software, and to permit persons to whom the * Software is furnished to do so, subject to the following conditions: * * The above copyright notice and this permission notice shall be included in * all copies or substantial portions of the Software. * * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR * OTHER DEALINGS IN THE SOFTWARE. * */ #ifndef _nbio_7_11_0_OFFSET_HEADER #define _nbio_7_11_0_OFFSET_HEADER // addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec // base address: 0x0 #define cfgNBCFG_SCRATCH_0 … #define cfgNBCFG_SCRATCH_1 … #define cfgNBCFG_SCRATCH_2 … #define cfgNBCFG_SCRATCH_3 … #define cfgNBCFG_SCRATCH_4 … // addressBlock: nbio_iohub_iommu_l2_iommul2cfg // base address: 0x0 // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp // base address: 0x0 #define cfgPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV … // addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec // base address: 0x13b00000 #define regNB_NBCFG0_NB_VENDOR_ID … #define regNB_NBCFG0_NB_VENDOR_ID_BASE_IDX … #define regNB_NBCFG0_NB_DEVICE_ID … #define regNB_NBCFG0_NB_DEVICE_ID_BASE_IDX … #define regNB_NBCFG0_NB_COMMAND … #define regNB_NBCFG0_NB_COMMAND_BASE_IDX … #define regNB_NBCFG0_NB_STATUS … #define regNB_NBCFG0_NB_STATUS_BASE_IDX … #define regNB_NBCFG0_NB_SUB_CLASS … #define regNB_NBCFG0_NB_SUB_CLASS_BASE_IDX … #define regNB_NBCFG0_NB_BASE_CODE … #define regNB_NBCFG0_NB_BASE_CODE_BASE_IDX … #define regNB_NBCFG0_NB_CACHE_LINE … #define regNB_NBCFG0_NB_CACHE_LINE_BASE_IDX … #define regNB_NBCFG0_NB_LATENCY … #define regNB_NBCFG0_NB_LATENCY_BASE_IDX … #define regNB_NBCFG0_NB_HEADER … #define regNB_NBCFG0_NB_HEADER_BASE_IDX … #define regNB_NBCFG0_NB_ADAPTER_ID … #define regNB_NBCFG0_NB_ADAPTER_ID_BASE_IDX … #define regNB_NBCFG0_NB_CAPABILITIES_PTR … #define regNB_NBCFG0_NB_CAPABILITIES_PTR_BASE_IDX … #define regNB_NBCFG0_NB_HEADER_W … #define regNB_NBCFG0_NB_HEADER_W_BASE_IDX … #define regNB_NBCFG0_NB_PCI_CTRL … #define regNB_NBCFG0_NB_PCI_CTRL_BASE_IDX … #define regNB_NBCFG0_NB_ADAPTER_ID_W … #define regNB_NBCFG0_NB_ADAPTER_ID_W_BASE_IDX … #define regNB_NBCFG0_NBCFG_SCRATCH_0 … #define regNB_NBCFG0_NBCFG_SCRATCH_0_BASE_IDX … #define regNB_NBCFG0_NBCFG_SCRATCH_1 … #define regNB_NBCFG0_NBCFG_SCRATCH_1_BASE_IDX … #define regNB_NBCFG0_NBCFG_SCRATCH_2 … #define regNB_NBCFG0_NBCFG_SCRATCH_2_BASE_IDX … #define regNB_NBCFG0_NBCFG_SCRATCH_3 … #define regNB_NBCFG0_NBCFG_SCRATCH_3_BASE_IDX … #define regNB_NBCFG0_NBCFG_SCRATCH_4 … #define regNB_NBCFG0_NBCFG_SCRATCH_4_BASE_IDX … #define regNB_NBCFG0_NB_PCI_ARB … #define regNB_NBCFG0_NB_PCI_ARB_BASE_IDX … #define regNB_NBCFG0_NB_DRAM_SLOT1_BASE … #define regNB_NBCFG0_NB_DRAM_SLOT1_BASE_BASE_IDX … #define regNB_NBCFG0_NB_INDEX_DATA_MUTEX0 … #define regNB_NBCFG0_NB_INDEX_DATA_MUTEX0_BASE_IDX … #define regNB_NBCFG0_NB_INDEX_DATA_MUTEX1 … #define regNB_NBCFG0_NB_INDEX_DATA_MUTEX1_BASE_IDX … #define regNB_NBCFG0_NB_VENDOR_ID_W … #define regNB_NBCFG0_NB_VENDOR_ID_W_BASE_IDX … #define regNB_NBCFG0_NB_DEVICE_ID_W … #define regNB_NBCFG0_NB_DEVICE_ID_W_BASE_IDX … // addressBlock: nbio_iohub_nb_fastreg_fastreg_cfgdec // base address: 0x13b07000 #define regFASTREG_APERTURE … #define regFASTREG_APERTURE_BASE_IDX … // addressBlock: nbio_iohub_nb_misc_misc_cfgdec // base address: 0x13b10000 #define regNB_CNTL … #define regNB_CNTL_BASE_IDX … #define regNB_SPARE1 … #define regNB_SPARE1_BASE_IDX … #define regNB_SPARE2 … #define regNB_SPARE2_BASE_IDX … #define regNB_REVID … #define regNB_REVID_BASE_IDX … #define regNBIO_LCLK_DS_MASK … #define regNBIO_LCLK_DS_MASK_BASE_IDX … #define regNB_BUS_NUM_CNTL … #define regNB_BUS_NUM_CNTL_BASE_IDX … #define regNB_MMIOBASE … #define regNB_MMIOBASE_BASE_IDX … #define regNB_MMIOLIMIT … #define regNB_MMIOLIMIT_BASE_IDX … #define regNB_LOWER_TOP_OF_DRAM2 … #define regNB_LOWER_TOP_OF_DRAM2_BASE_IDX … #define regNB_UPPER_TOP_OF_DRAM2 … #define regNB_UPPER_TOP_OF_DRAM2_BASE_IDX … #define regNB_LOWER_DRAM2_BASE … #define regNB_LOWER_DRAM2_BASE_BASE_IDX … #define regNB_UPPER_DRAM2_BASE … #define regNB_UPPER_DRAM2_BASE_BASE_IDX … #define regSB_LOCATION … #define regSB_LOCATION_BASE_IDX … #define regSW_US_LOCATION … #define regSW_US_LOCATION_BASE_IDX … #define regSW_NMI_CNTL … #define regSW_NMI_CNTL_BASE_IDX … #define regSW_SMI_CNTL … #define regSW_SMI_CNTL_BASE_IDX … #define regSW_SCI_CNTL … #define regSW_SCI_CNTL_BASE_IDX … #define regAPML_SW_STATUS … #define regAPML_SW_STATUS_BASE_IDX … #define regSW_GIC_SPI_CNTL … #define regSW_GIC_SPI_CNTL_BASE_IDX … #define regSW_SYNCFLOOD_CNTL … #define regSW_SYNCFLOOD_CNTL_BASE_IDX … #define regNB_TOP_OF_DRAM3 … #define regNB_TOP_OF_DRAM3_BASE_IDX … #define regCAM_CONTROL … #define regCAM_CONTROL_BASE_IDX … #define regCAM_TARGET_INDEX_ADDR_BOTTOM … #define regCAM_TARGET_INDEX_ADDR_BOTTOM_BASE_IDX … #define regCAM_TARGET_INDEX_ADDR_TOP … #define regCAM_TARGET_INDEX_ADDR_TOP_BASE_IDX … #define regCAM_TARGET_INDEX_DATA … #define regCAM_TARGET_INDEX_DATA_BASE_IDX … #define regCAM_TARGET_INDEX_DATA_MASK … #define regCAM_TARGET_INDEX_DATA_MASK_BASE_IDX … #define regCAM_TARGET_DATA_ADDR_BOTTOM … #define regCAM_TARGET_DATA_ADDR_BOTTOM_BASE_IDX … #define regCAM_TARGET_DATA_ADDR_TOP … #define regCAM_TARGET_DATA_ADDR_TOP_BASE_IDX … #define regCAM_TARGET_DATA … #define regCAM_TARGET_DATA_BASE_IDX … #define regCAM_TARGET_DATA_MASK … #define regCAM_TARGET_DATA_MASK_BASE_IDX … #define regPCIE_VDM_NODE0_CTRL4 … #define regPCIE_VDM_NODE0_CTRL4_BASE_IDX … #define regPCIE_VDM_CNTL2 … #define regPCIE_VDM_CNTL2_BASE_IDX … #define regPCIE_VDM_CNTL3 … #define regPCIE_VDM_CNTL3_BASE_IDX … #define regSTALL_CONTROL_XBARPORT0_0 … #define regSTALL_CONTROL_XBARPORT0_0_BASE_IDX … #define regSTALL_CONTROL_XBARPORT0_1 … #define regSTALL_CONTROL_XBARPORT0_1_BASE_IDX … #define regSTALL_CONTROL_XBARPORT1_0 … #define regSTALL_CONTROL_XBARPORT1_0_BASE_IDX … #define regSTALL_CONTROL_XBARPORT1_1 … #define regSTALL_CONTROL_XBARPORT1_1_BASE_IDX … #define regSTALL_CONTROL_XBARPORT2_0 … #define regSTALL_CONTROL_XBARPORT2_0_BASE_IDX … #define regSTALL_CONTROL_XBARPORT2_1 … #define regSTALL_CONTROL_XBARPORT2_1_BASE_IDX … #define regSTALL_CONTROL_XBARPORT3_0 … #define regSTALL_CONTROL_XBARPORT3_0_BASE_IDX … #define regSTALL_CONTROL_XBARPORT3_1 … #define regSTALL_CONTROL_XBARPORT3_1_BASE_IDX … #define regSTALL_CONTROL_XBARPORT4_0 … #define regSTALL_CONTROL_XBARPORT4_0_BASE_IDX … #define regSTALL_CONTROL_XBARPORT4_1 … #define regSTALL_CONTROL_XBARPORT4_1_BASE_IDX … #define regSTALL_CONTROL_XBARPORT5_0 … #define regSTALL_CONTROL_XBARPORT5_0_BASE_IDX … #define regSTALL_CONTROL_XBARPORT5_1 … #define regSTALL_CONTROL_XBARPORT5_1_BASE_IDX … #define regNB_DRAM3_BASE … #define regNB_DRAM3_BASE_BASE_IDX … #define regPSP_BASE_ADDR_LO … #define regPSP_BASE_ADDR_LO_BASE_IDX … #define regPSP_BASE_ADDR_HI … #define regPSP_BASE_ADDR_HI_BASE_IDX … #define regSMU_BASE_ADDR_LO … #define regSMU_BASE_ADDR_LO_BASE_IDX … #define regSMU_BASE_ADDR_HI … #define regSMU_BASE_ADDR_HI_BASE_IDX … #define regFASTREG_BASE_ADDR_LO … #define regFASTREG_BASE_ADDR_LO_BASE_IDX … #define regFASTREG_BASE_ADDR_HI … #define regFASTREG_BASE_ADDR_HI_BASE_IDX … #define regFASTREGCNTL_BASE_ADDR_LO … #define regFASTREGCNTL_BASE_ADDR_LO_BASE_IDX … #define regFASTREGCNTL_BASE_ADDR_HI … #define regFASTREGCNTL_BASE_ADDR_HI_BASE_IDX … #define regMISC0_BASE_ADDR_LO … #define regMISC0_BASE_ADDR_LO_BASE_IDX … #define regMISC0_BASE_ADDR_HI … #define regMISC0_BASE_ADDR_HI_BASE_IDX … #define regMISC1_BASE_ADDR_LO … #define regMISC1_BASE_ADDR_LO_BASE_IDX … #define regMISC1_BASE_ADDR_HI … #define regMISC1_BASE_ADDR_HI_BASE_IDX … #define regMISC2_BASE_ADDR_LO … #define regMISC2_BASE_ADDR_LO_BASE_IDX … #define regMISC2_BASE_ADDR_HI … #define regMISC2_BASE_ADDR_HI_BASE_IDX … #define regMISC3_BASE_ADDR_LO … #define regMISC3_BASE_ADDR_LO_BASE_IDX … #define regMISC3_BASE_ADDR_HI … #define regMISC3_BASE_ADDR_HI_BASE_IDX … #define regSCRATCH_4 … #define regSCRATCH_4_BASE_IDX … #define regSCRATCH_5 … #define regSCRATCH_5_BASE_IDX … #define regSMU_BLOCK_CPU … #define regSMU_BLOCK_CPU_BASE_IDX … #define regSMU_BLOCK_CPU_STATUS … #define regSMU_BLOCK_CPU_STATUS_BASE_IDX … #define regTRAP_STATUS … #define regTRAP_STATUS_BASE_IDX … #define regTRAP_REQUEST0 … #define regTRAP_REQUEST0_BASE_IDX … #define regTRAP_REQUEST1 … #define regTRAP_REQUEST1_BASE_IDX … #define regTRAP_REQUEST2 … #define regTRAP_REQUEST2_BASE_IDX … #define regTRAP_REQUEST3 … #define regTRAP_REQUEST3_BASE_IDX … #define regTRAP_REQUEST4 … #define regTRAP_REQUEST4_BASE_IDX … #define regTRAP_REQUEST5 … #define regTRAP_REQUEST5_BASE_IDX … #define regTRAP_REQUEST_DATASTRB0 … #define regTRAP_REQUEST_DATASTRB0_BASE_IDX … #define regTRAP_REQUEST_DATASTRB1 … #define regTRAP_REQUEST_DATASTRB1_BASE_IDX … #define regTRAP_REQUEST_DATA0 … #define regTRAP_REQUEST_DATA0_BASE_IDX … #define regTRAP_REQUEST_DATA1 … #define regTRAP_REQUEST_DATA1_BASE_IDX … #define regTRAP_REQUEST_DATA2 … #define regTRAP_REQUEST_DATA2_BASE_IDX … #define regTRAP_REQUEST_DATA3 … #define regTRAP_REQUEST_DATA3_BASE_IDX … #define regTRAP_REQUEST_DATA4 … #define regTRAP_REQUEST_DATA4_BASE_IDX … #define regTRAP_REQUEST_DATA5 … #define regTRAP_REQUEST_DATA5_BASE_IDX … #define regTRAP_REQUEST_DATA6 … #define regTRAP_REQUEST_DATA6_BASE_IDX … #define regTRAP_REQUEST_DATA7 … #define regTRAP_REQUEST_DATA7_BASE_IDX … #define regTRAP_REQUEST_DATA8 … #define regTRAP_REQUEST_DATA8_BASE_IDX … #define regTRAP_REQUEST_DATA9 … #define regTRAP_REQUEST_DATA9_BASE_IDX … #define regTRAP_REQUEST_DATA10 … #define regTRAP_REQUEST_DATA10_BASE_IDX … #define regTRAP_REQUEST_DATA11 … #define regTRAP_REQUEST_DATA11_BASE_IDX … #define regTRAP_REQUEST_DATA12 … #define regTRAP_REQUEST_DATA12_BASE_IDX … #define regTRAP_REQUEST_DATA13 … #define regTRAP_REQUEST_DATA13_BASE_IDX … #define regTRAP_REQUEST_DATA14 … #define regTRAP_REQUEST_DATA14_BASE_IDX … #define regTRAP_REQUEST_DATA15 … #define regTRAP_REQUEST_DATA15_BASE_IDX … #define regTRAP_RESPONSE_CONTROL … #define regTRAP_RESPONSE_CONTROL_BASE_IDX … #define regTRAP_RESPONSE0 … #define regTRAP_RESPONSE0_BASE_IDX … #define regTRAP_RESPONSE_DATA0 … #define regTRAP_RESPONSE_DATA0_BASE_IDX … #define regTRAP_RESPONSE_DATA1 … #define regTRAP_RESPONSE_DATA1_BASE_IDX … #define regTRAP_RESPONSE_DATA2 … #define regTRAP_RESPONSE_DATA2_BASE_IDX … #define regTRAP_RESPONSE_DATA3 … #define regTRAP_RESPONSE_DATA3_BASE_IDX … #define regTRAP_RESPONSE_DATA4 … #define regTRAP_RESPONSE_DATA4_BASE_IDX … #define regTRAP_RESPONSE_DATA5 … #define regTRAP_RESPONSE_DATA5_BASE_IDX … #define regTRAP_RESPONSE_DATA6 … #define regTRAP_RESPONSE_DATA6_BASE_IDX … #define regTRAP_RESPONSE_DATA7 … #define regTRAP_RESPONSE_DATA7_BASE_IDX … #define regTRAP_RESPONSE_DATA8 … #define regTRAP_RESPONSE_DATA8_BASE_IDX … #define regTRAP_RESPONSE_DATA9 … #define regTRAP_RESPONSE_DATA9_BASE_IDX … #define regTRAP_RESPONSE_DATA10 … #define regTRAP_RESPONSE_DATA10_BASE_IDX … #define regTRAP_RESPONSE_DATA11 … #define regTRAP_RESPONSE_DATA11_BASE_IDX … #define regTRAP_RESPONSE_DATA12 … #define regTRAP_RESPONSE_DATA12_BASE_IDX … #define regTRAP_RESPONSE_DATA13 … #define regTRAP_RESPONSE_DATA13_BASE_IDX … #define regTRAP_RESPONSE_DATA14 … #define regTRAP_RESPONSE_DATA14_BASE_IDX … #define regTRAP_RESPONSE_DATA15 … #define regTRAP_RESPONSE_DATA15_BASE_IDX … #define regTRAP0_CONTROL0 … #define regTRAP0_CONTROL0_BASE_IDX … #define regTRAP0_ADDRESS_LO … #define regTRAP0_ADDRESS_LO_BASE_IDX … #define regTRAP0_ADDRESS_HI … #define regTRAP0_ADDRESS_HI_BASE_IDX … #define regTRAP0_COMMAND … #define regTRAP0_COMMAND_BASE_IDX … #define regTRAP0_ADDRESS_LO_MASK … #define regTRAP0_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP0_ADDRESS_HI_MASK … #define regTRAP0_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP0_COMMAND_MASK … #define regTRAP0_COMMAND_MASK_BASE_IDX … #define regTRAP1_CONTROL0 … #define regTRAP1_CONTROL0_BASE_IDX … #define regTRAP1_ADDRESS_LO … #define regTRAP1_ADDRESS_LO_BASE_IDX … #define regTRAP1_ADDRESS_HI … #define regTRAP1_ADDRESS_HI_BASE_IDX … #define regTRAP1_COMMAND … #define regTRAP1_COMMAND_BASE_IDX … #define regTRAP1_ADDRESS_LO_MASK … #define regTRAP1_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP1_ADDRESS_HI_MASK … #define regTRAP1_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP1_COMMAND_MASK … #define regTRAP1_COMMAND_MASK_BASE_IDX … #define regTRAP2_CONTROL0 … #define regTRAP2_CONTROL0_BASE_IDX … #define regTRAP2_ADDRESS_LO … #define regTRAP2_ADDRESS_LO_BASE_IDX … #define regTRAP2_ADDRESS_HI … #define regTRAP2_ADDRESS_HI_BASE_IDX … #define regTRAP2_COMMAND … #define regTRAP2_COMMAND_BASE_IDX … #define regTRAP2_ADDRESS_LO_MASK … #define regTRAP2_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP2_ADDRESS_HI_MASK … #define regTRAP2_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP2_COMMAND_MASK … #define regTRAP2_COMMAND_MASK_BASE_IDX … #define regTRAP3_CONTROL0 … #define regTRAP3_CONTROL0_BASE_IDX … #define regTRAP3_ADDRESS_LO … #define regTRAP3_ADDRESS_LO_BASE_IDX … #define regTRAP3_ADDRESS_HI … #define regTRAP3_ADDRESS_HI_BASE_IDX … #define regTRAP3_COMMAND … #define regTRAP3_COMMAND_BASE_IDX … #define regTRAP3_ADDRESS_LO_MASK … #define regTRAP3_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP3_ADDRESS_HI_MASK … #define regTRAP3_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP3_COMMAND_MASK … #define regTRAP3_COMMAND_MASK_BASE_IDX … #define regTRAP4_CONTROL0 … #define regTRAP4_CONTROL0_BASE_IDX … #define regTRAP4_ADDRESS_LO … #define regTRAP4_ADDRESS_LO_BASE_IDX … #define regTRAP4_ADDRESS_HI … #define regTRAP4_ADDRESS_HI_BASE_IDX … #define regTRAP4_COMMAND … #define regTRAP4_COMMAND_BASE_IDX … #define regTRAP4_ADDRESS_LO_MASK … #define regTRAP4_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP4_ADDRESS_HI_MASK … #define regTRAP4_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP4_COMMAND_MASK … #define regTRAP4_COMMAND_MASK_BASE_IDX … #define regTRAP5_CONTROL0 … #define regTRAP5_CONTROL0_BASE_IDX … #define regTRAP5_ADDRESS_LO … #define regTRAP5_ADDRESS_LO_BASE_IDX … #define regTRAP5_ADDRESS_HI … #define regTRAP5_ADDRESS_HI_BASE_IDX … #define regTRAP5_COMMAND … #define regTRAP5_COMMAND_BASE_IDX … #define regTRAP5_ADDRESS_LO_MASK … #define regTRAP5_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP5_ADDRESS_HI_MASK … #define regTRAP5_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP5_COMMAND_MASK … #define regTRAP5_COMMAND_MASK_BASE_IDX … #define regTRAP6_CONTROL0 … #define regTRAP6_CONTROL0_BASE_IDX … #define regTRAP6_ADDRESS_LO … #define regTRAP6_ADDRESS_LO_BASE_IDX … #define regTRAP6_ADDRESS_HI … #define regTRAP6_ADDRESS_HI_BASE_IDX … #define regTRAP6_COMMAND … #define regTRAP6_COMMAND_BASE_IDX … #define regTRAP6_ADDRESS_LO_MASK … #define regTRAP6_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP6_ADDRESS_HI_MASK … #define regTRAP6_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP6_COMMAND_MASK … #define regTRAP6_COMMAND_MASK_BASE_IDX … #define regTRAP7_CONTROL0 … #define regTRAP7_CONTROL0_BASE_IDX … #define regTRAP7_ADDRESS_LO … #define regTRAP7_ADDRESS_LO_BASE_IDX … #define regTRAP7_ADDRESS_HI … #define regTRAP7_ADDRESS_HI_BASE_IDX … #define regTRAP7_COMMAND … #define regTRAP7_COMMAND_BASE_IDX … #define regTRAP7_ADDRESS_LO_MASK … #define regTRAP7_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP7_ADDRESS_HI_MASK … #define regTRAP7_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP7_COMMAND_MASK … #define regTRAP7_COMMAND_MASK_BASE_IDX … #define regTRAP8_CONTROL0 … #define regTRAP8_CONTROL0_BASE_IDX … #define regTRAP8_ADDRESS_LO … #define regTRAP8_ADDRESS_LO_BASE_IDX … #define regTRAP8_ADDRESS_HI … #define regTRAP8_ADDRESS_HI_BASE_IDX … #define regTRAP8_COMMAND … #define regTRAP8_COMMAND_BASE_IDX … #define regTRAP8_ADDRESS_LO_MASK … #define regTRAP8_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP8_ADDRESS_HI_MASK … #define regTRAP8_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP8_COMMAND_MASK … #define regTRAP8_COMMAND_MASK_BASE_IDX … #define regTRAP9_CONTROL0 … #define regTRAP9_CONTROL0_BASE_IDX … #define regTRAP9_ADDRESS_LO … #define regTRAP9_ADDRESS_LO_BASE_IDX … #define regTRAP9_ADDRESS_HI … #define regTRAP9_ADDRESS_HI_BASE_IDX … #define regTRAP9_COMMAND … #define regTRAP9_COMMAND_BASE_IDX … #define regTRAP9_ADDRESS_LO_MASK … #define regTRAP9_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP9_ADDRESS_HI_MASK … #define regTRAP9_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP9_COMMAND_MASK … #define regTRAP9_COMMAND_MASK_BASE_IDX … #define regTRAP10_CONTROL0 … #define regTRAP10_CONTROL0_BASE_IDX … #define regTRAP10_ADDRESS_LO … #define regTRAP10_ADDRESS_LO_BASE_IDX … #define regTRAP10_ADDRESS_HI … #define regTRAP10_ADDRESS_HI_BASE_IDX … #define regTRAP10_COMMAND … #define regTRAP10_COMMAND_BASE_IDX … #define regTRAP10_ADDRESS_LO_MASK … #define regTRAP10_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP10_ADDRESS_HI_MASK … #define regTRAP10_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP10_COMMAND_MASK … #define regTRAP10_COMMAND_MASK_BASE_IDX … #define regTRAP11_CONTROL0 … #define regTRAP11_CONTROL0_BASE_IDX … #define regTRAP11_ADDRESS_LO … #define regTRAP11_ADDRESS_LO_BASE_IDX … #define regTRAP11_ADDRESS_HI … #define regTRAP11_ADDRESS_HI_BASE_IDX … #define regTRAP11_COMMAND … #define regTRAP11_COMMAND_BASE_IDX … #define regTRAP11_ADDRESS_LO_MASK … #define regTRAP11_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP11_ADDRESS_HI_MASK … #define regTRAP11_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP11_COMMAND_MASK … #define regTRAP11_COMMAND_MASK_BASE_IDX … #define regTRAP12_CONTROL0 … #define regTRAP12_CONTROL0_BASE_IDX … #define regTRAP12_ADDRESS_LO … #define regTRAP12_ADDRESS_LO_BASE_IDX … #define regTRAP12_ADDRESS_HI … #define regTRAP12_ADDRESS_HI_BASE_IDX … #define regTRAP12_COMMAND … #define regTRAP12_COMMAND_BASE_IDX … #define regTRAP12_ADDRESS_LO_MASK … #define regTRAP12_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP12_ADDRESS_HI_MASK … #define regTRAP12_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP12_COMMAND_MASK … #define regTRAP12_COMMAND_MASK_BASE_IDX … #define regTRAP13_CONTROL0 … #define regTRAP13_CONTROL0_BASE_IDX … #define regTRAP13_ADDRESS_LO … #define regTRAP13_ADDRESS_LO_BASE_IDX … #define regTRAP13_ADDRESS_HI … #define regTRAP13_ADDRESS_HI_BASE_IDX … #define regTRAP13_COMMAND … #define regTRAP13_COMMAND_BASE_IDX … #define regTRAP13_ADDRESS_LO_MASK … #define regTRAP13_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP13_ADDRESS_HI_MASK … #define regTRAP13_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP13_COMMAND_MASK … #define regTRAP13_COMMAND_MASK_BASE_IDX … #define regTRAP14_CONTROL0 … #define regTRAP14_CONTROL0_BASE_IDX … #define regTRAP14_ADDRESS_LO … #define regTRAP14_ADDRESS_LO_BASE_IDX … #define regTRAP14_ADDRESS_HI … #define regTRAP14_ADDRESS_HI_BASE_IDX … #define regTRAP14_COMMAND … #define regTRAP14_COMMAND_BASE_IDX … #define regTRAP14_ADDRESS_LO_MASK … #define regTRAP14_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP14_ADDRESS_HI_MASK … #define regTRAP14_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP14_COMMAND_MASK … #define regTRAP14_COMMAND_MASK_BASE_IDX … #define regTRAP15_CONTROL0 … #define regTRAP15_CONTROL0_BASE_IDX … #define regTRAP15_ADDRESS_LO … #define regTRAP15_ADDRESS_LO_BASE_IDX … #define regTRAP15_ADDRESS_HI … #define regTRAP15_ADDRESS_HI_BASE_IDX … #define regTRAP15_COMMAND … #define regTRAP15_COMMAND_BASE_IDX … #define regTRAP15_ADDRESS_LO_MASK … #define regTRAP15_ADDRESS_LO_MASK_BASE_IDX … #define regTRAP15_ADDRESS_HI_MASK … #define regTRAP15_ADDRESS_HI_MASK_BASE_IDX … #define regTRAP15_COMMAND_MASK … #define regTRAP15_COMMAND_MASK_BASE_IDX … #define regSB_COMMAND … #define regSB_COMMAND_BASE_IDX … #define regSB_SUB_BUS_NUMBER_LATENCY … #define regSB_SUB_BUS_NUMBER_LATENCY_BASE_IDX … #define regSB_IO_BASE_LIMIT … #define regSB_IO_BASE_LIMIT_BASE_IDX … #define regSB_MEM_BASE_LIMIT … #define regSB_MEM_BASE_LIMIT_BASE_IDX … #define regSB_PREF_BASE_LIMIT … #define regSB_PREF_BASE_LIMIT_BASE_IDX … #define regSB_PREF_BASE_UPPER … #define regSB_PREF_BASE_UPPER_BASE_IDX … #define regSB_PREF_LIMIT_UPPER … #define regSB_PREF_LIMIT_UPPER_BASE_IDX … #define regSB_IO_BASE_LIMIT_HI … #define regSB_IO_BASE_LIMIT_HI_BASE_IDX … #define regSB_IRQ_BRIDGE_CNTL … #define regSB_IRQ_BRIDGE_CNTL_BASE_IDX … #define regSB_EXT_BRIDGE_CNTL … #define regSB_EXT_BRIDGE_CNTL_BASE_IDX … #define regSB_PMI_STATUS_CNTL … #define regSB_PMI_STATUS_CNTL_BASE_IDX … #define regSB_SLOT_CAP … #define regSB_SLOT_CAP_BASE_IDX … #define regSB_ROOT_CNTL … #define regSB_ROOT_CNTL_BASE_IDX … #define regSB_DEVICE_CNTL2 … #define regSB_DEVICE_CNTL2_BASE_IDX … #define regUSB_QoS_CNTL … #define regUSB_QoS_CNTL_BASE_IDX … #define regMCA_SMN_INT_REQ_ADDR … #define regMCA_SMN_INT_REQ_ADDR_BASE_IDX … #define regMCA_SMN_INT_MCM_ADDR … #define regMCA_SMN_INT_MCM_ADDR_BASE_IDX … #define regMCA_SMN_INT_APERTUREID … #define regMCA_SMN_INT_APERTUREID_BASE_IDX … #define regMCA_SMN_INT_CONTROL … #define regMCA_SMN_INT_CONTROL_BASE_IDX … // addressBlock: nbio_iohub_nb_rascfg_ras_cfgdec // base address: 0x13b20000 #define regPARITY_CONTROL_0 … #define regPARITY_CONTROL_0_BASE_IDX … #define regPARITY_CONTROL_1 … #define regPARITY_CONTROL_1_BASE_IDX … #define regPARITY_SEVERITY_CONTROL_UNCORR_0 … #define regPARITY_SEVERITY_CONTROL_UNCORR_0_BASE_IDX … #define regPARITY_SEVERITY_CONTROL_CORR_0 … #define regPARITY_SEVERITY_CONTROL_CORR_0_BASE_IDX … #define regPARITY_SEVERITY_CONTROL_UCP_0 … #define regPARITY_SEVERITY_CONTROL_UCP_0_BASE_IDX … #define regMISC_SEVERITY_CONTROL … #define regMISC_SEVERITY_CONTROL_BASE_IDX … #define regMISC_RAS_CONTROL … #define regMISC_RAS_CONTROL_BASE_IDX … #define regRAS_SCRATCH_0 … #define regRAS_SCRATCH_0_BASE_IDX … #define regRAS_SCRATCH_1 … #define regRAS_SCRATCH_1_BASE_IDX … #define regSYNCFLOOD_STATUS … #define regSYNCFLOOD_STATUS_BASE_IDX … #define regNMI_STATUS … #define regNMI_STATUS_BASE_IDX … #define regINTERNAL_POISON_STATUS … #define regINTERNAL_POISON_STATUS_BASE_IDX … #define regINTERNAL_POISON_MASK … #define regINTERNAL_POISON_MASK_BASE_IDX … #define regEGRESS_POISON_STATUS_LO … #define regEGRESS_POISON_STATUS_LO_BASE_IDX … #define regEGRESS_POISON_STATUS_HI … #define regEGRESS_POISON_STATUS_HI_BASE_IDX … #define regEGRESS_POISON_MASK_LO … #define regEGRESS_POISON_MASK_LO_BASE_IDX … #define regEGRESS_POISON_MASK_HI … #define regEGRESS_POISON_MASK_HI_BASE_IDX … #define regEGRESS_POISON_SEVERITY_DOWN … #define regEGRESS_POISON_SEVERITY_DOWN_BASE_IDX … #define regEGRESS_POISON_SEVERITY_UPPER … #define regEGRESS_POISON_SEVERITY_UPPER_BASE_IDX … #define regAPML_STATUS … #define regAPML_STATUS_BASE_IDX … #define regAPML_CONTROL … #define regAPML_CONTROL_BASE_IDX … #define regAPML_TRIGGER … #define regAPML_TRIGGER_BASE_IDX … // addressBlock: nbio_iohub_nb_psprascfg_pspras_cfgdec // base address: 0x13b23000 #define regPSP_INTERNAL_POISON_STATUS … #define regPSP_INTERNAL_POISON_STATUS_BASE_IDX … #define regPSP_EGRESS_POISON_STATUS_LO … #define regPSP_EGRESS_POISON_STATUS_LO_BASE_IDX … #define regPSP_EGRESS_POISON_STATUS_HI … #define regPSP_EGRESS_POISON_STATUS_HI_BASE_IDX … // addressBlock: nbio_iohub_nb_intSBdevindcfg0_devind_cfgdecp // base address: 0x13b3c000 #define regNB_INTSBDEVINDCFG0_STEERING_CNTL … #define regNB_INTSBDEVINDCFG0_STEERING_CNTL_BASE_IDX … #define regNB_INTSBDEVINDCFG0_SW_LATENCY … #define regNB_INTSBDEVINDCFG0_SW_LATENCY_BASE_IDX … // addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg0_pciercbdgind_cfgdec // base address: 0x13b7d600 #define regNB_PCIE0RCBDG_INDCFG0_RC_SMN_INDEX … #define regNB_PCIE0RCBDG_INDCFG0_RC_SMN_INDEX_BASE_IDX … #define regNB_PCIE0RCBDG_INDCFG0_RC_SMN_DATA … #define regNB_PCIE0RCBDG_INDCFG0_RC_SMN_DATA_BASE_IDX … // addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg1_pciercbdgind_cfgdec // base address: 0x13b7d700 #define regNB_PCIE0RCBDG_INDCFG1_RC_SMN_INDEX … #define regNB_PCIE0RCBDG_INDCFG1_RC_SMN_INDEX_BASE_IDX … #define regNB_PCIE0RCBDG_INDCFG1_RC_SMN_DATA … #define regNB_PCIE0RCBDG_INDCFG1_RC_SMN_DATA_BASE_IDX … // addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg2_pciercbdgind_cfgdec // base address: 0x13b7d800 #define regNB_PCIE0RCBDG_INDCFG2_RC_SMN_INDEX … #define regNB_PCIE0RCBDG_INDCFG2_RC_SMN_INDEX_BASE_IDX … #define regNB_PCIE0RCBDG_INDCFG2_RC_SMN_DATA … #define regNB_PCIE0RCBDG_INDCFG2_RC_SMN_DATA_BASE_IDX … // addressBlock: nbio_iohub_iommu_l2a_l2acfg // base address: 0x15700000 #define regL2_PERF_CNTL_0 … #define regL2_PERF_CNTL_0_BASE_IDX … #define regL2_PERF_COUNT_0 … #define regL2_PERF_COUNT_0_BASE_IDX … #define regL2_PERF_COUNT_1 … #define regL2_PERF_COUNT_1_BASE_IDX … #define regL2_PERF_CNTL_1 … #define regL2_PERF_CNTL_1_BASE_IDX … #define regL2_PERF_COUNT_2 … #define regL2_PERF_COUNT_2_BASE_IDX … #define regL2_PERF_COUNT_3 … #define regL2_PERF_COUNT_3_BASE_IDX … #define regL2_STATUS_0 … #define regL2_STATUS_0_BASE_IDX … #define regL2_CONTROL_0 … #define regL2_CONTROL_0_BASE_IDX … #define regL2_CONTROL_1 … #define regL2_CONTROL_1_BASE_IDX … #define regL2_DTC_CONTROL … #define regL2_DTC_CONTROL_BASE_IDX … #define regL2_DTC_HASH_CONTROL … #define regL2_DTC_HASH_CONTROL_BASE_IDX … #define regL2_DTC_WAY_CONTROL … #define regL2_DTC_WAY_CONTROL_BASE_IDX … #define regL2_ITC_CONTROL … #define regL2_ITC_CONTROL_BASE_IDX … #define regL2_ITC_HASH_CONTROL … #define regL2_ITC_HASH_CONTROL_BASE_IDX … #define regL2_ITC_WAY_CONTROL … #define regL2_ITC_WAY_CONTROL_BASE_IDX … #define regL2_PTC_A_CONTROL … #define regL2_PTC_A_CONTROL_BASE_IDX … #define regL2_PTC_A_HASH_CONTROL … #define regL2_PTC_A_HASH_CONTROL_BASE_IDX … #define regL2_PTC_A_WAY_CONTROL … #define regL2_PTC_A_WAY_CONTROL_BASE_IDX … #define regL2_CREDIT_CONTROL_2 … #define regL2_CREDIT_CONTROL_2_BASE_IDX … #define regL2A_UPDATE_FILTER_CNTL … #define regL2A_UPDATE_FILTER_CNTL_BASE_IDX … #define regL2_ERR_RULE_CONTROL_3 … #define regL2_ERR_RULE_CONTROL_3_BASE_IDX … #define regL2_ERR_RULE_CONTROL_4 … #define regL2_ERR_RULE_CONTROL_4_BASE_IDX … #define regL2_ERR_RULE_CONTROL_5 … #define regL2_ERR_RULE_CONTROL_5_BASE_IDX … #define regL2_L2A_PGSIZE_CONTROL … #define regL2_L2A_PGSIZE_CONTROL_BASE_IDX … #define regL2_L2A_MEMPWR_GATE_1 … #define regL2_L2A_MEMPWR_GATE_1_BASE_IDX … #define regL2_L2A_MEMPWR_GATE_2 … #define regL2_L2A_MEMPWR_GATE_2_BASE_IDX … #define regL2_L2A_MEMPWR_GATE_3 … #define regL2_L2A_MEMPWR_GATE_3_BASE_IDX … #define regL2_L2A_MEMPWR_GATE_4 … #define regL2_L2A_MEMPWR_GATE_4_BASE_IDX … #define regL2_L2A_MEMPWR_GATE_5 … #define regL2_L2A_MEMPWR_GATE_5_BASE_IDX … #define regL2_L2A_MEMPWR_GATE_6 … #define regL2_L2A_MEMPWR_GATE_6_BASE_IDX … #define regL2_L2A_MEMPWR_GATE_7 … #define regL2_L2A_MEMPWR_GATE_7_BASE_IDX … #define regL2_L2A_MEMPWR_GATE_8 … #define regL2_L2A_MEMPWR_GATE_8_BASE_IDX … #define regL2_L2A_MEMPWR_GATE_9 … #define regL2_L2A_MEMPWR_GATE_9_BASE_IDX … #define regL2_L2A_MEMPWR_GATE_10 … #define regL2_L2A_MEMPWR_GATE_10_BASE_IDX … #define regL2_ECO_CNTRL_0 … #define regL2_ECO_CNTRL_0_BASE_IDX … // addressBlock: nbio_iohub_nb_ioapiccfg_ioapic_cfgdec // base address: 0x14300000 #define regFEATURES_ENABLE … #define regFEATURES_ENABLE_BASE_IDX … // addressBlock: nbio_pcie0_pciedir // base address: 0x11180000 #define regPCIE_USB4_TXAL_CNTL1 … #define regPCIE_USB4_TXAL_CNTL1_BASE_IDX … #define regPCIE_USB4_RXAL_CNTL1 … #define regPCIE_USB4_RXAL_CNTL1_BASE_IDX … #define regPCIE_USB4_AL_CNTL1 … #define regPCIE_USB4_AL_CNTL1_BASE_IDX … #define regPCIE_USB4_AL_CNTL2 … #define regPCIE_USB4_AL_CNTL2_BASE_IDX … #define regPCIE_USB4_AL_HYSTERESIS … #define regPCIE_USB4_AL_HYSTERESIS_BASE_IDX … #define regPCIE_USB4_AL_HYSTERESIS_2 … #define regPCIE_USB4_AL_HYSTERESIS_2_BASE_IDX … #define regPCIE_USB4_ERR_CNTL5 … #define regPCIE_USB4_ERR_CNTL5_BASE_IDX … #define regPCIE_USB4_LC_CNTL1 … #define regPCIE_USB4_LC_CNTL1_BASE_IDX … #define regBIF_BIF256_CI256_RC3X4_USB4_CPM_CONTROL … #define regBIF_BIF256_CI256_RC3X4_USB4_CPM_CONTROL_BASE_IDX … #define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_CNTL2 … #define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_CNTL2_BASE_IDX … #define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_TX_POWER_CTRL_1 … #define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_TX_POWER_CTRL_1_BASE_IDX … #define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_MST_CTRL_3 … #define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_MST_CTRL_3_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp // base address: 0x10100000 #define regBIF_CFG_DEV0_RC0_VENDOR_ID … #define regBIF_CFG_DEV0_RC0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_RC0_DEVICE_ID … #define regBIF_CFG_DEV0_RC0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_RC0_COMMAND … #define regBIF_CFG_DEV0_RC0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_RC0_STATUS … #define regBIF_CFG_DEV0_RC0_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_REVISION_ID … #define regBIF_CFG_DEV0_RC0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PROG_INTERFACE … #define regBIF_CFG_DEV0_RC0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_RC0_SUB_CLASS … #define regBIF_CFG_DEV0_RC0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_BASE_CLASS … #define regBIF_CFG_DEV0_RC0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_CACHE_LINE … #define regBIF_CFG_DEV0_RC0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LATENCY … #define regBIF_CFG_DEV0_RC0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_RC0_HEADER … #define regBIF_CFG_DEV0_RC0_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_RC0_BIST … #define regBIF_CFG_DEV0_RC0_BIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_BASE_ADDR_1 … #define regBIF_CFG_DEV0_RC0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_RC0_BASE_ADDR_2 … #define regBIF_CFG_DEV0_RC0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY … #define regBIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_RC0_IO_BASE_LIMIT … #define regBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_SECONDARY_STATUS … #define regBIF_CFG_DEV0_RC0_SECONDARY_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_MEM_BASE_LIMIT … #define regBIF_CFG_DEV0_RC0_MEM_BASE_LIMIT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PREF_BASE_LIMIT … #define regBIF_CFG_DEV0_RC0_PREF_BASE_LIMIT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PREF_BASE_UPPER … #define regBIF_CFG_DEV0_RC0_PREF_BASE_UPPER_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER … #define regBIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER_BASE_IDX … #define regBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI … #define regBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI_BASE_IDX … #define regBIF_CFG_DEV0_RC0_CAP_PTR … #define regBIF_CFG_DEV0_RC0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_RC0_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_RC0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_RC0_INTERRUPT_LINE … #define regBIF_CFG_DEV0_RC0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_RC0_INTERRUPT_PIN … #define regBIF_CFG_DEV0_RC0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL … #define regBIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_EXT_BRIDGE_CNTL … #define regBIF_CFG_DEV0_RC0_EXT_BRIDGE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PMI_CAP_LIST … #define regBIF_CFG_DEV0_RC0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PMI_CAP … #define regBIF_CFG_DEV0_RC0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV0_RC0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_RC0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_CAP … #define regBIF_CFG_DEV0_RC0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_RC0_DEVICE_CAP … #define regBIF_CFG_DEV0_RC0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_RC0_DEVICE_CNTL … #define regBIF_CFG_DEV0_RC0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_DEVICE_STATUS … #define regBIF_CFG_DEV0_RC0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LINK_CAP … #define regBIF_CFG_DEV0_RC0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LINK_CNTL … #define regBIF_CFG_DEV0_RC0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LINK_STATUS … #define regBIF_CFG_DEV0_RC0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_SLOT_CAP … #define regBIF_CFG_DEV0_RC0_SLOT_CAP_BASE_IDX … #define regBIF_CFG_DEV0_RC0_SLOT_CNTL … #define regBIF_CFG_DEV0_RC0_SLOT_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_SLOT_STATUS … #define regBIF_CFG_DEV0_RC0_SLOT_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_ROOT_CNTL … #define regBIF_CFG_DEV0_RC0_ROOT_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_ROOT_CAP … #define regBIF_CFG_DEV0_RC0_ROOT_CAP_BASE_IDX … #define regBIF_CFG_DEV0_RC0_ROOT_STATUS … #define regBIF_CFG_DEV0_RC0_ROOT_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_DEVICE_CAP2 … #define regBIF_CFG_DEV0_RC0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_RC0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_RC0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LINK_CAP2 … #define regBIF_CFG_DEV0_RC0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LINK_CNTL2 … #define regBIF_CFG_DEV0_RC0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LINK_STATUS2 … #define regBIF_CFG_DEV0_RC0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_SLOT_CAP2 … #define regBIF_CFG_DEV0_RC0_SLOT_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_SLOT_CNTL2 … #define regBIF_CFG_DEV0_RC0_SLOT_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_SLOT_STATUS2 … #define regBIF_CFG_DEV0_RC0_SLOT_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_MSI_CAP_LIST … #define regBIF_CFG_DEV0_RC0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_RC0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_RC0_MSI_MSG_DATA … #define regBIF_CFG_DEV0_RC0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_RC0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_RC0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_RC0_SSID_CAP_LIST … #define regBIF_CFG_DEV0_RC0_SSID_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_SSID_CAP … #define regBIF_CFG_DEV0_RC0_SSID_CAP_BASE_IDX … #define regBIF_CFG_DEV0_RC0_MSI_MAP_CAP_LIST … #define regBIF_CFG_DEV0_RC0_MSI_MAP_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_MSI_MAP_CAP … #define regBIF_CFG_DEV0_RC0_MSI_MAP_CAP_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1 … #define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2 … #define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_STATUS … #define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP … #define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS … #define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP … #define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS … #define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1 … #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2 … #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD … #define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS … #define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID … #define regBIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST … #define regBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3 … #define regBIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_9_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_10_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_11_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_12_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_13_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_14_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_ACS_CAP … #define regBIF_CFG_DEV0_RC0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV0_RC0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_DLF_ENH_CAP_LIST … #define regBIF_CFG_DEV0_RC0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_CAP … #define regBIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_STATUS … #define regBIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_PHY_16GT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_RC0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LINK_CAP_16GT … #define regBIF_CFG_DEV0_RC0_LINK_CAP_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LINK_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LINK_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LINK_STATUS_16GT … #define regBIF_CFG_DEV0_RC0_LINK_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV0_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV0_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV0_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_0_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_1_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_2_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_3_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_4_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_5_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_6_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_7_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_8_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_9_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_10_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_11_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_12_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_13_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_14_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_15_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_RC0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_MARGINING_ENH_CAP_LIST … #define regBIF_CFG_DEV0_RC0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_MARGINING_PORT_CAP … #define regBIF_CFG_DEV0_RC0_MARGINING_PORT_CAP_BASE_IDX … #define regBIF_CFG_DEV0_RC0_MARGINING_PORT_STATUS … #define regBIF_CFG_DEV0_RC0_MARGINING_PORT_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_0_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_0_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_1_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_1_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_2_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_2_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_3_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_3_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_4_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_4_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_5_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_5_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_6_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_6_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_7_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_7_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_8_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_8_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_9_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_9_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_10_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_10_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_11_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_11_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_12_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_12_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_13_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_13_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_14_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_14_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_RC0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_RC0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_RC0_RTR_DATA1 … #define regBIF_CFG_DEV0_RC0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV0_RC0_RTR_DATA2 … #define regBIF_CFG_DEV0_RC0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp // base address: 0x10140000 #define regBIF_CFG_DEV0_EPF0_0_VENDOR_ID … #define regBIF_CFG_DEV0_EPF0_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_COMMAND … #define regBIF_CFG_DEV0_EPF0_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_STATUS … #define regBIF_CFG_DEV0_EPF0_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_REVISION_ID … #define regBIF_CFG_DEV0_EPF0_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF0_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_SUB_CLASS … #define regBIF_CFG_DEV0_EPF0_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_BASE_CLASS … #define regBIF_CFG_DEV0_EPF0_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_CACHE_LINE … #define regBIF_CFG_DEV0_EPF0_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LATENCY … #define regBIF_CFG_DEV0_EPF0_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_HEADER … #define regBIF_CFG_DEV0_EPF0_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_BIST … #define regBIF_CFG_DEV0_EPF0_0_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF0_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF0_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_CAP_PTR … #define regBIF_CFG_DEV0_EPF0_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF0_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF0_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MIN_GRANT … #define regBIF_CFG_DEV0_EPF0_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF0_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_ADAPTER_ID_W … #define regBIF_CFG_DEV0_EPF0_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PMI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PMI_CAP … #define regBIF_CFG_DEV0_EPF0_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF0_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LINK_CAP … #define regBIF_CFG_DEV0_EPF0_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF0_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF0_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSI_MASK … #define regBIF_CFG_DEV0_EPF0_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF0_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSI_PENDING … #define regBIF_CFG_DEV0_EPF0_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF0_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF0_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF0_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MSIX_PBA … #define regBIF_CFG_DEV0_EPF0_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG2 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_STATUS … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_ERROR_STATUS … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_ERROR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY … #define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC … #define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR1 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV0 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV1 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL0 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL1 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_STRIDE … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_STRIDE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_DEVICE_ID … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_0 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_CAP … #define regBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LINK_CAP_16GT … #define regBIF_CFG_DEV0_EPF0_0_LINK_CAP_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS_16GT … #define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV0_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV0_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV0_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_CAP … #define regBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_STATUS … #define regBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF0_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_RTR_DATA1 … #define regBIF_CFG_DEV0_EPF0_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_RTR_DATA2 … #define regBIF_CFG_DEV0_EPF0_0_RTR_DATA2_BASE_IDX … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV … #define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp // base address: 0x10141000 #define regBIF_CFG_DEV0_EPF1_0_VENDOR_ID … #define regBIF_CFG_DEV0_EPF1_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_DEVICE_ID … #define regBIF_CFG_DEV0_EPF1_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_COMMAND … #define regBIF_CFG_DEV0_EPF1_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_STATUS … #define regBIF_CFG_DEV0_EPF1_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_REVISION_ID … #define regBIF_CFG_DEV0_EPF1_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF1_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_SUB_CLASS … #define regBIF_CFG_DEV0_EPF1_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_BASE_CLASS … #define regBIF_CFG_DEV0_EPF1_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_CACHE_LINE … #define regBIF_CFG_DEV0_EPF1_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LATENCY … #define regBIF_CFG_DEV0_EPF1_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_HEADER … #define regBIF_CFG_DEV0_EPF1_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_BIST … #define regBIF_CFG_DEV0_EPF1_0_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF1_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_CAP_PTR … #define regBIF_CFG_DEV0_EPF1_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF1_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF1_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MIN_GRANT … #define regBIF_CFG_DEV0_EPF1_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF1_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_W … #define regBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PMI_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PMI_CAP … #define regBIF_CFG_DEV0_EPF1_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF1_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LINK_CAP … #define regBIF_CFG_DEV0_EPF1_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF1_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF1_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSI_MASK … #define regBIF_CFG_DEV0_EPF1_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF1_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSI_PENDING … #define regBIF_CFG_DEV0_EPF1_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF1_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF1_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MSIX_PBA … #define regBIF_CFG_DEV0_EPF1_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SECONDARY_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LINK_CNTL3 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LINK_CNTL3_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_ERROR_STATUS … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_ERROR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY … #define regBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC … #define regBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DLF_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_CAP … #define regBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PHY_16GT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LINK_CAP_16GT … #define regBIF_CFG_DEV0_EPF1_0_LINK_CAP_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS_16GT … #define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV0_EPF1_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV0_EPF1_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV0_EPF1_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_0_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_1_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_2_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_3_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_4_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_5_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_6_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_7_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_8_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_9_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_10_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_11_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_12_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_13_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_14_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_15_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV0_EPF1_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MARGINING_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_CAP … #define regBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_STATUS … #define regBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF1_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_RTR_DATA1 … #define regBIF_CFG_DEV0_EPF1_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV0_EPF1_0_RTR_DATA2 … #define regBIF_CFG_DEV0_EPF1_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp // base address: 0x10142000 #define regBIF_CFG_DEV0_EPF2_0_VENDOR_ID … #define regBIF_CFG_DEV0_EPF2_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_DEVICE_ID … #define regBIF_CFG_DEV0_EPF2_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_COMMAND … #define regBIF_CFG_DEV0_EPF2_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_STATUS … #define regBIF_CFG_DEV0_EPF2_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_REVISION_ID … #define regBIF_CFG_DEV0_EPF2_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF2_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_SUB_CLASS … #define regBIF_CFG_DEV0_EPF2_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_BASE_CLASS … #define regBIF_CFG_DEV0_EPF2_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_CACHE_LINE … #define regBIF_CFG_DEV0_EPF2_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_LATENCY … #define regBIF_CFG_DEV0_EPF2_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_HEADER … #define regBIF_CFG_DEV0_EPF2_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_BIST … #define regBIF_CFG_DEV0_EPF2_0_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF2_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_CAP_PTR … #define regBIF_CFG_DEV0_EPF2_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF2_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF2_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MIN_GRANT … #define regBIF_CFG_DEV0_EPF2_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF2_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_W … #define regBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PMI_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PMI_CAP … #define regBIF_CFG_DEV0_EPF2_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_SBRN … #define regBIF_CFG_DEV0_EPF2_0_SBRN_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_FLADJ … #define regBIF_CFG_DEV0_EPF2_0_FLADJ_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_DBESL_DBESLD … #define regBIF_CFG_DEV0_EPF2_0_DBESL_DBESLD_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_CAP … #define regBIF_CFG_DEV0_EPF2_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF2_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_LINK_CAP … #define regBIF_CFG_DEV0_EPF2_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_LINK_CNTL … #define regBIF_CFG_DEV0_EPF2_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_LINK_STATUS … #define regBIF_CFG_DEV0_EPF2_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF2_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF2_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF2_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF2_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSI_MASK … #define regBIF_CFG_DEV0_EPF2_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF2_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSI_PENDING … #define regBIF_CFG_DEV0_EPF2_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF2_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF2_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_MSIX_PBA … #define regBIF_CFG_DEV0_EPF2_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_SATA_CAP_0 … #define regBIF_CFG_DEV0_EPF2_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_SATA_CAP_1 … #define regBIF_CFG_DEV0_EPF2_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV0_EPF2_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_SATA_IDP_DATA … #define regBIF_CFG_DEV0_EPF2_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF2_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_RTR_DATA1 … #define regBIF_CFG_DEV0_EPF2_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV0_EPF2_0_RTR_DATA2 … #define regBIF_CFG_DEV0_EPF2_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp // base address: 0x10143000 #define regBIF_CFG_DEV0_EPF3_0_VENDOR_ID … #define regBIF_CFG_DEV0_EPF3_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_DEVICE_ID … #define regBIF_CFG_DEV0_EPF3_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_COMMAND … #define regBIF_CFG_DEV0_EPF3_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_STATUS … #define regBIF_CFG_DEV0_EPF3_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_REVISION_ID … #define regBIF_CFG_DEV0_EPF3_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF3_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_SUB_CLASS … #define regBIF_CFG_DEV0_EPF3_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_BASE_CLASS … #define regBIF_CFG_DEV0_EPF3_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_CACHE_LINE … #define regBIF_CFG_DEV0_EPF3_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_LATENCY … #define regBIF_CFG_DEV0_EPF3_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_HEADER … #define regBIF_CFG_DEV0_EPF3_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_BIST … #define regBIF_CFG_DEV0_EPF3_0_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_CAP_PTR … #define regBIF_CFG_DEV0_EPF3_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MIN_GRANT … #define regBIF_CFG_DEV0_EPF3_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF3_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W … #define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PMI_CAP … #define regBIF_CFG_DEV0_EPF3_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_SBRN … #define regBIF_CFG_DEV0_EPF3_0_SBRN_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_FLADJ … #define regBIF_CFG_DEV0_EPF3_0_FLADJ_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD … #define regBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP … #define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_LINK_CAP … #define regBIF_CFG_DEV0_EPF3_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL … #define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS … #define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF3_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSI_MASK … #define regBIF_CFG_DEV0_EPF3_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF3_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSI_PENDING … #define regBIF_CFG_DEV0_EPF3_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF3_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF3_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_MSIX_PBA … #define regBIF_CFG_DEV0_EPF3_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_SATA_CAP_0 … #define regBIF_CFG_DEV0_EPF3_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_SATA_CAP_1 … #define regBIF_CFG_DEV0_EPF3_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV0_EPF3_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_SATA_IDP_DATA … #define regBIF_CFG_DEV0_EPF3_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF3_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_RTR_DATA1 … #define regBIF_CFG_DEV0_EPF3_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV0_EPF3_0_RTR_DATA2 … #define regBIF_CFG_DEV0_EPF3_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp // base address: 0x10144000 #define regBIF_CFG_DEV0_EPF4_0_VENDOR_ID … #define regBIF_CFG_DEV0_EPF4_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_DEVICE_ID … #define regBIF_CFG_DEV0_EPF4_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_COMMAND … #define regBIF_CFG_DEV0_EPF4_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_STATUS … #define regBIF_CFG_DEV0_EPF4_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_REVISION_ID … #define regBIF_CFG_DEV0_EPF4_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF4_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_SUB_CLASS … #define regBIF_CFG_DEV0_EPF4_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_BASE_CLASS … #define regBIF_CFG_DEV0_EPF4_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_CACHE_LINE … #define regBIF_CFG_DEV0_EPF4_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_LATENCY … #define regBIF_CFG_DEV0_EPF4_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_HEADER … #define regBIF_CFG_DEV0_EPF4_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_BIST … #define regBIF_CFG_DEV0_EPF4_0_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF4_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_CAP_PTR … #define regBIF_CFG_DEV0_EPF4_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF4_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF4_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MIN_GRANT … #define regBIF_CFG_DEV0_EPF4_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF4_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV0_EPF4_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_W … #define regBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PMI_CAP_LIST … #define regBIF_CFG_DEV0_EPF4_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PMI_CAP … #define regBIF_CFG_DEV0_EPF4_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_SBRN … #define regBIF_CFG_DEV0_EPF4_0_SBRN_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_FLADJ … #define regBIF_CFG_DEV0_EPF4_0_FLADJ_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_DBESL_DBESLD … #define regBIF_CFG_DEV0_EPF4_0_DBESL_DBESLD_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_CAP … #define regBIF_CFG_DEV0_EPF4_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF4_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_LINK_CAP … #define regBIF_CFG_DEV0_EPF4_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_LINK_CNTL … #define regBIF_CFG_DEV0_EPF4_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_LINK_STATUS … #define regBIF_CFG_DEV0_EPF4_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF4_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF4_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF4_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF4_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF4_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSI_MASK … #define regBIF_CFG_DEV0_EPF4_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF4_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSI_PENDING … #define regBIF_CFG_DEV0_EPF4_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF4_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF4_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF4_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_MSIX_PBA … #define regBIF_CFG_DEV0_EPF4_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_SATA_CAP_0 … #define regBIF_CFG_DEV0_EPF4_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_SATA_CAP_1 … #define regBIF_CFG_DEV0_EPF4_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV0_EPF4_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_SATA_IDP_DATA … #define regBIF_CFG_DEV0_EPF4_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF4_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_RTR_DATA1 … #define regBIF_CFG_DEV0_EPF4_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV0_EPF4_0_RTR_DATA2 … #define regBIF_CFG_DEV0_EPF4_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp // base address: 0x10145000 #define regBIF_CFG_DEV0_EPF5_0_VENDOR_ID … #define regBIF_CFG_DEV0_EPF5_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_DEVICE_ID … #define regBIF_CFG_DEV0_EPF5_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_COMMAND … #define regBIF_CFG_DEV0_EPF5_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_STATUS … #define regBIF_CFG_DEV0_EPF5_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_REVISION_ID … #define regBIF_CFG_DEV0_EPF5_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF5_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_SUB_CLASS … #define regBIF_CFG_DEV0_EPF5_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_BASE_CLASS … #define regBIF_CFG_DEV0_EPF5_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_CACHE_LINE … #define regBIF_CFG_DEV0_EPF5_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_LATENCY … #define regBIF_CFG_DEV0_EPF5_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_HEADER … #define regBIF_CFG_DEV0_EPF5_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_BIST … #define regBIF_CFG_DEV0_EPF5_0_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF5_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF5_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_CAP_PTR … #define regBIF_CFG_DEV0_EPF5_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF5_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF5_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MIN_GRANT … #define regBIF_CFG_DEV0_EPF5_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF5_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV0_EPF5_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_ADAPTER_ID_W … #define regBIF_CFG_DEV0_EPF5_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PMI_CAP_LIST … #define regBIF_CFG_DEV0_EPF5_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PMI_CAP … #define regBIF_CFG_DEV0_EPF5_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_SBRN … #define regBIF_CFG_DEV0_EPF5_0_SBRN_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_FLADJ … #define regBIF_CFG_DEV0_EPF5_0_FLADJ_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_DBESL_DBESLD … #define regBIF_CFG_DEV0_EPF5_0_DBESL_DBESLD_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF5_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_CAP … #define regBIF_CFG_DEV0_EPF5_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF5_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_LINK_CAP … #define regBIF_CFG_DEV0_EPF5_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_LINK_CNTL … #define regBIF_CFG_DEV0_EPF5_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_LINK_STATUS … #define regBIF_CFG_DEV0_EPF5_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF5_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF5_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF5_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF5_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF5_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF5_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSI_MASK … #define regBIF_CFG_DEV0_EPF5_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF5_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF5_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSI_PENDING … #define regBIF_CFG_DEV0_EPF5_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF5_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF5_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF5_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF5_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_MSIX_PBA … #define regBIF_CFG_DEV0_EPF5_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_SATA_CAP_0 … #define regBIF_CFG_DEV0_EPF5_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_SATA_CAP_1 … #define regBIF_CFG_DEV0_EPF5_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV0_EPF5_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_SATA_IDP_DATA … #define regBIF_CFG_DEV0_EPF5_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF5_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_RTR_DATA1 … #define regBIF_CFG_DEV0_EPF5_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV0_EPF5_0_RTR_DATA2 … #define regBIF_CFG_DEV0_EPF5_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp // base address: 0x10146000 #define regBIF_CFG_DEV0_EPF6_0_VENDOR_ID … #define regBIF_CFG_DEV0_EPF6_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_DEVICE_ID … #define regBIF_CFG_DEV0_EPF6_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_COMMAND … #define regBIF_CFG_DEV0_EPF6_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_STATUS … #define regBIF_CFG_DEV0_EPF6_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_REVISION_ID … #define regBIF_CFG_DEV0_EPF6_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF6_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_SUB_CLASS … #define regBIF_CFG_DEV0_EPF6_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_BASE_CLASS … #define regBIF_CFG_DEV0_EPF6_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_CACHE_LINE … #define regBIF_CFG_DEV0_EPF6_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_LATENCY … #define regBIF_CFG_DEV0_EPF6_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_HEADER … #define regBIF_CFG_DEV0_EPF6_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_BIST … #define regBIF_CFG_DEV0_EPF6_0_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF6_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_CAP_PTR … #define regBIF_CFG_DEV0_EPF6_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF6_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF6_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MIN_GRANT … #define regBIF_CFG_DEV0_EPF6_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF6_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV0_EPF6_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_W … #define regBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PMI_CAP_LIST … #define regBIF_CFG_DEV0_EPF6_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PMI_CAP … #define regBIF_CFG_DEV0_EPF6_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_SBRN … #define regBIF_CFG_DEV0_EPF6_0_SBRN_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_FLADJ … #define regBIF_CFG_DEV0_EPF6_0_FLADJ_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_DBESL_DBESLD … #define regBIF_CFG_DEV0_EPF6_0_DBESL_DBESLD_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF6_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_CAP … #define regBIF_CFG_DEV0_EPF6_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF6_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_LINK_CAP … #define regBIF_CFG_DEV0_EPF6_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_LINK_CNTL … #define regBIF_CFG_DEV0_EPF6_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_LINK_STATUS … #define regBIF_CFG_DEV0_EPF6_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF6_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF6_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF6_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF6_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF6_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSI_MASK … #define regBIF_CFG_DEV0_EPF6_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF6_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSI_PENDING … #define regBIF_CFG_DEV0_EPF6_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF6_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF6_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF6_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF6_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_MSIX_PBA … #define regBIF_CFG_DEV0_EPF6_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_SATA_CAP_0 … #define regBIF_CFG_DEV0_EPF6_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_SATA_CAP_1 … #define regBIF_CFG_DEV0_EPF6_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV0_EPF6_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_SATA_IDP_DATA … #define regBIF_CFG_DEV0_EPF6_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF6_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_RTR_DATA1 … #define regBIF_CFG_DEV0_EPF6_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV0_EPF6_0_RTR_DATA2 … #define regBIF_CFG_DEV0_EPF6_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf7_bifcfgdecp // base address: 0x10147000 #define regBIF_CFG_DEV0_EPF7_0_VENDOR_ID … #define regBIF_CFG_DEV0_EPF7_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_DEVICE_ID … #define regBIF_CFG_DEV0_EPF7_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_COMMAND … #define regBIF_CFG_DEV0_EPF7_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_STATUS … #define regBIF_CFG_DEV0_EPF7_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_REVISION_ID … #define regBIF_CFG_DEV0_EPF7_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PROG_INTERFACE … #define regBIF_CFG_DEV0_EPF7_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_SUB_CLASS … #define regBIF_CFG_DEV0_EPF7_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_BASE_CLASS … #define regBIF_CFG_DEV0_EPF7_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_CACHE_LINE … #define regBIF_CFG_DEV0_EPF7_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_LATENCY … #define regBIF_CFG_DEV0_EPF7_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_HEADER … #define regBIF_CFG_DEV0_EPF7_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_BIST … #define regBIF_CFG_DEV0_EPF7_0_BIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_1 … #define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_2 … #define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_3 … #define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_4 … #define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_5 … #define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_6 … #define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_ADAPTER_ID … #define regBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV0_EPF7_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_CAP_PTR … #define regBIF_CFG_DEV0_EPF7_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_INTERRUPT_LINE … #define regBIF_CFG_DEV0_EPF7_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_INTERRUPT_PIN … #define regBIF_CFG_DEV0_EPF7_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MIN_GRANT … #define regBIF_CFG_DEV0_EPF7_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MAX_LATENCY … #define regBIF_CFG_DEV0_EPF7_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV0_EPF7_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_W … #define regBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST … #define regBIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PMI_CAP … #define regBIF_CFG_DEV0_EPF7_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV0_EPF7_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_SBRN … #define regBIF_CFG_DEV0_EPF7_0_SBRN_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_FLADJ … #define regBIF_CFG_DEV0_EPF7_0_FLADJ_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_DBESL_DBESLD … #define regBIF_CFG_DEV0_EPF7_0_DBESL_DBESLD_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV0_EPF7_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_CAP … #define regBIF_CFG_DEV0_EPF7_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_DEVICE_CAP … #define regBIF_CFG_DEV0_EPF7_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL … #define regBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS … #define regBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_LINK_CAP … #define regBIF_CFG_DEV0_EPF7_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_LINK_CNTL … #define regBIF_CFG_DEV0_EPF7_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_LINK_STATUS … #define regBIF_CFG_DEV0_EPF7_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_DEVICE_CAP2 … #define regBIF_CFG_DEV0_EPF7_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_LINK_CAP2 … #define regBIF_CFG_DEV0_EPF7_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_LINK_CNTL2 … #define regBIF_CFG_DEV0_EPF7_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_LINK_STATUS2 … #define regBIF_CFG_DEV0_EPF7_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST … #define regBIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA … #define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSI_MASK … #define regBIF_CFG_DEV0_EPF7_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSI_MASK_64 … #define regBIF_CFG_DEV0_EPF7_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSI_PENDING … #define regBIF_CFG_DEV0_EPF7_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSI_PENDING_64 … #define regBIF_CFG_DEV0_EPF7_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV0_EPF7_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV0_EPF7_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSIX_TABLE … #define regBIF_CFG_DEV0_EPF7_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_MSIX_PBA … #define regBIF_CFG_DEV0_EPF7_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_SATA_CAP_0 … #define regBIF_CFG_DEV0_EPF7_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_SATA_CAP_1 … #define regBIF_CFG_DEV0_EPF7_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV0_EPF7_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_SATA_IDP_DATA … #define regBIF_CFG_DEV0_EPF7_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV0_EPF7_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_RTR_DATA1 … #define regBIF_CFG_DEV0_EPF7_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV0_EPF7_0_RTR_DATA2 … #define regBIF_CFG_DEV0_EPF7_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev1_rc_bifcfgdecp // base address: 0x10101000 #define regBIF_CFG_DEV1_RC0_VENDOR_ID … #define regBIF_CFG_DEV1_RC0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV1_RC0_DEVICE_ID … #define regBIF_CFG_DEV1_RC0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV1_RC0_COMMAND … #define regBIF_CFG_DEV1_RC0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV1_RC0_STATUS … #define regBIF_CFG_DEV1_RC0_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_REVISION_ID … #define regBIF_CFG_DEV1_RC0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PROG_INTERFACE … #define regBIF_CFG_DEV1_RC0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV1_RC0_SUB_CLASS … #define regBIF_CFG_DEV1_RC0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_BASE_CLASS … #define regBIF_CFG_DEV1_RC0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_CACHE_LINE … #define regBIF_CFG_DEV1_RC0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LATENCY … #define regBIF_CFG_DEV1_RC0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV1_RC0_HEADER … #define regBIF_CFG_DEV1_RC0_HEADER_BASE_IDX … #define regBIF_CFG_DEV1_RC0_BIST … #define regBIF_CFG_DEV1_RC0_BIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_BASE_ADDR_1 … #define regBIF_CFG_DEV1_RC0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV1_RC0_BASE_ADDR_2 … #define regBIF_CFG_DEV1_RC0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_SUB_BUS_NUMBER_LATENCY … #define regBIF_CFG_DEV1_RC0_SUB_BUS_NUMBER_LATENCY_BASE_IDX … #define regBIF_CFG_DEV1_RC0_IO_BASE_LIMIT … #define regBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_SECONDARY_STATUS … #define regBIF_CFG_DEV1_RC0_SECONDARY_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_MEM_BASE_LIMIT … #define regBIF_CFG_DEV1_RC0_MEM_BASE_LIMIT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PREF_BASE_LIMIT … #define regBIF_CFG_DEV1_RC0_PREF_BASE_LIMIT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PREF_BASE_UPPER … #define regBIF_CFG_DEV1_RC0_PREF_BASE_UPPER_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER … #define regBIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER_BASE_IDX … #define regBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI … #define regBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI_BASE_IDX … #define regBIF_CFG_DEV1_RC0_CAP_PTR … #define regBIF_CFG_DEV1_RC0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV1_RC0_ROM_BASE_ADDR … #define regBIF_CFG_DEV1_RC0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV1_RC0_INTERRUPT_LINE … #define regBIF_CFG_DEV1_RC0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV1_RC0_INTERRUPT_PIN … #define regBIF_CFG_DEV1_RC0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL … #define regBIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL … #define regBIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PMI_CAP_LIST … #define regBIF_CFG_DEV1_RC0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PMI_CAP … #define regBIF_CFG_DEV1_RC0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV1_RC0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_CAP_LIST … #define regBIF_CFG_DEV1_RC0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_CAP … #define regBIF_CFG_DEV1_RC0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV1_RC0_DEVICE_CAP … #define regBIF_CFG_DEV1_RC0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV1_RC0_DEVICE_CNTL … #define regBIF_CFG_DEV1_RC0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_DEVICE_STATUS … #define regBIF_CFG_DEV1_RC0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LINK_CAP … #define regBIF_CFG_DEV1_RC0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LINK_CNTL … #define regBIF_CFG_DEV1_RC0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LINK_STATUS … #define regBIF_CFG_DEV1_RC0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_SLOT_CAP … #define regBIF_CFG_DEV1_RC0_SLOT_CAP_BASE_IDX … #define regBIF_CFG_DEV1_RC0_SLOT_CNTL … #define regBIF_CFG_DEV1_RC0_SLOT_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_SLOT_STATUS … #define regBIF_CFG_DEV1_RC0_SLOT_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_ROOT_CNTL … #define regBIF_CFG_DEV1_RC0_ROOT_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_ROOT_CAP … #define regBIF_CFG_DEV1_RC0_ROOT_CAP_BASE_IDX … #define regBIF_CFG_DEV1_RC0_ROOT_STATUS … #define regBIF_CFG_DEV1_RC0_ROOT_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_DEVICE_CAP2 … #define regBIF_CFG_DEV1_RC0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_DEVICE_CNTL2 … #define regBIF_CFG_DEV1_RC0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_DEVICE_STATUS2 … #define regBIF_CFG_DEV1_RC0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LINK_CAP2 … #define regBIF_CFG_DEV1_RC0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LINK_CNTL2 … #define regBIF_CFG_DEV1_RC0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LINK_STATUS2 … #define regBIF_CFG_DEV1_RC0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_SLOT_CAP2 … #define regBIF_CFG_DEV1_RC0_SLOT_CAP2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_SLOT_CNTL2 … #define regBIF_CFG_DEV1_RC0_SLOT_CNTL2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_SLOT_STATUS2 … #define regBIF_CFG_DEV1_RC0_SLOT_STATUS2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_MSI_CAP_LIST … #define regBIF_CFG_DEV1_RC0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_MSI_MSG_CNTL … #define regBIF_CFG_DEV1_RC0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV1_RC0_MSI_MSG_DATA … #define regBIF_CFG_DEV1_RC0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV1_RC0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV1_RC0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV1_RC0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV1_RC0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV1_RC0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV1_RC0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV1_RC0_SSID_CAP_LIST … #define regBIF_CFG_DEV1_RC0_SSID_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_SSID_CAP … #define regBIF_CFG_DEV1_RC0_SSID_CAP_BASE_IDX … #define regBIF_CFG_DEV1_RC0_MSI_MAP_CAP_LIST … #define regBIF_CFG_DEV1_RC0_MSI_MAP_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_MSI_MAP_CAP … #define regBIF_CFG_DEV1_RC0_MSI_MAP_CAP_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST … #define regBIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1 … #define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2 … #define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_STATUS … #define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP … #define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS … #define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP … #define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS … #define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW1 … #define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW2 … #define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_CMD … #define regBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_CMD_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS … #define regBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID … #define regBIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST … #define regBIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3 … #define regBIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_ERROR_STATUS … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_ERROR_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_7_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_8_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_9_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_10_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_11_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_12_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_13_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_14_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_15_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV1_RC0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_ACS_CAP … #define regBIF_CFG_DEV1_RC0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV1_RC0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_DLF_ENH_CAP_LIST … #define regBIF_CFG_DEV1_RC0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_CAP … #define regBIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_CAP_BASE_IDX … #define regBIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_STATUS … #define regBIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_PHY_16GT_ENH_CAP_LIST … #define regBIF_CFG_DEV1_RC0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LINK_CAP_16GT … #define regBIF_CFG_DEV1_RC0_LINK_CAP_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LINK_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LINK_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LINK_STATUS_16GT … #define regBIF_CFG_DEV1_RC0_LINK_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV1_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV1_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV1_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_0_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_1_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_2_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_3_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_4_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_5_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_6_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_7_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_8_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_9_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_10_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_11_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_12_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_13_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_14_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_15_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_RC0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_MARGINING_ENH_CAP_LIST … #define regBIF_CFG_DEV1_RC0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_MARGINING_PORT_CAP … #define regBIF_CFG_DEV1_RC0_MARGINING_PORT_CAP_BASE_IDX … #define regBIF_CFG_DEV1_RC0_MARGINING_PORT_STATUS … #define regBIF_CFG_DEV1_RC0_MARGINING_PORT_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_0_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_0_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_1_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_1_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_2_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_2_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_3_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_3_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_4_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_4_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_5_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_5_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_6_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_6_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_7_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_7_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_8_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_8_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_9_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_9_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_10_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_10_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_11_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_11_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_12_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_12_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_13_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_13_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_14_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_14_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_15_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_RC0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_RC0_LANE_15_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_RC0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_RC0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV1_RC0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_RC0_RTR_DATA1 … #define regBIF_CFG_DEV1_RC0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV1_RC0_RTR_DATA2 … #define regBIF_CFG_DEV1_RC0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev1_epf0_bifcfgdecp // base address: 0x10148000 #define regBIF_CFG_DEV1_EPF0_0_VENDOR_ID … #define regBIF_CFG_DEV1_EPF0_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_DEVICE_ID … #define regBIF_CFG_DEV1_EPF0_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_COMMAND … #define regBIF_CFG_DEV1_EPF0_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_STATUS … #define regBIF_CFG_DEV1_EPF0_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_REVISION_ID … #define regBIF_CFG_DEV1_EPF0_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PROG_INTERFACE … #define regBIF_CFG_DEV1_EPF0_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_SUB_CLASS … #define regBIF_CFG_DEV1_EPF0_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_BASE_CLASS … #define regBIF_CFG_DEV1_EPF0_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_CACHE_LINE … #define regBIF_CFG_DEV1_EPF0_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LATENCY … #define regBIF_CFG_DEV1_EPF0_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_HEADER … #define regBIF_CFG_DEV1_EPF0_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_BIST … #define regBIF_CFG_DEV1_EPF0_0_BIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_1 … #define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_2 … #define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_3 … #define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_4 … #define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_5 … #define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_6 … #define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_ADAPTER_ID … #define regBIF_CFG_DEV1_EPF0_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV1_EPF0_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_CAP_PTR … #define regBIF_CFG_DEV1_EPF0_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_INTERRUPT_LINE … #define regBIF_CFG_DEV1_EPF0_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_INTERRUPT_PIN … #define regBIF_CFG_DEV1_EPF0_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MIN_GRANT … #define regBIF_CFG_DEV1_EPF0_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MAX_LATENCY … #define regBIF_CFG_DEV1_EPF0_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_ADAPTER_ID_W … #define regBIF_CFG_DEV1_EPF0_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PMI_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PMI_CAP … #define regBIF_CFG_DEV1_EPF0_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_SBRN … #define regBIF_CFG_DEV1_EPF0_0_SBRN_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_FLADJ … #define regBIF_CFG_DEV1_EPF0_0_FLADJ_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_DBESL_DBESLD … #define regBIF_CFG_DEV1_EPF0_0_DBESL_DBESLD_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_DEVICE_CAP … #define regBIF_CFG_DEV1_EPF0_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LINK_CAP … #define regBIF_CFG_DEV1_EPF0_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_DEVICE_CAP2 … #define regBIF_CFG_DEV1_EPF0_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LINK_CAP2 … #define regBIF_CFG_DEV1_EPF0_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL2 … #define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS2 … #define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSI_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA … #define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV1_EPF0_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSI_MASK … #define regBIF_CFG_DEV1_EPF0_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV1_EPF0_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSI_MASK_64 … #define regBIF_CFG_DEV1_EPF0_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSI_PENDING … #define regBIF_CFG_DEV1_EPF0_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSI_PENDING_64 … #define regBIF_CFG_DEV1_EPF0_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV1_EPF0_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSIX_TABLE … #define regBIF_CFG_DEV1_EPF0_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MSIX_PBA … #define regBIF_CFG_DEV1_EPF0_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_SATA_CAP_0 … #define regBIF_CFG_DEV1_EPF0_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_SATA_CAP_1 … #define regBIF_CFG_DEV1_EPF0_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV1_EPF0_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_SATA_IDP_DATA … #define regBIF_CFG_DEV1_EPF0_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VC_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG1 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG2 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_STATUS … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LINK_CNTL3 … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LINK_CNTL3_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_ERROR_STATUS … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_ERROR_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DLF_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_DATA_LINK_FEATURE_CAP … #define regBIF_CFG_DEV1_EPF0_0_DATA_LINK_FEATURE_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_DATA_LINK_FEATURE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_DATA_LINK_FEATURE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LINK_CAP_16GT … #define regBIF_CFG_DEV1_EPF0_0_LINK_CAP_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS_16GT … #define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV1_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV1_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV1_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV1_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MARGINING_PORT_CAP … #define regBIF_CFG_DEV1_EPF0_0_MARGINING_PORT_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_MARGINING_PORT_STATUS … #define regBIF_CFG_DEV1_EPF0_0_MARGINING_PORT_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_0_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_0_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_1_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_1_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_2_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_2_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_3_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_3_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_4_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_4_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_5_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_5_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_6_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_6_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_7_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_7_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_8_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_8_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_9_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_9_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_10_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_10_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_11_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_11_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_12_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_12_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_13_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_13_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF0_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_RTR_DATA1 … #define regBIF_CFG_DEV1_EPF0_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV1_EPF0_0_RTR_DATA2 … #define regBIF_CFG_DEV1_EPF0_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev1_epf1_bifcfgdecp // base address: 0x10149000 #define regBIF_CFG_DEV1_EPF1_0_VENDOR_ID … #define regBIF_CFG_DEV1_EPF1_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_DEVICE_ID … #define regBIF_CFG_DEV1_EPF1_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_COMMAND … #define regBIF_CFG_DEV1_EPF1_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_STATUS … #define regBIF_CFG_DEV1_EPF1_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_REVISION_ID … #define regBIF_CFG_DEV1_EPF1_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PROG_INTERFACE … #define regBIF_CFG_DEV1_EPF1_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_SUB_CLASS … #define regBIF_CFG_DEV1_EPF1_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_BASE_CLASS … #define regBIF_CFG_DEV1_EPF1_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_CACHE_LINE … #define regBIF_CFG_DEV1_EPF1_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_LATENCY … #define regBIF_CFG_DEV1_EPF1_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_HEADER … #define regBIF_CFG_DEV1_EPF1_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_BIST … #define regBIF_CFG_DEV1_EPF1_0_BIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_1 … #define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_2 … #define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_3 … #define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_4 … #define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_5 … #define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_6 … #define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_ADAPTER_ID … #define regBIF_CFG_DEV1_EPF1_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV1_EPF1_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_CAP_PTR … #define regBIF_CFG_DEV1_EPF1_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_INTERRUPT_LINE … #define regBIF_CFG_DEV1_EPF1_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_INTERRUPT_PIN … #define regBIF_CFG_DEV1_EPF1_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MIN_GRANT … #define regBIF_CFG_DEV1_EPF1_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MAX_LATENCY … #define regBIF_CFG_DEV1_EPF1_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W … #define regBIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PMI_CAP … #define regBIF_CFG_DEV1_EPF1_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_SBRN … #define regBIF_CFG_DEV1_EPF1_0_SBRN_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_FLADJ … #define regBIF_CFG_DEV1_EPF1_0_FLADJ_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_DBESL_DBESLD … #define regBIF_CFG_DEV1_EPF1_0_DBESL_DBESLD_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_DEVICE_CAP … #define regBIF_CFG_DEV1_EPF1_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL … #define regBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS … #define regBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_LINK_CAP … #define regBIF_CFG_DEV1_EPF1_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_LINK_CNTL … #define regBIF_CFG_DEV1_EPF1_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_LINK_STATUS … #define regBIF_CFG_DEV1_EPF1_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_DEVICE_CAP2 … #define regBIF_CFG_DEV1_EPF1_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_LINK_CAP2 … #define regBIF_CFG_DEV1_EPF1_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_LINK_CNTL2 … #define regBIF_CFG_DEV1_EPF1_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_LINK_STATUS2 … #define regBIF_CFG_DEV1_EPF1_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA … #define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV1_EPF1_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSI_MASK … #define regBIF_CFG_DEV1_EPF1_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV1_EPF1_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSI_MASK_64 … #define regBIF_CFG_DEV1_EPF1_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSI_PENDING … #define regBIF_CFG_DEV1_EPF1_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSI_PENDING_64 … #define regBIF_CFG_DEV1_EPF1_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV1_EPF1_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSIX_TABLE … #define regBIF_CFG_DEV1_EPF1_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_MSIX_PBA … #define regBIF_CFG_DEV1_EPF1_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_SATA_CAP_0 … #define regBIF_CFG_DEV1_EPF1_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_SATA_CAP_1 … #define regBIF_CFG_DEV1_EPF1_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV1_EPF1_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_SATA_IDP_DATA … #define regBIF_CFG_DEV1_EPF1_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_CONTROL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_CONTROL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_STATUS … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_STATUS_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_INITIAL_VFS … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_INITIAL_VFS_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_TOTAL_VFS … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_TOTAL_VFS_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_NUM_VFS … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_NUM_VFS_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_STRIDE … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_STRIDE_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5 … #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR1_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR2_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR3_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR3_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL … #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV1_EPF1_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_RTR_DATA1 … #define regBIF_CFG_DEV1_EPF1_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV1_EPF1_0_RTR_DATA2 … #define regBIF_CFG_DEV1_EPF1_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev2_rc_bifcfgdecp // base address: 0x10102000 #define regBIF_CFG_DEV2_RC0_VENDOR_ID … #define regBIF_CFG_DEV2_RC0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV2_RC0_DEVICE_ID … #define regBIF_CFG_DEV2_RC0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV2_RC0_COMMAND … #define regBIF_CFG_DEV2_RC0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV2_RC0_STATUS … #define regBIF_CFG_DEV2_RC0_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_REVISION_ID … #define regBIF_CFG_DEV2_RC0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PROG_INTERFACE … #define regBIF_CFG_DEV2_RC0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV2_RC0_SUB_CLASS … #define regBIF_CFG_DEV2_RC0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_BASE_CLASS … #define regBIF_CFG_DEV2_RC0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_CACHE_LINE … #define regBIF_CFG_DEV2_RC0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LATENCY … #define regBIF_CFG_DEV2_RC0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_RC0_HEADER … #define regBIF_CFG_DEV2_RC0_HEADER_BASE_IDX … #define regBIF_CFG_DEV2_RC0_BIST … #define regBIF_CFG_DEV2_RC0_BIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_BASE_ADDR_1 … #define regBIF_CFG_DEV2_RC0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV2_RC0_BASE_ADDR_2 … #define regBIF_CFG_DEV2_RC0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY … #define regBIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT … #define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_SECONDARY_STATUS … #define regBIF_CFG_DEV2_RC0_SECONDARY_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_MEM_BASE_LIMIT … #define regBIF_CFG_DEV2_RC0_MEM_BASE_LIMIT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PREF_BASE_LIMIT … #define regBIF_CFG_DEV2_RC0_PREF_BASE_LIMIT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PREF_BASE_UPPER … #define regBIF_CFG_DEV2_RC0_PREF_BASE_UPPER_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PREF_LIMIT_UPPER … #define regBIF_CFG_DEV2_RC0_PREF_LIMIT_UPPER_BASE_IDX … #define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT_HI … #define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT_HI_BASE_IDX … #define regBIF_CFG_DEV2_RC0_CAP_PTR … #define regBIF_CFG_DEV2_RC0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV2_RC0_ROM_BASE_ADDR … #define regBIF_CFG_DEV2_RC0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV2_RC0_INTERRUPT_LINE … #define regBIF_CFG_DEV2_RC0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV2_RC0_INTERRUPT_PIN … #define regBIF_CFG_DEV2_RC0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL … #define regBIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_EXT_BRIDGE_CNTL … #define regBIF_CFG_DEV2_RC0_EXT_BRIDGE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PMI_CAP_LIST … #define regBIF_CFG_DEV2_RC0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PMI_CAP … #define regBIF_CFG_DEV2_RC0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV2_RC0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_CAP_LIST … #define regBIF_CFG_DEV2_RC0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_CAP … #define regBIF_CFG_DEV2_RC0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_RC0_DEVICE_CAP … #define regBIF_CFG_DEV2_RC0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_RC0_DEVICE_CNTL … #define regBIF_CFG_DEV2_RC0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_DEVICE_STATUS … #define regBIF_CFG_DEV2_RC0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LINK_CAP … #define regBIF_CFG_DEV2_RC0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LINK_CNTL … #define regBIF_CFG_DEV2_RC0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LINK_STATUS … #define regBIF_CFG_DEV2_RC0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_SLOT_CAP … #define regBIF_CFG_DEV2_RC0_SLOT_CAP_BASE_IDX … #define regBIF_CFG_DEV2_RC0_SLOT_CNTL … #define regBIF_CFG_DEV2_RC0_SLOT_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_SLOT_STATUS … #define regBIF_CFG_DEV2_RC0_SLOT_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_ROOT_CNTL … #define regBIF_CFG_DEV2_RC0_ROOT_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_ROOT_CAP … #define regBIF_CFG_DEV2_RC0_ROOT_CAP_BASE_IDX … #define regBIF_CFG_DEV2_RC0_ROOT_STATUS … #define regBIF_CFG_DEV2_RC0_ROOT_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_DEVICE_CAP2 … #define regBIF_CFG_DEV2_RC0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_DEVICE_CNTL2 … #define regBIF_CFG_DEV2_RC0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_DEVICE_STATUS2 … #define regBIF_CFG_DEV2_RC0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LINK_CAP2 … #define regBIF_CFG_DEV2_RC0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LINK_CNTL2 … #define regBIF_CFG_DEV2_RC0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LINK_STATUS2 … #define regBIF_CFG_DEV2_RC0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_SLOT_CAP2 … #define regBIF_CFG_DEV2_RC0_SLOT_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_SLOT_CNTL2 … #define regBIF_CFG_DEV2_RC0_SLOT_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_SLOT_STATUS2 … #define regBIF_CFG_DEV2_RC0_SLOT_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_MSI_CAP_LIST … #define regBIF_CFG_DEV2_RC0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_MSI_MSG_CNTL … #define regBIF_CFG_DEV2_RC0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV2_RC0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV2_RC0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV2_RC0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV2_RC0_MSI_MSG_DATA … #define regBIF_CFG_DEV2_RC0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_RC0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV2_RC0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_RC0_SSID_CAP_LIST … #define regBIF_CFG_DEV2_RC0_SSID_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_SSID_CAP … #define regBIF_CFG_DEV2_RC0_SSID_CAP_BASE_IDX … #define regBIF_CFG_DEV2_RC0_MSI_MAP_CAP_LIST … #define regBIF_CFG_DEV2_RC0_MSI_MAP_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_MSI_MAP_CAP … #define regBIF_CFG_DEV2_RC0_MSI_MAP_CAP_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_VC_ENH_CAP_LIST … #define regBIF_CFG_DEV2_RC0_PCIE_VC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1 … #define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG2 … #define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_STATUS … #define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP … #define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_STATUS … #define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP … #define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_STATUS … #define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW1 … #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW2 … #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD … #define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS … #define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID … #define regBIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST … #define regBIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3 … #define regBIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_ERROR_STATUS … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_ERROR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_5_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_6_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_7_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_8_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_9_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_10_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_11_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_12_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_13_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_14_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_15_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV2_RC0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_ACS_CAP … #define regBIF_CFG_DEV2_RC0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV2_RC0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_DLF_ENH_CAP_LIST … #define regBIF_CFG_DEV2_RC0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_DATA_LINK_FEATURE_CAP … #define regBIF_CFG_DEV2_RC0_DATA_LINK_FEATURE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_RC0_DATA_LINK_FEATURE_STATUS … #define regBIF_CFG_DEV2_RC0_DATA_LINK_FEATURE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_PHY_16GT_ENH_CAP_LIST … #define regBIF_CFG_DEV2_RC0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LINK_CAP_16GT … #define regBIF_CFG_DEV2_RC0_LINK_CAP_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LINK_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LINK_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LINK_STATUS_16GT … #define regBIF_CFG_DEV2_RC0_LINK_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV2_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV2_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV2_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_0_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_1_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_2_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_3_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_4_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_5_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_6_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_7_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_8_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_9_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_10_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_11_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_12_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_13_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_14_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_15_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_RC0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_MARGINING_ENH_CAP_LIST … #define regBIF_CFG_DEV2_RC0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_MARGINING_PORT_CAP … #define regBIF_CFG_DEV2_RC0_MARGINING_PORT_CAP_BASE_IDX … #define regBIF_CFG_DEV2_RC0_MARGINING_PORT_STATUS … #define regBIF_CFG_DEV2_RC0_MARGINING_PORT_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_0_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_0_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_1_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_1_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_2_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_2_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_3_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_3_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_4_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_4_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_5_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_5_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_6_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_6_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_7_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_7_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_8_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_8_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_9_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_9_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_10_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_10_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_11_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_11_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_12_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_12_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_13_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_13_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_14_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_14_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_15_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_RC0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_RC0_LANE_15_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_RC0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_RC0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_RC0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_RC0_RTR_DATA1 … #define regBIF_CFG_DEV2_RC0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV2_RC0_RTR_DATA2 … #define regBIF_CFG_DEV2_RC0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev2_epf0_bifcfgdecp // base address: 0x10150000 #define regBIF_CFG_DEV2_EPF0_0_VENDOR_ID … #define regBIF_CFG_DEV2_EPF0_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_DEVICE_ID … #define regBIF_CFG_DEV2_EPF0_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_COMMAND … #define regBIF_CFG_DEV2_EPF0_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_STATUS … #define regBIF_CFG_DEV2_EPF0_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_REVISION_ID … #define regBIF_CFG_DEV2_EPF0_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PROG_INTERFACE … #define regBIF_CFG_DEV2_EPF0_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_SUB_CLASS … #define regBIF_CFG_DEV2_EPF0_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_BASE_CLASS … #define regBIF_CFG_DEV2_EPF0_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_CACHE_LINE … #define regBIF_CFG_DEV2_EPF0_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LATENCY … #define regBIF_CFG_DEV2_EPF0_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_HEADER … #define regBIF_CFG_DEV2_EPF0_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_BIST … #define regBIF_CFG_DEV2_EPF0_0_BIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_1 … #define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_2 … #define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_3 … #define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_4 … #define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_5 … #define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_6 … #define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_ADAPTER_ID … #define regBIF_CFG_DEV2_EPF0_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV2_EPF0_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_CAP_PTR … #define regBIF_CFG_DEV2_EPF0_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_INTERRUPT_LINE … #define regBIF_CFG_DEV2_EPF0_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_INTERRUPT_PIN … #define regBIF_CFG_DEV2_EPF0_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MIN_GRANT … #define regBIF_CFG_DEV2_EPF0_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MAX_LATENCY … #define regBIF_CFG_DEV2_EPF0_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_ADAPTER_ID_W … #define regBIF_CFG_DEV2_EPF0_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PMI_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PMI_CAP … #define regBIF_CFG_DEV2_EPF0_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_SBRN … #define regBIF_CFG_DEV2_EPF0_0_SBRN_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_FLADJ … #define regBIF_CFG_DEV2_EPF0_0_FLADJ_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_DBESL_DBESLD … #define regBIF_CFG_DEV2_EPF0_0_DBESL_DBESLD_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_DEVICE_CAP … #define regBIF_CFG_DEV2_EPF0_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_DEVICE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_DEVICE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LINK_CAP … #define regBIF_CFG_DEV2_EPF0_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_DEVICE_CAP2 … #define regBIF_CFG_DEV2_EPF0_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV2_EPF0_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LINK_CAP2 … #define regBIF_CFG_DEV2_EPF0_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL2 … #define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS2 … #define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSI_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_DATA … #define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV2_EPF0_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSI_MASK … #define regBIF_CFG_DEV2_EPF0_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV2_EPF0_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSI_MASK_64 … #define regBIF_CFG_DEV2_EPF0_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSI_PENDING … #define regBIF_CFG_DEV2_EPF0_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSI_PENDING_64 … #define regBIF_CFG_DEV2_EPF0_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV2_EPF0_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSIX_TABLE … #define regBIF_CFG_DEV2_EPF0_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MSIX_PBA … #define regBIF_CFG_DEV2_EPF0_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_SATA_CAP_0 … #define regBIF_CFG_DEV2_EPF0_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_SATA_CAP_1 … #define regBIF_CFG_DEV2_EPF0_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV2_EPF0_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_SATA_IDP_DATA … #define regBIF_CFG_DEV2_EPF0_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VC_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG1 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG2 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_STATUS … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV2_EPF0_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV2_EPF0_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LINK_CNTL3 … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LINK_CNTL3_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_ERROR_STATUS … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_ERROR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LTR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LTR_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_LTR_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DLF_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_DATA_LINK_FEATURE_CAP … #define regBIF_CFG_DEV2_EPF0_0_DATA_LINK_FEATURE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_DATA_LINK_FEATURE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_DATA_LINK_FEATURE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LINK_CAP_16GT … #define regBIF_CFG_DEV2_EPF0_0_LINK_CAP_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS_16GT … #define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV2_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV2_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT … #define regBIF_CFG_DEV2_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT … #define regBIF_CFG_DEV2_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MARGINING_PORT_CAP … #define regBIF_CFG_DEV2_EPF0_0_MARGINING_PORT_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_MARGINING_PORT_STATUS … #define regBIF_CFG_DEV2_EPF0_0_MARGINING_PORT_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_0_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_0_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_1_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_1_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_2_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_2_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_3_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_3_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_4_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_4_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_5_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_5_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_6_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_6_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_7_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_7_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_8_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_8_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_9_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_9_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_10_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_10_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_11_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_11_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_12_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_12_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_13_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_13_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_14_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_14_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_15_MARGINING_LANE_CNTL … #define regBIF_CFG_DEV2_EPF0_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_LANE_15_MARGINING_LANE_STATUS … #define regBIF_CFG_DEV2_EPF0_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF0_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_RTR_DATA1 … #define regBIF_CFG_DEV2_EPF0_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV2_EPF0_0_RTR_DATA2 … #define regBIF_CFG_DEV2_EPF0_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev2_epf1_bifcfgdecp // base address: 0x10151000 #define regBIF_CFG_DEV2_EPF1_0_VENDOR_ID … #define regBIF_CFG_DEV2_EPF1_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_DEVICE_ID … #define regBIF_CFG_DEV2_EPF1_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_COMMAND … #define regBIF_CFG_DEV2_EPF1_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_STATUS … #define regBIF_CFG_DEV2_EPF1_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_REVISION_ID … #define regBIF_CFG_DEV2_EPF1_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PROG_INTERFACE … #define regBIF_CFG_DEV2_EPF1_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_SUB_CLASS … #define regBIF_CFG_DEV2_EPF1_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_BASE_CLASS … #define regBIF_CFG_DEV2_EPF1_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_CACHE_LINE … #define regBIF_CFG_DEV2_EPF1_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_LATENCY … #define regBIF_CFG_DEV2_EPF1_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_HEADER … #define regBIF_CFG_DEV2_EPF1_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_BIST … #define regBIF_CFG_DEV2_EPF1_0_BIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_1 … #define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_2 … #define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_3 … #define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_4 … #define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_5 … #define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_6 … #define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_ADAPTER_ID … #define regBIF_CFG_DEV2_EPF1_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV2_EPF1_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_CAP_PTR … #define regBIF_CFG_DEV2_EPF1_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_INTERRUPT_LINE … #define regBIF_CFG_DEV2_EPF1_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_INTERRUPT_PIN … #define regBIF_CFG_DEV2_EPF1_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MIN_GRANT … #define regBIF_CFG_DEV2_EPF1_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MAX_LATENCY … #define regBIF_CFG_DEV2_EPF1_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV2_EPF1_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_ADAPTER_ID_W … #define regBIF_CFG_DEV2_EPF1_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PMI_CAP_LIST … #define regBIF_CFG_DEV2_EPF1_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PMI_CAP … #define regBIF_CFG_DEV2_EPF1_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV2_EPF1_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_SBRN … #define regBIF_CFG_DEV2_EPF1_0_SBRN_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_FLADJ … #define regBIF_CFG_DEV2_EPF1_0_FLADJ_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_DBESL_DBESLD … #define regBIF_CFG_DEV2_EPF1_0_DBESL_DBESLD_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV2_EPF1_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_CAP … #define regBIF_CFG_DEV2_EPF1_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_DEVICE_CAP … #define regBIF_CFG_DEV2_EPF1_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_DEVICE_CNTL … #define regBIF_CFG_DEV2_EPF1_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_DEVICE_STATUS … #define regBIF_CFG_DEV2_EPF1_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_LINK_CAP … #define regBIF_CFG_DEV2_EPF1_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_LINK_CNTL … #define regBIF_CFG_DEV2_EPF1_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_LINK_STATUS … #define regBIF_CFG_DEV2_EPF1_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_DEVICE_CAP2 … #define regBIF_CFG_DEV2_EPF1_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV2_EPF1_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_LINK_CAP2 … #define regBIF_CFG_DEV2_EPF1_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_LINK_CNTL2 … #define regBIF_CFG_DEV2_EPF1_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_LINK_STATUS2 … #define regBIF_CFG_DEV2_EPF1_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSI_CAP_LIST … #define regBIF_CFG_DEV2_EPF1_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_DATA … #define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV2_EPF1_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSI_MASK … #define regBIF_CFG_DEV2_EPF1_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV2_EPF1_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSI_MASK_64 … #define regBIF_CFG_DEV2_EPF1_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSI_PENDING … #define regBIF_CFG_DEV2_EPF1_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSI_PENDING_64 … #define regBIF_CFG_DEV2_EPF1_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV2_EPF1_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV2_EPF1_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSIX_TABLE … #define regBIF_CFG_DEV2_EPF1_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_MSIX_PBA … #define regBIF_CFG_DEV2_EPF1_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_SATA_CAP_0 … #define regBIF_CFG_DEV2_EPF1_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_SATA_CAP_1 … #define regBIF_CFG_DEV2_EPF1_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV2_EPF1_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_SATA_IDP_DATA … #define regBIF_CFG_DEV2_EPF1_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF1_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_RTR_DATA1 … #define regBIF_CFG_DEV2_EPF1_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV2_EPF1_0_RTR_DATA2 … #define regBIF_CFG_DEV2_EPF1_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev2_epf2_bifcfgdecp // base address: 0x10152000 #define regBIF_CFG_DEV2_EPF2_0_VENDOR_ID … #define regBIF_CFG_DEV2_EPF2_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_DEVICE_ID … #define regBIF_CFG_DEV2_EPF2_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_COMMAND … #define regBIF_CFG_DEV2_EPF2_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_STATUS … #define regBIF_CFG_DEV2_EPF2_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_REVISION_ID … #define regBIF_CFG_DEV2_EPF2_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PROG_INTERFACE … #define regBIF_CFG_DEV2_EPF2_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_SUB_CLASS … #define regBIF_CFG_DEV2_EPF2_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_BASE_CLASS … #define regBIF_CFG_DEV2_EPF2_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_CACHE_LINE … #define regBIF_CFG_DEV2_EPF2_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_LATENCY … #define regBIF_CFG_DEV2_EPF2_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_HEADER … #define regBIF_CFG_DEV2_EPF2_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_BIST … #define regBIF_CFG_DEV2_EPF2_0_BIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_1 … #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_2 … #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_3 … #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_4 … #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_5 … #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_6 … #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID … #define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV2_EPF2_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_CAP_PTR … #define regBIF_CFG_DEV2_EPF2_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_LINE … #define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_PIN … #define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MIN_GRANT … #define regBIF_CFG_DEV2_EPF2_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MAX_LATENCY … #define regBIF_CFG_DEV2_EPF2_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV2_EPF2_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID_W … #define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PMI_CAP_LIST … #define regBIF_CFG_DEV2_EPF2_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PMI_CAP … #define regBIF_CFG_DEV2_EPF2_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV2_EPF2_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP … #define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP … #define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_DEVICE_CNTL … #define regBIF_CFG_DEV2_EPF2_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS … #define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_LINK_CAP … #define regBIF_CFG_DEV2_EPF2_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL … #define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS … #define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP2 … #define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_LINK_CAP2 … #define regBIF_CFG_DEV2_EPF2_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL2 … #define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS2 … #define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSI_CAP_LIST … #define regBIF_CFG_DEV2_EPF2_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_DATA … #define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV2_EPF2_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSI_MASK … #define regBIF_CFG_DEV2_EPF2_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV2_EPF2_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSI_MASK_64 … #define regBIF_CFG_DEV2_EPF2_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSI_PENDING … #define regBIF_CFG_DEV2_EPF2_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSI_PENDING_64 … #define regBIF_CFG_DEV2_EPF2_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV2_EPF2_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV2_EPF2_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSIX_TABLE … #define regBIF_CFG_DEV2_EPF2_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_MSIX_PBA … #define regBIF_CFG_DEV2_EPF2_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_SATA_CAP_0 … #define regBIF_CFG_DEV2_EPF2_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_SATA_CAP_1 … #define regBIF_CFG_DEV2_EPF2_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV2_EPF2_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_SATA_IDP_DATA … #define regBIF_CFG_DEV2_EPF2_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF2_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_RTR_DATA1 … #define regBIF_CFG_DEV2_EPF2_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV2_EPF2_0_RTR_DATA2 … #define regBIF_CFG_DEV2_EPF2_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev2_epf3_bifcfgdecp // base address: 0x10153000 #define regBIF_CFG_DEV2_EPF3_0_VENDOR_ID … #define regBIF_CFG_DEV2_EPF3_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_DEVICE_ID … #define regBIF_CFG_DEV2_EPF3_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_COMMAND … #define regBIF_CFG_DEV2_EPF3_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_STATUS … #define regBIF_CFG_DEV2_EPF3_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_REVISION_ID … #define regBIF_CFG_DEV2_EPF3_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PROG_INTERFACE … #define regBIF_CFG_DEV2_EPF3_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_SUB_CLASS … #define regBIF_CFG_DEV2_EPF3_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_BASE_CLASS … #define regBIF_CFG_DEV2_EPF3_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_CACHE_LINE … #define regBIF_CFG_DEV2_EPF3_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_LATENCY … #define regBIF_CFG_DEV2_EPF3_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_HEADER … #define regBIF_CFG_DEV2_EPF3_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_BIST … #define regBIF_CFG_DEV2_EPF3_0_BIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_1 … #define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_2 … #define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_3 … #define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_4 … #define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_5 … #define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_6 … #define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_ADAPTER_ID … #define regBIF_CFG_DEV2_EPF3_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV2_EPF3_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_CAP_PTR … #define regBIF_CFG_DEV2_EPF3_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_INTERRUPT_LINE … #define regBIF_CFG_DEV2_EPF3_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_INTERRUPT_PIN … #define regBIF_CFG_DEV2_EPF3_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MIN_GRANT … #define regBIF_CFG_DEV2_EPF3_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MAX_LATENCY … #define regBIF_CFG_DEV2_EPF3_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV2_EPF3_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_ADAPTER_ID_W … #define regBIF_CFG_DEV2_EPF3_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PMI_CAP_LIST … #define regBIF_CFG_DEV2_EPF3_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PMI_CAP … #define regBIF_CFG_DEV2_EPF3_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV2_EPF3_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_SBRN … #define regBIF_CFG_DEV2_EPF3_0_SBRN_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_FLADJ … #define regBIF_CFG_DEV2_EPF3_0_FLADJ_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_DBESL_DBESLD … #define regBIF_CFG_DEV2_EPF3_0_DBESL_DBESLD_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV2_EPF3_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_CAP … #define regBIF_CFG_DEV2_EPF3_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_DEVICE_CAP … #define regBIF_CFG_DEV2_EPF3_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_DEVICE_CNTL … #define regBIF_CFG_DEV2_EPF3_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_DEVICE_STATUS … #define regBIF_CFG_DEV2_EPF3_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_LINK_CAP … #define regBIF_CFG_DEV2_EPF3_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_LINK_CNTL … #define regBIF_CFG_DEV2_EPF3_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_LINK_STATUS … #define regBIF_CFG_DEV2_EPF3_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_DEVICE_CAP2 … #define regBIF_CFG_DEV2_EPF3_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV2_EPF3_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV2_EPF3_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_LINK_CAP2 … #define regBIF_CFG_DEV2_EPF3_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_LINK_CNTL2 … #define regBIF_CFG_DEV2_EPF3_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_LINK_STATUS2 … #define regBIF_CFG_DEV2_EPF3_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSI_CAP_LIST … #define regBIF_CFG_DEV2_EPF3_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_DATA … #define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV2_EPF3_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSI_MASK … #define regBIF_CFG_DEV2_EPF3_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV2_EPF3_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSI_MASK_64 … #define regBIF_CFG_DEV2_EPF3_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSI_PENDING … #define regBIF_CFG_DEV2_EPF3_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSI_PENDING_64 … #define regBIF_CFG_DEV2_EPF3_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV2_EPF3_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV2_EPF3_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSIX_TABLE … #define regBIF_CFG_DEV2_EPF3_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_MSIX_PBA … #define regBIF_CFG_DEV2_EPF3_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_SATA_CAP_0 … #define regBIF_CFG_DEV2_EPF3_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_SATA_CAP_1 … #define regBIF_CFG_DEV2_EPF3_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV2_EPF3_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_SATA_IDP_DATA … #define regBIF_CFG_DEV2_EPF3_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV2_EPF3_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV2_EPF3_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV2_EPF3_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV2_EPF3_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV2_EPF3_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF3_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV2_EPF3_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV2_EPF3_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV2_EPF3_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF3_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_RTR_DATA1 … #define regBIF_CFG_DEV2_EPF3_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV2_EPF3_0_RTR_DATA2 … #define regBIF_CFG_DEV2_EPF3_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev2_epf4_bifcfgdecp // base address: 0x10154000 #define regBIF_CFG_DEV2_EPF4_0_VENDOR_ID … #define regBIF_CFG_DEV2_EPF4_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_DEVICE_ID … #define regBIF_CFG_DEV2_EPF4_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_COMMAND … #define regBIF_CFG_DEV2_EPF4_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_STATUS … #define regBIF_CFG_DEV2_EPF4_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_REVISION_ID … #define regBIF_CFG_DEV2_EPF4_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PROG_INTERFACE … #define regBIF_CFG_DEV2_EPF4_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_SUB_CLASS … #define regBIF_CFG_DEV2_EPF4_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_BASE_CLASS … #define regBIF_CFG_DEV2_EPF4_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_CACHE_LINE … #define regBIF_CFG_DEV2_EPF4_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_LATENCY … #define regBIF_CFG_DEV2_EPF4_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_HEADER … #define regBIF_CFG_DEV2_EPF4_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_BIST … #define regBIF_CFG_DEV2_EPF4_0_BIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_1 … #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_2 … #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_3 … #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_4 … #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_5 … #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_6 … #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_ADAPTER_ID … #define regBIF_CFG_DEV2_EPF4_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV2_EPF4_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_CAP_PTR … #define regBIF_CFG_DEV2_EPF4_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_INTERRUPT_LINE … #define regBIF_CFG_DEV2_EPF4_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_INTERRUPT_PIN … #define regBIF_CFG_DEV2_EPF4_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MIN_GRANT … #define regBIF_CFG_DEV2_EPF4_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MAX_LATENCY … #define regBIF_CFG_DEV2_EPF4_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV2_EPF4_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_ADAPTER_ID_W … #define regBIF_CFG_DEV2_EPF4_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PMI_CAP_LIST … #define regBIF_CFG_DEV2_EPF4_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PMI_CAP … #define regBIF_CFG_DEV2_EPF4_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV2_EPF4_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_SBRN … #define regBIF_CFG_DEV2_EPF4_0_SBRN_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_FLADJ … #define regBIF_CFG_DEV2_EPF4_0_FLADJ_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_DBESL_DBESLD … #define regBIF_CFG_DEV2_EPF4_0_DBESL_DBESLD_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV2_EPF4_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_CAP … #define regBIF_CFG_DEV2_EPF4_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_DEVICE_CAP … #define regBIF_CFG_DEV2_EPF4_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_DEVICE_CNTL … #define regBIF_CFG_DEV2_EPF4_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_DEVICE_STATUS … #define regBIF_CFG_DEV2_EPF4_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_LINK_CAP … #define regBIF_CFG_DEV2_EPF4_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_LINK_CNTL … #define regBIF_CFG_DEV2_EPF4_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_LINK_STATUS … #define regBIF_CFG_DEV2_EPF4_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_DEVICE_CAP2 … #define regBIF_CFG_DEV2_EPF4_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV2_EPF4_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV2_EPF4_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_LINK_CAP2 … #define regBIF_CFG_DEV2_EPF4_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_LINK_CNTL2 … #define regBIF_CFG_DEV2_EPF4_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_LINK_STATUS2 … #define regBIF_CFG_DEV2_EPF4_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSI_CAP_LIST … #define regBIF_CFG_DEV2_EPF4_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_DATA … #define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV2_EPF4_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSI_MASK … #define regBIF_CFG_DEV2_EPF4_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV2_EPF4_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSI_MASK_64 … #define regBIF_CFG_DEV2_EPF4_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSI_PENDING … #define regBIF_CFG_DEV2_EPF4_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSI_PENDING_64 … #define regBIF_CFG_DEV2_EPF4_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV2_EPF4_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV2_EPF4_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSIX_TABLE … #define regBIF_CFG_DEV2_EPF4_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_MSIX_PBA … #define regBIF_CFG_DEV2_EPF4_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_SATA_CAP_0 … #define regBIF_CFG_DEV2_EPF4_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_SATA_CAP_1 … #define regBIF_CFG_DEV2_EPF4_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV2_EPF4_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_SATA_IDP_DATA … #define regBIF_CFG_DEV2_EPF4_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV2_EPF4_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV2_EPF4_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV2_EPF4_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV2_EPF4_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV2_EPF4_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF4_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV2_EPF4_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV2_EPF4_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV2_EPF4_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF4_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_RTR_DATA1 … #define regBIF_CFG_DEV2_EPF4_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV2_EPF4_0_RTR_DATA2 … #define regBIF_CFG_DEV2_EPF4_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev2_epf5_bifcfgdecp // base address: 0x10155000 #define regBIF_CFG_DEV2_EPF5_0_VENDOR_ID … #define regBIF_CFG_DEV2_EPF5_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_DEVICE_ID … #define regBIF_CFG_DEV2_EPF5_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_COMMAND … #define regBIF_CFG_DEV2_EPF5_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_STATUS … #define regBIF_CFG_DEV2_EPF5_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_REVISION_ID … #define regBIF_CFG_DEV2_EPF5_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PROG_INTERFACE … #define regBIF_CFG_DEV2_EPF5_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_SUB_CLASS … #define regBIF_CFG_DEV2_EPF5_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_BASE_CLASS … #define regBIF_CFG_DEV2_EPF5_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_CACHE_LINE … #define regBIF_CFG_DEV2_EPF5_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_LATENCY … #define regBIF_CFG_DEV2_EPF5_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_HEADER … #define regBIF_CFG_DEV2_EPF5_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_BIST … #define regBIF_CFG_DEV2_EPF5_0_BIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_1 … #define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_2 … #define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_3 … #define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_4 … #define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_5 … #define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_6 … #define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_ADAPTER_ID … #define regBIF_CFG_DEV2_EPF5_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV2_EPF5_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_CAP_PTR … #define regBIF_CFG_DEV2_EPF5_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_INTERRUPT_LINE … #define regBIF_CFG_DEV2_EPF5_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_INTERRUPT_PIN … #define regBIF_CFG_DEV2_EPF5_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MIN_GRANT … #define regBIF_CFG_DEV2_EPF5_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MAX_LATENCY … #define regBIF_CFG_DEV2_EPF5_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV2_EPF5_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_ADAPTER_ID_W … #define regBIF_CFG_DEV2_EPF5_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PMI_CAP_LIST … #define regBIF_CFG_DEV2_EPF5_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PMI_CAP … #define regBIF_CFG_DEV2_EPF5_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV2_EPF5_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV2_EPF5_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_CAP … #define regBIF_CFG_DEV2_EPF5_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_DEVICE_CAP … #define regBIF_CFG_DEV2_EPF5_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_DEVICE_CNTL … #define regBIF_CFG_DEV2_EPF5_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_DEVICE_STATUS … #define regBIF_CFG_DEV2_EPF5_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_LINK_CAP … #define regBIF_CFG_DEV2_EPF5_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_LINK_CNTL … #define regBIF_CFG_DEV2_EPF5_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_LINK_STATUS … #define regBIF_CFG_DEV2_EPF5_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_DEVICE_CAP2 … #define regBIF_CFG_DEV2_EPF5_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV2_EPF5_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV2_EPF5_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_LINK_CAP2 … #define regBIF_CFG_DEV2_EPF5_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_LINK_CNTL2 … #define regBIF_CFG_DEV2_EPF5_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_LINK_STATUS2 … #define regBIF_CFG_DEV2_EPF5_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSI_CAP_LIST … #define regBIF_CFG_DEV2_EPF5_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_DATA … #define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV2_EPF5_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSI_MASK … #define regBIF_CFG_DEV2_EPF5_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV2_EPF5_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSI_MASK_64 … #define regBIF_CFG_DEV2_EPF5_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSI_PENDING … #define regBIF_CFG_DEV2_EPF5_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSI_PENDING_64 … #define regBIF_CFG_DEV2_EPF5_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV2_EPF5_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV2_EPF5_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSIX_TABLE … #define regBIF_CFG_DEV2_EPF5_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_MSIX_PBA … #define regBIF_CFG_DEV2_EPF5_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_SATA_CAP_0 … #define regBIF_CFG_DEV2_EPF5_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_SATA_CAP_1 … #define regBIF_CFG_DEV2_EPF5_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV2_EPF5_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_SATA_IDP_DATA … #define regBIF_CFG_DEV2_EPF5_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV2_EPF5_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV2_EPF5_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV2_EPF5_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV2_EPF5_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV2_EPF5_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF5_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV2_EPF5_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV2_EPF5_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV2_EPF5_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF5_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_RTR_DATA1 … #define regBIF_CFG_DEV2_EPF5_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV2_EPF5_0_RTR_DATA2 … #define regBIF_CFG_DEV2_EPF5_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_bif_cfg_dev2_epf6_bifcfgdecp // base address: 0x10156000 #define regBIF_CFG_DEV2_EPF6_0_VENDOR_ID … #define regBIF_CFG_DEV2_EPF6_0_VENDOR_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_DEVICE_ID … #define regBIF_CFG_DEV2_EPF6_0_DEVICE_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_COMMAND … #define regBIF_CFG_DEV2_EPF6_0_COMMAND_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_STATUS … #define regBIF_CFG_DEV2_EPF6_0_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_REVISION_ID … #define regBIF_CFG_DEV2_EPF6_0_REVISION_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PROG_INTERFACE … #define regBIF_CFG_DEV2_EPF6_0_PROG_INTERFACE_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_SUB_CLASS … #define regBIF_CFG_DEV2_EPF6_0_SUB_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_BASE_CLASS … #define regBIF_CFG_DEV2_EPF6_0_BASE_CLASS_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_CACHE_LINE … #define regBIF_CFG_DEV2_EPF6_0_CACHE_LINE_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_LATENCY … #define regBIF_CFG_DEV2_EPF6_0_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_HEADER … #define regBIF_CFG_DEV2_EPF6_0_HEADER_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_BIST … #define regBIF_CFG_DEV2_EPF6_0_BIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_1 … #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_2 … #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_2_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_3 … #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_3_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_4 … #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_4_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_5 … #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_5_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_6 … #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_6_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_ADAPTER_ID … #define regBIF_CFG_DEV2_EPF6_0_ADAPTER_ID_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_ROM_BASE_ADDR … #define regBIF_CFG_DEV2_EPF6_0_ROM_BASE_ADDR_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_CAP_PTR … #define regBIF_CFG_DEV2_EPF6_0_CAP_PTR_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_INTERRUPT_LINE … #define regBIF_CFG_DEV2_EPF6_0_INTERRUPT_LINE_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_INTERRUPT_PIN … #define regBIF_CFG_DEV2_EPF6_0_INTERRUPT_PIN_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MIN_GRANT … #define regBIF_CFG_DEV2_EPF6_0_MIN_GRANT_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MAX_LATENCY … #define regBIF_CFG_DEV2_EPF6_0_MAX_LATENCY_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_VENDOR_CAP_LIST … #define regBIF_CFG_DEV2_EPF6_0_VENDOR_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_ADAPTER_ID_W … #define regBIF_CFG_DEV2_EPF6_0_ADAPTER_ID_W_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PMI_CAP_LIST … #define regBIF_CFG_DEV2_EPF6_0_PMI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PMI_CAP … #define regBIF_CFG_DEV2_EPF6_0_PMI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PMI_STATUS_CNTL … #define regBIF_CFG_DEV2_EPF6_0_PMI_STATUS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_CAP_LIST … #define regBIF_CFG_DEV2_EPF6_0_PCIE_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_CAP … #define regBIF_CFG_DEV2_EPF6_0_PCIE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CAP … #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CNTL … #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_DEVICE_STATUS … #define regBIF_CFG_DEV2_EPF6_0_DEVICE_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_LINK_CAP … #define regBIF_CFG_DEV2_EPF6_0_LINK_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_LINK_CNTL … #define regBIF_CFG_DEV2_EPF6_0_LINK_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_LINK_STATUS … #define regBIF_CFG_DEV2_EPF6_0_LINK_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CAP2 … #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CNTL2 … #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_DEVICE_STATUS2 … #define regBIF_CFG_DEV2_EPF6_0_DEVICE_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_LINK_CAP2 … #define regBIF_CFG_DEV2_EPF6_0_LINK_CAP2_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_LINK_CNTL2 … #define regBIF_CFG_DEV2_EPF6_0_LINK_CNTL2_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_LINK_STATUS2 … #define regBIF_CFG_DEV2_EPF6_0_LINK_STATUS2_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSI_CAP_LIST … #define regBIF_CFG_DEV2_EPF6_0_MSI_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_CNTL … #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_ADDR_LO … #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_ADDR_LO_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_ADDR_HI … #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_ADDR_HI_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_DATA … #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSI_EXT_MSG_DATA … #define regBIF_CFG_DEV2_EPF6_0_MSI_EXT_MSG_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSI_MASK … #define regBIF_CFG_DEV2_EPF6_0_MSI_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_DATA_64 … #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSI_EXT_MSG_DATA_64 … #define regBIF_CFG_DEV2_EPF6_0_MSI_EXT_MSG_DATA_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSI_MASK_64 … #define regBIF_CFG_DEV2_EPF6_0_MSI_MASK_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSI_PENDING … #define regBIF_CFG_DEV2_EPF6_0_MSI_PENDING_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSI_PENDING_64 … #define regBIF_CFG_DEV2_EPF6_0_MSI_PENDING_64_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSIX_CAP_LIST … #define regBIF_CFG_DEV2_EPF6_0_MSIX_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSIX_MSG_CNTL … #define regBIF_CFG_DEV2_EPF6_0_MSIX_MSG_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSIX_TABLE … #define regBIF_CFG_DEV2_EPF6_0_MSIX_TABLE_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_MSIX_PBA … #define regBIF_CFG_DEV2_EPF6_0_MSIX_PBA_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_SATA_CAP_0 … #define regBIF_CFG_DEV2_EPF6_0_SATA_CAP_0_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_SATA_CAP_1 … #define regBIF_CFG_DEV2_EPF6_0_SATA_CAP_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_SATA_IDP_INDEX … #define regBIF_CFG_DEV2_EPF6_0_SATA_IDP_INDEX_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_SATA_IDP_DATA … #define regBIF_CFG_DEV2_EPF6_0_SATA_IDP_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR … #define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC1 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC2 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_UNCORR_ERR_STATUS … #define regBIF_CFG_DEV2_EPF6_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_UNCORR_ERR_MASK … #define regBIF_CFG_DEV2_EPF6_0_PCIE_UNCORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_UNCORR_ERR_SEVERITY … #define regBIF_CFG_DEV2_EPF6_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_CORR_ERR_STATUS … #define regBIF_CFG_DEV2_EPF6_0_PCIE_CORR_ERR_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_CORR_ERR_MASK … #define regBIF_CFG_DEV2_EPF6_0_PCIE_CORR_ERR_MASK_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ADV_ERR_CAP_CNTL … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG0 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG1 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG2 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG3 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG0 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG1 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG2 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG3 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR1_CAP … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR1_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR1_CNTL … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR1_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR2_CAP … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR2_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR2_CNTL … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR2_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR3_CAP … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR3_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR3_CNTL … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR3_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR4_CAP … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR4_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR4_CNTL … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR4_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR5_CAP … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR5_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR5_CNTL … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR5_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR6_CAP … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR6_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR6_CNTL … #define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR6_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_DATA_SELECT … #define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_DATA … #define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_DATA_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_CAP … #define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_CAP … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_LATENCY_INDICATOR … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_STATUS … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_STATUS_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_CNTL … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ACS_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ACS_CAP … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ACS_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ACS_CNTL … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ACS_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_PASID_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF6_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_PASID_CAP … #define regBIF_CFG_DEV2_EPF6_0_PCIE_PASID_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_PASID_CNTL … #define regBIF_CFG_DEV2_EPF6_0_PCIE_PASID_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ARI_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ARI_CAP … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ARI_CAP_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ARI_CNTL … #define regBIF_CFG_DEV2_EPF6_0_PCIE_ARI_CNTL_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_PCIE_RTR_ENH_CAP_LIST … #define regBIF_CFG_DEV2_EPF6_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_RTR_DATA1 … #define regBIF_CFG_DEV2_EPF6_0_RTR_DATA1_BASE_IDX … #define regBIF_CFG_DEV2_EPF6_0_RTR_DATA2 … #define regBIF_CFG_DEV2_EPF6_0_RTR_DATA2_BASE_IDX … // addressBlock: nbio_nbif0_rcc_ep_dev0_RCCPORTDEC // base address: 0x10131000 #define regRCC_EP_DEV0_0_EP_PCIE_SCRATCH … #define regRCC_EP_DEV0_0_EP_PCIE_SCRATCH_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_INT_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_INT_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_INT_STATUS … #define regRCC_EP_DEV0_0_EP_PCIE_INT_STATUS_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL2 … #define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_BUS_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_CFG_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_CFG_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP … #define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR … #define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_PME_CONTROL … #define regRCC_EP_DEV0_0_EP_PCIE_PME_CONTROL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIEP_RESERVED … #define regRCC_EP_DEV0_0_EP_PCIEP_RESERVED_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_TX_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_TX_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID … #define regRCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_ERR_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_EP_PCIE_LC_SPEED_CNTL … #define regRCC_EP_DEV0_0_EP_PCIE_LC_SPEED_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwn_dev0_RCCPORTDEC // base address: 0x10131000 #define regRCC_DWN_DEV0_0_DN_PCIE_RESERVED … #define regRCC_DWN_DEV0_0_DN_PCIE_RESERVED_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_SCRATCH … #define regRCC_DWN_DEV0_0_DN_PCIE_SCRATCH_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_CNTL … #define regRCC_DWN_DEV0_0_DN_PCIE_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_CONFIG_CNTL … #define regRCC_DWN_DEV0_0_DN_PCIE_CONFIG_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_RX_CNTL2 … #define regRCC_DWN_DEV0_0_DN_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_BUS_CNTL … #define regRCC_DWN_DEV0_0_DN_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_0_DN_PCIE_CFG_CNTL … #define regRCC_DWN_DEV0_0_DN_PCIE_CFG_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_RCCPORTDEC // base address: 0x10131000 #define regRCC_DWNP_DEV0_0_PCIE_ERR_CNTL … #define regRCC_DWNP_DEV0_0_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_0_PCIE_RX_CNTL … #define regRCC_DWNP_DEV0_0_PCIE_RX_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL … #define regRCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_0_PCIE_LC_CNTL2 … #define regRCC_DWNP_DEV0_0_PCIE_LC_CNTL2_BASE_IDX … #define regRCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP … #define regRCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP_BASE_IDX … // addressBlock: nbio_nbif0_rcc_ep_dev1_RCCPORTDEC // base address: 0x10131200 #define regRCC_EP_DEV1_EP_PCIE_SCRATCH … #define regRCC_EP_DEV1_EP_PCIE_SCRATCH_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_CNTL … #define regRCC_EP_DEV1_EP_PCIE_CNTL_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_INT_CNTL … #define regRCC_EP_DEV1_EP_PCIE_INT_CNTL_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_INT_STATUS … #define regRCC_EP_DEV1_EP_PCIE_INT_STATUS_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_RX_CNTL2 … #define regRCC_EP_DEV1_EP_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_BUS_CNTL … #define regRCC_EP_DEV1_EP_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_CFG_CNTL … #define regRCC_EP_DEV1_EP_PCIE_CFG_CNTL_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL … #define regRCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_F0_DPA_CAP … #define regRCC_EP_DEV1_EP_PCIE_F0_DPA_CAP_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_F0_DPA_LATENCY_INDICATOR … #define regRCC_EP_DEV1_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_F0_DPA_CNTL … #define regRCC_EP_DEV1_EP_PCIE_F0_DPA_CNTL_BASE_IDX … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_PME_CONTROL … #define regRCC_EP_DEV1_EP_PCIE_PME_CONTROL_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIEP_RESERVED … #define regRCC_EP_DEV1_EP_PCIEP_RESERVED_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_TX_CNTL … #define regRCC_EP_DEV1_EP_PCIE_TX_CNTL_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_TX_REQUESTER_ID … #define regRCC_EP_DEV1_EP_PCIE_TX_REQUESTER_ID_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_ERR_CNTL … #define regRCC_EP_DEV1_EP_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_RX_CNTL … #define regRCC_EP_DEV1_EP_PCIE_RX_CNTL_BASE_IDX … #define regRCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL … #define regRCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwn_dev1_RCCPORTDEC // base address: 0x10131200 #define regRCC_DWN_DEV1_DN_PCIE_RESERVED … #define regRCC_DWN_DEV1_DN_PCIE_RESERVED_BASE_IDX … #define regRCC_DWN_DEV1_DN_PCIE_SCRATCH … #define regRCC_DWN_DEV1_DN_PCIE_SCRATCH_BASE_IDX … #define regRCC_DWN_DEV1_DN_PCIE_CNTL … #define regRCC_DWN_DEV1_DN_PCIE_CNTL_BASE_IDX … #define regRCC_DWN_DEV1_DN_PCIE_CONFIG_CNTL … #define regRCC_DWN_DEV1_DN_PCIE_CONFIG_CNTL_BASE_IDX … #define regRCC_DWN_DEV1_DN_PCIE_RX_CNTL2 … #define regRCC_DWN_DEV1_DN_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_DWN_DEV1_DN_PCIE_BUS_CNTL … #define regRCC_DWN_DEV1_DN_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_DWN_DEV1_DN_PCIE_CFG_CNTL … #define regRCC_DWN_DEV1_DN_PCIE_CFG_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwnp_dev1_RCCPORTDEC // base address: 0x10131200 #define regRCC_DWNP_DEV1_PCIE_ERR_CNTL … #define regRCC_DWNP_DEV1_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_DWNP_DEV1_PCIE_RX_CNTL … #define regRCC_DWNP_DEV1_PCIE_RX_CNTL_BASE_IDX … #define regRCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL … #define regRCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL_BASE_IDX … #define regRCC_DWNP_DEV1_PCIE_LC_CNTL2 … #define regRCC_DWNP_DEV1_PCIE_LC_CNTL2_BASE_IDX … #define regRCC_DWNP_DEV1_LTR_MSG_INFO_FROM_EP … #define regRCC_DWNP_DEV1_LTR_MSG_INFO_FROM_EP_BASE_IDX … // addressBlock: nbio_nbif0_rcc_ep_dev2_RCCPORTDEC // base address: 0x10131400 #define regRCC_EP_DEV2_EP_PCIE_SCRATCH … #define regRCC_EP_DEV2_EP_PCIE_SCRATCH_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_CNTL … #define regRCC_EP_DEV2_EP_PCIE_CNTL_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_INT_CNTL … #define regRCC_EP_DEV2_EP_PCIE_INT_CNTL_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_INT_STATUS … #define regRCC_EP_DEV2_EP_PCIE_INT_STATUS_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_RX_CNTL2 … #define regRCC_EP_DEV2_EP_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_BUS_CNTL … #define regRCC_EP_DEV2_EP_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_CFG_CNTL … #define regRCC_EP_DEV2_EP_PCIE_CFG_CNTL_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL … #define regRCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CAP … #define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CAP_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_F0_DPA_LATENCY_INDICATOR … #define regRCC_EP_DEV2_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CNTL … #define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CNTL_BASE_IDX … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_PME_CONTROL … #define regRCC_EP_DEV2_EP_PCIE_PME_CONTROL_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIEP_RESERVED … #define regRCC_EP_DEV2_EP_PCIEP_RESERVED_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_TX_CNTL … #define regRCC_EP_DEV2_EP_PCIE_TX_CNTL_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID … #define regRCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_ERR_CNTL … #define regRCC_EP_DEV2_EP_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_RX_CNTL … #define regRCC_EP_DEV2_EP_PCIE_RX_CNTL_BASE_IDX … #define regRCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL … #define regRCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwn_dev2_RCCPORTDEC // base address: 0x10131400 #define regRCC_DWN_DEV2_DN_PCIE_RESERVED … #define regRCC_DWN_DEV2_DN_PCIE_RESERVED_BASE_IDX … #define regRCC_DWN_DEV2_DN_PCIE_SCRATCH … #define regRCC_DWN_DEV2_DN_PCIE_SCRATCH_BASE_IDX … #define regRCC_DWN_DEV2_DN_PCIE_CNTL … #define regRCC_DWN_DEV2_DN_PCIE_CNTL_BASE_IDX … #define regRCC_DWN_DEV2_DN_PCIE_CONFIG_CNTL … #define regRCC_DWN_DEV2_DN_PCIE_CONFIG_CNTL_BASE_IDX … #define regRCC_DWN_DEV2_DN_PCIE_RX_CNTL2 … #define regRCC_DWN_DEV2_DN_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_DWN_DEV2_DN_PCIE_BUS_CNTL … #define regRCC_DWN_DEV2_DN_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_DWN_DEV2_DN_PCIE_CFG_CNTL … #define regRCC_DWN_DEV2_DN_PCIE_CFG_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwnp_dev2_RCCPORTDEC // base address: 0x10131400 #define regRCC_DWNP_DEV2_PCIE_ERR_CNTL … #define regRCC_DWNP_DEV2_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_DWNP_DEV2_PCIE_RX_CNTL … #define regRCC_DWNP_DEV2_PCIE_RX_CNTL_BASE_IDX … #define regRCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL … #define regRCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL_BASE_IDX … #define regRCC_DWNP_DEV2_PCIE_LC_CNTL2 … #define regRCC_DWNP_DEV2_PCIE_LC_CNTL2_BASE_IDX … #define regRCC_DWNP_DEV2_LTR_MSG_INFO_FROM_EP … #define regRCC_DWNP_DEV2_LTR_MSG_INFO_FROM_EP_BASE_IDX … // addressBlock: nbio_nbif0_rcc_strap_rcc_strap_internal // base address: 0x10100000 #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP0 … #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP0_BASE_IDX … // addressBlock: nbio_nbif0_bif_rst_bif_rst_regblk // base address: 0x10100000 #define regHARD_RST_CTRL … #define regHARD_RST_CTRL_BASE_IDX … #define regSELF_SOFT_RST … #define regSELF_SOFT_RST_BASE_IDX … #define regBIF_GFX_DRV_VPU_RST … #define regBIF_GFX_DRV_VPU_RST_BASE_IDX … #define regBIF_RST_MISC_CTRL … #define regBIF_RST_MISC_CTRL_BASE_IDX … #define regBIF_RST_MISC_CTRL2 … #define regBIF_RST_MISC_CTRL2_BASE_IDX … #define regBIF_RST_MISC_CTRL3 … #define regBIF_RST_MISC_CTRL3_BASE_IDX … #define regDEV0_PF0_FLR_RST_CTRL … #define regDEV0_PF0_FLR_RST_CTRL_BASE_IDX … #define regDEV0_PF1_FLR_RST_CTRL … #define regDEV0_PF1_FLR_RST_CTRL_BASE_IDX … #define regDEV0_PF2_FLR_RST_CTRL … #define regDEV0_PF2_FLR_RST_CTRL_BASE_IDX … #define regDEV0_PF3_FLR_RST_CTRL … #define regDEV0_PF3_FLR_RST_CTRL_BASE_IDX … #define regDEV0_PF4_FLR_RST_CTRL … #define regDEV0_PF4_FLR_RST_CTRL_BASE_IDX … #define regDEV0_PF5_FLR_RST_CTRL … #define regDEV0_PF5_FLR_RST_CTRL_BASE_IDX … #define regDEV0_PF6_FLR_RST_CTRL … #define regDEV0_PF6_FLR_RST_CTRL_BASE_IDX … #define regDEV0_PF7_FLR_RST_CTRL … #define regDEV0_PF7_FLR_RST_CTRL_BASE_IDX … #define regBIF_INST_RESET_INTR_STS … #define regBIF_INST_RESET_INTR_STS_BASE_IDX … #define regBIF_PF_FLR_INTR_STS … #define regBIF_PF_FLR_INTR_STS_BASE_IDX … #define regBIF_D3HOTD0_INTR_STS … #define regBIF_D3HOTD0_INTR_STS_BASE_IDX … #define regBIF_POWER_INTR_STS … #define regBIF_POWER_INTR_STS_BASE_IDX … #define regBIF_PF_DSTATE_INTR_STS … #define regBIF_PF_DSTATE_INTR_STS_BASE_IDX … #define regSELF_SOFT_RST_2 … #define regSELF_SOFT_RST_2_BASE_IDX … #define regBIF_INST_RESET_INTR_MASK … #define regBIF_INST_RESET_INTR_MASK_BASE_IDX … #define regBIF_PF_FLR_INTR_MASK … #define regBIF_PF_FLR_INTR_MASK_BASE_IDX … #define regBIF_D3HOTD0_INTR_MASK … #define regBIF_D3HOTD0_INTR_MASK_BASE_IDX … #define regBIF_POWER_INTR_MASK … #define regBIF_POWER_INTR_MASK_BASE_IDX … #define regBIF_PF_DSTATE_INTR_MASK … #define regBIF_PF_DSTATE_INTR_MASK_BASE_IDX … #define regBIF_PF_FLR_RST … #define regBIF_PF_FLR_RST_BASE_IDX … #define regBIF_DEV0_PF0_DSTATE_VALUE … #define regBIF_DEV0_PF0_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV0_PF1_DSTATE_VALUE … #define regBIF_DEV0_PF1_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV0_PF2_DSTATE_VALUE … #define regBIF_DEV0_PF2_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV0_PF3_DSTATE_VALUE … #define regBIF_DEV0_PF3_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV0_PF4_DSTATE_VALUE … #define regBIF_DEV0_PF4_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV0_PF5_DSTATE_VALUE … #define regBIF_DEV0_PF5_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV0_PF6_DSTATE_VALUE … #define regBIF_DEV0_PF6_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV0_PF7_DSTATE_VALUE … #define regBIF_DEV0_PF7_DSTATE_VALUE_BASE_IDX … #define regDEV0_PF0_D3HOTD0_RST_CTRL … #define regDEV0_PF0_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV0_PF1_D3HOTD0_RST_CTRL … #define regDEV0_PF1_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV0_PF2_D3HOTD0_RST_CTRL … #define regDEV0_PF2_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV0_PF3_D3HOTD0_RST_CTRL … #define regDEV0_PF3_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV0_PF4_D3HOTD0_RST_CTRL … #define regDEV0_PF4_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV0_PF5_D3HOTD0_RST_CTRL … #define regDEV0_PF5_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV0_PF6_D3HOTD0_RST_CTRL … #define regDEV0_PF6_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV0_PF7_D3HOTD0_RST_CTRL … #define regDEV0_PF7_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV1_PF0_FLR_RST_CTRL … #define regDEV1_PF0_FLR_RST_CTRL_BASE_IDX … #define regDEV1_PF1_FLR_RST_CTRL … #define regDEV1_PF1_FLR_RST_CTRL_BASE_IDX … #define regBIF_DEV1_PF0_DSTATE_VALUE … #define regBIF_DEV1_PF0_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV1_PF1_DSTATE_VALUE … #define regBIF_DEV1_PF1_DSTATE_VALUE_BASE_IDX … #define regDEV1_PF0_D3HOTD0_RST_CTRL … #define regDEV1_PF0_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV1_PF1_D3HOTD0_RST_CTRL … #define regDEV1_PF1_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV2_PF0_FLR_RST_CTRL … #define regDEV2_PF0_FLR_RST_CTRL_BASE_IDX … #define regDEV2_PF1_FLR_RST_CTRL … #define regDEV2_PF1_FLR_RST_CTRL_BASE_IDX … #define regDEV2_PF2_FLR_RST_CTRL … #define regDEV2_PF2_FLR_RST_CTRL_BASE_IDX … #define regDEV2_PF3_FLR_RST_CTRL … #define regDEV2_PF3_FLR_RST_CTRL_BASE_IDX … #define regDEV2_PF4_FLR_RST_CTRL … #define regDEV2_PF4_FLR_RST_CTRL_BASE_IDX … #define regDEV2_PF5_FLR_RST_CTRL … #define regDEV2_PF5_FLR_RST_CTRL_BASE_IDX … #define regDEV2_PF6_FLR_RST_CTRL … #define regDEV2_PF6_FLR_RST_CTRL_BASE_IDX … #define regBIF_DEV2_PF0_DSTATE_VALUE … #define regBIF_DEV2_PF0_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV2_PF1_DSTATE_VALUE … #define regBIF_DEV2_PF1_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV2_PF2_DSTATE_VALUE … #define regBIF_DEV2_PF2_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV2_PF3_DSTATE_VALUE … #define regBIF_DEV2_PF3_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV2_PF4_DSTATE_VALUE … #define regBIF_DEV2_PF4_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV2_PF5_DSTATE_VALUE … #define regBIF_DEV2_PF5_DSTATE_VALUE_BASE_IDX … #define regBIF_DEV2_PF6_DSTATE_VALUE … #define regBIF_DEV2_PF6_DSTATE_VALUE_BASE_IDX … #define regDEV2_PF0_D3HOTD0_RST_CTRL … #define regDEV2_PF0_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV2_PF1_D3HOTD0_RST_CTRL … #define regDEV2_PF1_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV2_PF2_D3HOTD0_RST_CTRL … #define regDEV2_PF2_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV2_PF3_D3HOTD0_RST_CTRL … #define regDEV2_PF3_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV2_PF4_D3HOTD0_RST_CTRL … #define regDEV2_PF4_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV2_PF5_D3HOTD0_RST_CTRL … #define regDEV2_PF5_D3HOTD0_RST_CTRL_BASE_IDX … #define regDEV2_PF6_D3HOTD0_RST_CTRL … #define regDEV2_PF6_D3HOTD0_RST_CTRL_BASE_IDX … #define regBIF_PORT0_DSTATE_VALUE … #define regBIF_PORT0_DSTATE_VALUE_BASE_IDX … #define regBIF_PORT1_DSTATE_VALUE … #define regBIF_PORT1_DSTATE_VALUE_BASE_IDX … #define regBIF_PORT2_DSTATE_VALUE … #define regBIF_PORT2_DSTATE_VALUE_BASE_IDX … // addressBlock: nbio_nbif0_bif_misc_bif_misc_regblk // base address: 0x10100000 #define regMISC_SCRATCH … #define regMISC_SCRATCH_BASE_IDX … #define regINTR_LINE_POLARITY … #define regINTR_LINE_POLARITY_BASE_IDX … #define regINTR_LINE_ENABLE … #define regINTR_LINE_ENABLE_BASE_IDX … #define regOUTSTANDING_VC_ALLOC … #define regOUTSTANDING_VC_ALLOC_BASE_IDX … #define regBIFC_MISC_CTRL0 … #define regBIFC_MISC_CTRL0_BASE_IDX … #define regBIFC_MISC_CTRL1 … #define regBIFC_MISC_CTRL1_BASE_IDX … #define regBIFC_LC_TIMER_CTRL … #define regBIFC_LC_TIMER_CTRL_BASE_IDX … #define regBIFC_RCCBIH_BME_ERR_LOG0 … #define regBIFC_RCCBIH_BME_ERR_LOG0_BASE_IDX … #define regBIFC_RCCBIH_BME_ERR_LOG1 … #define regBIFC_RCCBIH_BME_ERR_LOG1_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F0_F1 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F0_F1_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F2_F3 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F2_F3_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F4_F5 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F4_F5_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F6_F7 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F6_F7_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F0_F1 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F0_F1_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F2_F3 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F2_F3_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F4_F5 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F4_F5_BASE_IDX … #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F6_F7 … #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F6_F7_BASE_IDX … #define regBIFC_DMA_ATTR_CNTL2_DEV0 … #define regBIFC_DMA_ATTR_CNTL2_DEV0_BASE_IDX … #define regBIFC_DMA_ATTR_CNTL2_DEV1 … #define regBIFC_DMA_ATTR_CNTL2_DEV1_BASE_IDX … #define regBIFC_DMA_ATTR_CNTL2_DEV2 … #define regBIFC_DMA_ATTR_CNTL2_DEV2_BASE_IDX … #define regBIFC_MISC_CTRL2 … #define regBIFC_MISC_CTRL2_BASE_IDX … #define regBME_DUMMY_CNTL_0 … #define regBME_DUMMY_CNTL_0_BASE_IDX … #define regBME_DUMMY_CNTL_1 … #define regBME_DUMMY_CNTL_1_BASE_IDX … #define regBIFC_THT_CNTL … #define regBIFC_THT_CNTL_BASE_IDX … #define regBIFC_HSTARB_CNTL … #define regBIFC_HSTARB_CNTL_BASE_IDX … #define regBIFC_GSI_CNTL … #define regBIFC_GSI_CNTL_BASE_IDX … #define regBIFC_PCIEFUNC_CNTL … #define regBIFC_PCIEFUNC_CNTL_BASE_IDX … #define regBIFC_PASID_CHECK_DIS … #define regBIFC_PASID_CHECK_DIS_BASE_IDX … #define regBIFC_SDP_CNTL_0 … #define regBIFC_SDP_CNTL_0_BASE_IDX … #define regBIFC_SDP_CNTL_1 … #define regBIFC_SDP_CNTL_1_BASE_IDX … #define regBIFC_PASID_STS … #define regBIFC_PASID_STS_BASE_IDX … #define regBIFC_ATHUB_ACT_CNTL … #define regBIFC_ATHUB_ACT_CNTL_BASE_IDX … #define regBIFC_PERF_CNTL_0 … #define regBIFC_PERF_CNTL_0_BASE_IDX … #define regBIFC_PERF_CNTL_1 … #define regBIFC_PERF_CNTL_1_BASE_IDX … #define regBIFC_PERF_CNT_MMIO_RD_L32BIT … #define regBIFC_PERF_CNT_MMIO_RD_L32BIT_BASE_IDX … #define regBIFC_PERF_CNT_MMIO_WR_L32BIT … #define regBIFC_PERF_CNT_MMIO_WR_L32BIT_BASE_IDX … #define regBIFC_PERF_CNT_DMA_RD_L32BIT … #define regBIFC_PERF_CNT_DMA_RD_L32BIT_BASE_IDX … #define regBIFC_PERF_CNT_DMA_WR_L32BIT … #define regBIFC_PERF_CNT_DMA_WR_L32BIT_BASE_IDX … #define regNBIF_REGIF_ERRSET_CTRL … #define regNBIF_REGIF_ERRSET_CTRL_BASE_IDX … #define regBIFC_SDP_CNTL_2 … #define regBIFC_SDP_CNTL_2_BASE_IDX … #define regNBIF_PGMST_CTRL … #define regNBIF_PGMST_CTRL_BASE_IDX … #define regNBIF_PGSLV_CTRL … #define regNBIF_PGSLV_CTRL_BASE_IDX … #define regNBIF_PG_MISC_CTRL … #define regNBIF_PG_MISC_CTRL_BASE_IDX … #define regNBIF_HST_MISC_CTRL … #define regNBIF_HST_MISC_CTRL_BASE_IDX … #define regSMN_MST_EP_CNTL3 … #define regSMN_MST_EP_CNTL3_BASE_IDX … #define regSMN_MST_EP_CNTL4 … #define regSMN_MST_EP_CNTL4_BASE_IDX … #define regSMN_MST_CNTL1 … #define regSMN_MST_CNTL1_BASE_IDX … #define regSMN_MST_EP_CNTL5 … #define regSMN_MST_EP_CNTL5_BASE_IDX … #define regBIF_SELFRING_BUFFER_VID … #define regBIF_SELFRING_BUFFER_VID_BASE_IDX … #define regBIF_SELFRING_VECTOR_CNTL … #define regBIF_SELFRING_VECTOR_CNTL_BASE_IDX … #define regNBIF_INTX_DSTATE_MISC_CNTL … #define regNBIF_INTX_DSTATE_MISC_CNTL_BASE_IDX … #define regNBIF_PENDING_MISC_CNTL … #define regNBIF_PENDING_MISC_CNTL_BASE_IDX … #define regBIF_GMI_WRR_WEIGHT … #define regBIF_GMI_WRR_WEIGHT_BASE_IDX … #define regBIF_GMI_WRR_WEIGHT2 … #define regBIF_GMI_WRR_WEIGHT2_BASE_IDX … #define regBIF_GMI_WRR_WEIGHT3 … #define regBIF_GMI_WRR_WEIGHT3_BASE_IDX … #define regNBIF_PWRBRK_REQUEST … #define regNBIF_PWRBRK_REQUEST_BASE_IDX … #define regBIF_DMA_MP4_ERR_LOG … #define regBIF_PASID_ERR_LOG … #define regBIF_PASID_ERR_CLR … #define regBIF_PASID_ERR_CLR_BASE_IDX … #define regOBFF_EMU_CFG … #define regOBFF_EMU_CFG_BASE_IDX … #define regEP0_INTR_URGENT_CAP … #define regEP0_INTR_URGENT_CAP_BASE_IDX … #define regEP1_INTR_URGENT_CAP … #define regEP1_INTR_URGENT_CAP_BASE_IDX … #define regEP2_INTR_URGENT_CAP … #define regEP2_INTR_URGENT_CAP_BASE_IDX … #define regEP_PEND_BLOCK_MSK … #define regEP_PEND_BLOCK_MSK_BASE_IDX … #define regNBIF_VWIRE_CTRL … #define regNBIF_VWIRE_CTRL_BASE_IDX … #define regNBIF_MGCG_CTRL_LCLK … #define regNBIF_MGCG_CTRL_LCLK_BASE_IDX … #define regNBIF_DS_CTRL_LCLK … #define regNBIF_DS_CTRL_LCLK_BASE_IDX … #define regSMN_MST_CNTL0 … #define regSMN_MST_CNTL0_BASE_IDX … #define regSMN_MST_EP_CNTL1 … #define regSMN_MST_EP_CNTL1_BASE_IDX … #define regSMN_MST_EP_CNTL2 … #define regSMN_MST_EP_CNTL2_BASE_IDX … #define regNBIF_SDP_VWR_VCHG_DIS_CTRL … #define regNBIF_SDP_VWR_VCHG_DIS_CTRL_BASE_IDX … #define regNBIF_SDP_VWR_VCHG_RST_CTRL0 … #define regNBIF_SDP_VWR_VCHG_RST_CTRL0_BASE_IDX … #define regNBIF_SDP_VWR_VCHG_RST_CTRL1 … #define regNBIF_SDP_VWR_VCHG_RST_CTRL1_BASE_IDX … #define regNBIF_SDP_VWR_VCHG_TRIG … #define regNBIF_SDP_VWR_VCHG_TRIG_BASE_IDX … #define regNBIF_SHUB_TODET_CTRL … #define regNBIF_SHUB_TODET_CTRL_BASE_IDX … #define regNBIF_SHUB_TODET_CLIENT_CTRL … #define regNBIF_SHUB_TODET_CLIENT_CTRL_BASE_IDX … #define regNBIF_SHUB_TODET_CLIENT_STATUS … #define regNBIF_SHUB_TODET_CLIENT_STATUS_BASE_IDX … #define regNBIF_SHUB_TODET_SYNCFLOOD_CTRL … #define regNBIF_SHUB_TODET_SYNCFLOOD_CTRL_BASE_IDX … #define regNBIF_SHUB_TODET_CLIENT_CTRL2 … #define regNBIF_SHUB_TODET_CLIENT_CTRL2_BASE_IDX … #define regNBIF_SHUB_TODET_CLIENT_STATUS2 … #define regNBIF_SHUB_TODET_CLIENT_STATUS2_BASE_IDX … #define regNBIF_SHUB_TODET_SYNCFLOOD_CTRL2 … #define regNBIF_SHUB_TODET_SYNCFLOOD_CTRL2_BASE_IDX … #define regBIFC_HRP_SDP_WRRSP_POOLCRED_ALLOC … #define regBIFC_HRP_SDP_WRRSP_POOLCRED_ALLOC_BASE_IDX … #define regBIFC_HRP_SDP_RDRSP_POOLCRED_ALLOC … #define regBIFC_HRP_SDP_RDRSP_POOLCRED_ALLOC_BASE_IDX … #define regBIFC_GMI_SDP_REQ_POOLCRED_ALLOC … #define regBIFC_GMI_SDP_REQ_POOLCRED_ALLOC_BASE_IDX … #define regBIFC_GMI_SDP_DAT_POOLCRED_ALLOC … #define regBIFC_GMI_SDP_DAT_POOLCRED_ALLOC_BASE_IDX … #define regBIFC_GMI_SST_RDRSP_POOLCRED_ALLOC … #define regBIFC_GMI_SST_RDRSP_POOLCRED_ALLOC_BASE_IDX … #define regBIFC_GMI_SST_WRRSP_POOLCRED_ALLOC … #define regBIFC_GMI_SST_WRRSP_POOLCRED_ALLOC_BASE_IDX … #define regDISCON_HYSTERESIS_HEAD_CTRL … #define regDISCON_HYSTERESIS_HEAD_CTRL_BASE_IDX … #define regBIFC_Z10_CTRL0 … #define regBIFC_Z10_CTRL0_BASE_IDX … #define regBIFC_Z10_CTRL1 … #define regBIFC_Z10_CTRL1_BASE_IDX … #define regBIFC_Z10_STATUS … #define regBIFC_Z10_STATUS_BASE_IDX … #define regBIFC_PCIE_BDF_CNTL0 … #define regBIFC_PCIE_BDF_CNTL0_BASE_IDX … #define regBIFC_PCIE_BDF_CNTL1 … #define regBIFC_PCIE_BDF_CNTL1_BASE_IDX … #define regBIFC_EARLY_WAKEUP_CNTL … #define regBIFC_EARLY_WAKEUP_CNTL_BASE_IDX … #define regBIFC_PERF_CNT_MMIO_RD_H16BIT … #define regBIFC_PERF_CNT_MMIO_RD_H16BIT_BASE_IDX … #define regBIFC_PERF_CNT_MMIO_WR_H16BIT … #define regBIFC_PERF_CNT_MMIO_WR_H16BIT_BASE_IDX … #define regBIFC_PERF_CNT_DMA_RD_H16BIT … #define regBIFC_PERF_CNT_DMA_RD_H16BIT_BASE_IDX … #define regBIFC_PERF_CNT_DMA_WR_H16BIT … #define regBIFC_PERF_CNT_DMA_WR_H16BIT_BASE_IDX … #define regNBIF_PERF_COM_COUNT_ENABLE … #define regNBIF_PERF_COM_COUNT_ENABLE_BASE_IDX … #define regNBIF_BX_PERF_CNT_FSM … #define regNBIF_BX_PERF_CNT_FSM_BASE_IDX … #define regNBIF_COM_COUNT_VALUE … #define regNBIF_COM_COUNT_VALUE_BASE_IDX … // addressBlock: nbio_nbif0_nbif_sion_SIONDEC // base address: 0x10100000 #define regSION_CL0_RdRsp_BurstTarget_REG0 … #define regSION_CL0_RdRsp_BurstTarget_REG0_BASE_IDX … #define regSION_CL0_RdRsp_BurstTarget_REG1 … #define regSION_CL0_RdRsp_BurstTarget_REG1_BASE_IDX … #define regSION_CL0_RdRsp_TimeSlot_REG0 … #define regSION_CL0_RdRsp_TimeSlot_REG0_BASE_IDX … #define regSION_CL0_RdRsp_TimeSlot_REG1 … #define regSION_CL0_RdRsp_TimeSlot_REG1_BASE_IDX … #define regSION_CL0_WrRsp_BurstTarget_REG0 … #define regSION_CL0_WrRsp_BurstTarget_REG0_BASE_IDX … #define regSION_CL0_WrRsp_BurstTarget_REG1 … #define regSION_CL0_WrRsp_BurstTarget_REG1_BASE_IDX … #define regSION_CL0_WrRsp_TimeSlot_REG0 … #define regSION_CL0_WrRsp_TimeSlot_REG0_BASE_IDX … #define regSION_CL0_WrRsp_TimeSlot_REG1 … #define regSION_CL0_WrRsp_TimeSlot_REG1_BASE_IDX … #define regSION_CL0_Req_BurstTarget_REG0 … #define regSION_CL0_Req_BurstTarget_REG0_BASE_IDX … #define regSION_CL0_Req_BurstTarget_REG1 … #define regSION_CL0_Req_BurstTarget_REG1_BASE_IDX … #define regSION_CL0_Req_TimeSlot_REG0 … #define regSION_CL0_Req_TimeSlot_REG0_BASE_IDX … #define regSION_CL0_Req_TimeSlot_REG1 … #define regSION_CL0_Req_TimeSlot_REG1_BASE_IDX … #define regSION_CL0_ReqPoolCredit_Alloc_REG0 … #define regSION_CL0_ReqPoolCredit_Alloc_REG0_BASE_IDX … #define regSION_CL0_ReqPoolCredit_Alloc_REG1 … #define regSION_CL0_ReqPoolCredit_Alloc_REG1_BASE_IDX … #define regSION_CL0_DataPoolCredit_Alloc_REG0 … #define regSION_CL0_DataPoolCredit_Alloc_REG0_BASE_IDX … #define regSION_CL0_DataPoolCredit_Alloc_REG1 … #define regSION_CL0_DataPoolCredit_Alloc_REG1_BASE_IDX … #define regSION_CL0_RdRspPoolCredit_Alloc_REG0 … #define regSION_CL0_RdRspPoolCredit_Alloc_REG0_BASE_IDX … #define regSION_CL0_RdRspPoolCredit_Alloc_REG1 … #define regSION_CL0_RdRspPoolCredit_Alloc_REG1_BASE_IDX … #define regSION_CL0_WrRspPoolCredit_Alloc_REG0 … #define regSION_CL0_WrRspPoolCredit_Alloc_REG0_BASE_IDX … #define regSION_CL0_WrRspPoolCredit_Alloc_REG1 … #define regSION_CL0_WrRspPoolCredit_Alloc_REG1_BASE_IDX … #define regSION_CL1_RdRsp_BurstTarget_REG0 … #define regSION_CL1_RdRsp_BurstTarget_REG0_BASE_IDX … #define regSION_CL1_RdRsp_BurstTarget_REG1 … #define regSION_CL1_RdRsp_BurstTarget_REG1_BASE_IDX … #define regSION_CL1_RdRsp_TimeSlot_REG0 … #define regSION_CL1_RdRsp_TimeSlot_REG0_BASE_IDX … #define regSION_CL1_RdRsp_TimeSlot_REG1 … #define regSION_CL1_RdRsp_TimeSlot_REG1_BASE_IDX … #define regSION_CL1_WrRsp_BurstTarget_REG0 … #define regSION_CL1_WrRsp_BurstTarget_REG0_BASE_IDX … #define regSION_CL1_WrRsp_BurstTarget_REG1 … #define regSION_CL1_WrRsp_BurstTarget_REG1_BASE_IDX … #define regSION_CL1_WrRsp_TimeSlot_REG0 … #define regSION_CL1_WrRsp_TimeSlot_REG0_BASE_IDX … #define regSION_CL1_WrRsp_TimeSlot_REG1 … #define regSION_CL1_WrRsp_TimeSlot_REG1_BASE_IDX … #define regSION_CL1_Req_BurstTarget_REG0 … #define regSION_CL1_Req_BurstTarget_REG0_BASE_IDX … #define regSION_CL1_Req_BurstTarget_REG1 … #define regSION_CL1_Req_BurstTarget_REG1_BASE_IDX … #define regSION_CL1_Req_TimeSlot_REG0 … #define regSION_CL1_Req_TimeSlot_REG0_BASE_IDX … #define regSION_CL1_Req_TimeSlot_REG1 … #define regSION_CL1_Req_TimeSlot_REG1_BASE_IDX … #define regSION_CL1_ReqPoolCredit_Alloc_REG0 … #define regSION_CL1_ReqPoolCredit_Alloc_REG0_BASE_IDX … #define regSION_CL1_ReqPoolCredit_Alloc_REG1 … #define regSION_CL1_ReqPoolCredit_Alloc_REG1_BASE_IDX … #define regSION_CL1_DataPoolCredit_Alloc_REG0 … #define regSION_CL1_DataPoolCredit_Alloc_REG0_BASE_IDX … #define regSION_CL1_DataPoolCredit_Alloc_REG1 … #define regSION_CL1_DataPoolCredit_Alloc_REG1_BASE_IDX … #define regSION_CL1_RdRspPoolCredit_Alloc_REG0 … #define regSION_CL1_RdRspPoolCredit_Alloc_REG0_BASE_IDX … #define regSION_CL1_RdRspPoolCredit_Alloc_REG1 … #define regSION_CL1_RdRspPoolCredit_Alloc_REG1_BASE_IDX … #define regSION_CL1_WrRspPoolCredit_Alloc_REG0 … #define regSION_CL1_WrRspPoolCredit_Alloc_REG0_BASE_IDX … #define regSION_CL1_WrRspPoolCredit_Alloc_REG1 … #define regSION_CL1_WrRspPoolCredit_Alloc_REG1_BASE_IDX … #define regSION_CL2_RdRsp_BurstTarget_REG0 … #define regSION_CL2_RdRsp_BurstTarget_REG0_BASE_IDX … #define regSION_CL2_RdRsp_BurstTarget_REG1 … #define regSION_CL2_RdRsp_BurstTarget_REG1_BASE_IDX … #define regSION_CL2_RdRsp_TimeSlot_REG0 … #define regSION_CL2_RdRsp_TimeSlot_REG0_BASE_IDX … #define regSION_CL2_RdRsp_TimeSlot_REG1 … #define regSION_CL2_RdRsp_TimeSlot_REG1_BASE_IDX … #define regSION_CL2_WrRsp_BurstTarget_REG0 … #define regSION_CL2_WrRsp_BurstTarget_REG0_BASE_IDX … #define regSION_CL2_WrRsp_BurstTarget_REG1 … #define regSION_CL2_WrRsp_BurstTarget_REG1_BASE_IDX … #define regSION_CL2_WrRsp_TimeSlot_REG0 … #define regSION_CL2_WrRsp_TimeSlot_REG0_BASE_IDX … #define regSION_CL2_WrRsp_TimeSlot_REG1 … #define regSION_CL2_WrRsp_TimeSlot_REG1_BASE_IDX … #define regSION_CL2_Req_BurstTarget_REG0 … #define regSION_CL2_Req_BurstTarget_REG0_BASE_IDX … #define regSION_CL2_Req_BurstTarget_REG1 … #define regSION_CL2_Req_BurstTarget_REG1_BASE_IDX … #define regSION_CL2_Req_TimeSlot_REG0 … #define regSION_CL2_Req_TimeSlot_REG0_BASE_IDX … #define regSION_CL2_Req_TimeSlot_REG1 … #define regSION_CL2_Req_TimeSlot_REG1_BASE_IDX … #define regSION_CL2_ReqPoolCredit_Alloc_REG0 … #define regSION_CL2_ReqPoolCredit_Alloc_REG0_BASE_IDX … #define regSION_CL2_ReqPoolCredit_Alloc_REG1 … #define regSION_CL2_ReqPoolCredit_Alloc_REG1_BASE_IDX … #define regSION_CL2_DataPoolCredit_Alloc_REG0 … #define regSION_CL2_DataPoolCredit_Alloc_REG0_BASE_IDX … #define regSION_CL2_DataPoolCredit_Alloc_REG1 … #define regSION_CL2_DataPoolCredit_Alloc_REG1_BASE_IDX … #define regSION_CL2_RdRspPoolCredit_Alloc_REG0 … #define regSION_CL2_RdRspPoolCredit_Alloc_REG0_BASE_IDX … #define regSION_CL2_RdRspPoolCredit_Alloc_REG1 … #define regSION_CL2_RdRspPoolCredit_Alloc_REG1_BASE_IDX … #define regSION_CL2_WrRspPoolCredit_Alloc_REG0 … #define regSION_CL2_WrRspPoolCredit_Alloc_REG0_BASE_IDX … #define regSION_CL2_WrRspPoolCredit_Alloc_REG1 … #define regSION_CL2_WrRspPoolCredit_Alloc_REG1_BASE_IDX … #define regSION_CNTL_REG0 … #define regSION_CNTL_REG0_BASE_IDX … #define regSION_CNTL_REG1 … #define regSION_CNTL_REG1_BASE_IDX … // addressBlock: nbio_nbif0_bif_ras_bif_ras_regblk // base address: 0x10100000 #define regBIFL_RAS_CENTRAL_CNTL … #define regBIFL_RAS_CENTRAL_CNTL_BASE_IDX … #define regBIFL_RAS_CENTRAL_STATUS … #define regBIFL_RAS_CENTRAL_STATUS_BASE_IDX … #define regBIFL_RAS_LEAF0_CTRL … #define regBIFL_RAS_LEAF0_CTRL_BASE_IDX … #define regBIFL_RAS_LEAF1_CTRL … #define regBIFL_RAS_LEAF1_CTRL_BASE_IDX … #define regBIFL_RAS_LEAF2_CTRL … #define regBIFL_RAS_LEAF2_CTRL_BASE_IDX … #define regBIFL_RAS_LEAF0_STATUS … #define regBIFL_RAS_LEAF0_STATUS_BASE_IDX … #define regBIFL_RAS_LEAF1_STATUS … #define regBIFL_RAS_LEAF1_STATUS_BASE_IDX … #define regBIFL_RAS_LEAF2_STATUS … #define regBIFL_RAS_LEAF2_STATUS_BASE_IDX … #define regBIFL_IOHUB_RAS_IH_CNTL … #define regBIFL_IOHUB_RAS_IH_CNTL_BASE_IDX … #define regBIFL_RAS_VWR_FROM_IOHUB … #define regBIFL_RAS_VWR_FROM_IOHUB_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 // base address: 0x10120000 #define regRCC_DWN_DEV0_1_DN_PCIE_RESERVED … #define regRCC_DWN_DEV0_1_DN_PCIE_RESERVED_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_SCRATCH … #define regRCC_DWN_DEV0_1_DN_PCIE_SCRATCH_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_CNTL … #define regRCC_DWN_DEV0_1_DN_PCIE_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_CONFIG_CNTL … #define regRCC_DWN_DEV0_1_DN_PCIE_CONFIG_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_RX_CNTL2 … #define regRCC_DWN_DEV0_1_DN_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL … #define regRCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL … #define regRCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 // base address: 0x10120000 #define regRCC_DWNP_DEV0_1_PCIE_ERR_CNTL … #define regRCC_DWNP_DEV0_1_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_1_PCIE_RX_CNTL … #define regRCC_DWNP_DEV0_1_PCIE_RX_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL … #define regRCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_1_PCIE_LC_CNTL2 … #define regRCC_DWNP_DEV0_1_PCIE_LC_CNTL2_BASE_IDX … #define regRCC_DWNP_DEV0_1_LTR_MSG_INFO_FROM_EP … #define regRCC_DWNP_DEV0_1_LTR_MSG_INFO_FROM_EP_BASE_IDX … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 // base address: 0x10120000 #define regRCC_EP_DEV0_1_EP_PCIE_SCRATCH … #define regRCC_EP_DEV0_1_EP_PCIE_SCRATCH_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_INT_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_INT_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_INT_STATUS … #define regRCC_EP_DEV0_1_EP_PCIE_INT_STATUS_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL2 … #define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_BUS_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_CFG_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_CFG_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7 … #define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP … #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR … #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_PME_CONTROL … #define regRCC_EP_DEV0_1_EP_PCIE_PME_CONTROL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIEP_RESERVED … #define regRCC_EP_DEV0_1_EP_PCIEP_RESERVED_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_TX_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_TX_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID … #define regRCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_ERR_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL … #define regRCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_SYSDEC // base address: 0x10120000 #define regBIF_BX0_PCIE_INDEX … #define regBIF_BX0_PCIE_INDEX_BASE_IDX … #define regBIF_BX0_PCIE_DATA … #define regBIF_BX0_PCIE_DATA_BASE_IDX … #define regBIF_BX0_PCIE_INDEX2 … #define regBIF_BX0_PCIE_INDEX2_BASE_IDX … #define regBIF_BX0_PCIE_DATA2 … #define regBIF_BX0_PCIE_DATA2_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_0 … #define regBIF_BX0_SBIOS_SCRATCH_0_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_1 … #define regBIF_BX0_SBIOS_SCRATCH_1_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_2 … #define regBIF_BX0_SBIOS_SCRATCH_2_BASE_IDX … #define regBIF_BX0_SBIOS_SCRATCH_3 … #define regBIF_BX0_SBIOS_SCRATCH_3_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_0 … #define regBIF_BX0_BIOS_SCRATCH_0_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_1 … #define regBIF_BX0_BIOS_SCRATCH_1_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_2 … #define regBIF_BX0_BIOS_SCRATCH_2_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_3 … #define regBIF_BX0_BIOS_SCRATCH_3_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_4 … #define regBIF_BX0_BIOS_SCRATCH_4_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_5 … #define regBIF_BX0_BIOS_SCRATCH_5_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_6 … #define regBIF_BX0_BIOS_SCRATCH_6_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_7 … #define regBIF_BX0_BIOS_SCRATCH_7_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_8 … #define regBIF_BX0_BIOS_SCRATCH_8_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_9 … #define regBIF_BX0_BIOS_SCRATCH_9_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_10 … #define regBIF_BX0_BIOS_SCRATCH_10_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_11 … #define regBIF_BX0_BIOS_SCRATCH_11_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_12 … #define regBIF_BX0_BIOS_SCRATCH_12_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_13 … #define regBIF_BX0_BIOS_SCRATCH_13_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_14 … #define regBIF_BX0_BIOS_SCRATCH_14_BASE_IDX … #define regBIF_BX0_BIOS_SCRATCH_15 … #define regBIF_BX0_BIOS_SCRATCH_15_BASE_IDX … #define regBIF_BX0_BIF_RLC_INTR_CNTL … #define regBIF_BX0_BIF_RLC_INTR_CNTL_BASE_IDX … #define regBIF_BX0_BIF_VCE_INTR_CNTL … #define regBIF_BX0_BIF_VCE_INTR_CNTL_BASE_IDX … #define regBIF_BX0_BIF_UVD_INTR_CNTL … #define regBIF_BX0_BIF_UVD_INTR_CNTL_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR0 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR0_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR0 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR1 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR1_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR1 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR2 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR2_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR2 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR3 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR3_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR3 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR4 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR4_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR4 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR5 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR5_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR5 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR6 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR6_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR6 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR7 … #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR7_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR7 … #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_CNTL … #define regBIF_BX0_GFX_MMIOREG_CAM_CNTL_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ZERO_CPL … #define regBIF_BX0_GFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_ONE_CPL … #define regBIF_BX0_GFX_MMIOREG_CAM_ONE_CPL_BASE_IDX … #define regBIF_BX0_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL … #define regBIF_BX0_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC // base address: 0x10120000 #define regBIF_BX_PF0_MM_INDEX … #define regBIF_BX_PF0_MM_INDEX_BASE_IDX … #define regBIF_BX_PF0_MM_DATA … #define regBIF_BX_PF0_MM_DATA_BASE_IDX … #define regBIF_BX_PF0_MM_INDEX_HI … #define regBIF_BX_PF0_MM_INDEX_HI_BASE_IDX … #define regBIF_BX_PF0_RSMU_INDEX … #define regBIF_BX_PF0_RSMU_INDEX_BASE_IDX … #define regBIF_BX_PF0_RSMU_DATA … #define regBIF_BX_PF0_RSMU_DATA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 // base address: 0x10120000 #define regBIF_BX0_BIF_MM_INDACCESS_CNTL … #define regBIF_BX0_BIF_MM_INDACCESS_CNTL_BASE_IDX … #define regBIF_BX0_BUS_CNTL … #define regBIF_BX0_BUS_CNTL_BASE_IDX … #define regBIF_BX0_BIF_SCRATCH0 … #define regBIF_BX0_BIF_SCRATCH0_BASE_IDX … #define regBIF_BX0_BIF_SCRATCH1 … #define regBIF_BX0_BIF_SCRATCH1_BASE_IDX … #define regBIF_BX0_BX_RESET_EN … #define regBIF_BX0_BX_RESET_EN_BASE_IDX … #define regBIF_BX0_MM_CFGREGS_CNTL … #define regBIF_BX0_MM_CFGREGS_CNTL_BASE_IDX … #define regBIF_BX0_BX_RESET_CNTL … #define regBIF_BX0_BX_RESET_CNTL_BASE_IDX … #define regBIF_BX0_INTERRUPT_CNTL … #define regBIF_BX0_INTERRUPT_CNTL_BASE_IDX … #define regBIF_BX0_INTERRUPT_CNTL2 … #define regBIF_BX0_INTERRUPT_CNTL2_BASE_IDX … #define regBIF_BX0_CLKREQB_PAD_CNTL … #define regBIF_BX0_CLKREQB_PAD_CNTL_BASE_IDX … #define regBIF_BX0_BIF_FEATURES_CONTROL_MISC … #define regBIF_BX0_BIF_FEATURES_CONTROL_MISC_BASE_IDX … #define regBIF_BX0_HDP_ATOMIC_CONTROL_MISC … #define regBIF_BX0_HDP_ATOMIC_CONTROL_MISC_BASE_IDX … #define regBIF_BX0_BIF_DOORBELL_CNTL … #define regBIF_BX0_BIF_DOORBELL_CNTL_BASE_IDX … #define regBIF_BX0_BIF_DOORBELL_INT_CNTL … #define regBIF_BX0_BIF_DOORBELL_INT_CNTL_BASE_IDX … #define regBIF_BX0_BIF_FB_EN … #define regBIF_BX0_BIF_FB_EN_BASE_IDX … #define regBIF_BX0_BIF_INTR_CNTL … #define regBIF_BX0_BIF_INTR_CNTL_BASE_IDX … #define regBIF_BX0_BIF_MST_TRANS_PENDING_VF … #define regBIF_BX0_BIF_MST_TRANS_PENDING_VF_BASE_IDX … #define regBIF_BX0_BIF_SLV_TRANS_PENDING_VF … #define regBIF_BX0_BIF_SLV_TRANS_PENDING_VF_BASE_IDX … #define regBIF_BX0_BACO_CNTL … #define regBIF_BX0_BACO_CNTL_BASE_IDX … #define regBIF_BX0_BIF_BACO_EXIT_TIME0 … #define regBIF_BX0_BIF_BACO_EXIT_TIME0_BASE_IDX … #define regBIF_BX0_BIF_BACO_EXIT_TIMER1 … #define regBIF_BX0_BIF_BACO_EXIT_TIMER1_BASE_IDX … #define regBIF_BX0_BIF_BACO_EXIT_TIMER2 … #define regBIF_BX0_BIF_BACO_EXIT_TIMER2_BASE_IDX … #define regBIF_BX0_BIF_BACO_EXIT_TIMER3 … #define regBIF_BX0_BIF_BACO_EXIT_TIMER3_BASE_IDX … #define regBIF_BX0_BIF_BACO_EXIT_TIMER4 … #define regBIF_BX0_BIF_BACO_EXIT_TIMER4_BASE_IDX … #define regBIF_BX0_MEM_TYPE_CNTL … #define regBIF_BX0_MEM_TYPE_CNTL_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_CNTL … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_CNTL_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_0 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_0_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_1 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_1_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_2 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_2_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_3 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_3_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_4 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_4_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_5 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_5_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_6 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_6_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_7 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_7_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_8 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_8_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_9 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_9_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_10 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_10_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_11 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_11_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_12 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_12_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_13 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_13_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_14 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_14_BASE_IDX … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_15 … #define regBIF_BX0_NBIF_GFX_ADDR_LUT_15_BASE_IDX … #define regBIF_BX0_GFX_RST_CNTL … #define regBIF_BX0_GFX_RST_CNTL_BASE_IDX … #define regBIF_BX0_REMAP_HDP_MEM_FLUSH_CNTL … #define regBIF_BX0_REMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX … #define regBIF_BX0_REMAP_HDP_REG_FLUSH_CNTL … #define regBIF_BX0_REMAP_HDP_REG_FLUSH_CNTL_BASE_IDX … #define regBIF_BX0_BIF_RB_CNTL … #define regBIF_BX0_BIF_RB_CNTL_BASE_IDX … #define regBIF_BX0_BIF_RB_BASE … #define regBIF_BX0_BIF_RB_BASE_BASE_IDX … #define regBIF_BX0_BIF_RB_RPTR … #define regBIF_BX0_BIF_RB_RPTR_BASE_IDX … #define regBIF_BX0_BIF_RB_WPTR … #define regBIF_BX0_BIF_RB_WPTR_BASE_IDX … #define regBIF_BX0_BIF_RB_WPTR_ADDR_HI … #define regBIF_BX0_BIF_RB_WPTR_ADDR_HI_BASE_IDX … #define regBIF_BX0_BIF_RB_WPTR_ADDR_LO … #define regBIF_BX0_BIF_RB_WPTR_ADDR_LO_BASE_IDX … #define regBIF_BX0_MAILBOX_INDEX … #define regBIF_BX0_MAILBOX_INDEX_BASE_IDX … #define regBIF_BX0_BIF_GFX_SDMA_GPUIOV_CFG_SIZE … #define regBIF_BX0_BIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX … #define regBIF_BX0_BIF_PERSTB_PAD_CNTL … #define regBIF_BX0_BIF_PERSTB_PAD_CNTL_BASE_IDX … #define regBIF_BX0_BIF_PX_EN_PAD_CNTL … #define regBIF_BX0_BIF_PX_EN_PAD_CNTL_BASE_IDX … #define regBIF_BX0_BIF_REFPADKIN_PAD_CNTL … #define regBIF_BX0_BIF_REFPADKIN_PAD_CNTL_BASE_IDX … #define regBIF_BX0_BIF_CLKREQB_PAD_CNTL … #define regBIF_BX0_BIF_CLKREQB_PAD_CNTL_BASE_IDX … #define regBIF_BX0_BIF_PWRBRK_PAD_CNTL … #define regBIF_BX0_BIF_PWRBRK_PAD_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 // base address: 0x10120000 #define regBIF_BX_PF0_BIF_BME_STATUS … #define regBIF_BX_PF0_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_PF0_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_PF0_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_PF0_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_PF0_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_PF0_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_PF0_GPU_HDP_FLUSH_ONLY_REQ … #define regBIF_BX_PF0_GPU_HDP_FLUSH_ONLY_REQ_BASE_IDX … #define regBIF_BX_PF0_GPU_HDP_INVALIDATE_ONLY_REQ … #define regBIF_BX_PF0_GPU_HDP_INVALIDATE_ONLY_REQ_BASE_IDX … #define regBIF_BX_PF0_GPU_HDP_FLUSH_REQ … #define regBIF_BX_PF0_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_PF0_GPU_HDP_FLUSH_DONE … #define regBIF_BX_PF0_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_PF0_BIF_TRANS_PENDING … #define regBIF_BX_PF0_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_PF0_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_PF0_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_PF0_MAILBOX_CONTROL … #define regBIF_BX_PF0_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_PF0_MAILBOX_INT_CNTL … #define regBIF_BX_PF0_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_PF0_BIF_VMHV_MAILBOX … #define regBIF_BX_PF0_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_SYSDEC:1 // base address: 0x0 #define regBIF_BX1_PCIE_INDEX … #define regBIF_BX1_PCIE_INDEX_BASE_IDX … #define regBIF_BX1_PCIE_DATA … #define regBIF_BX1_PCIE_DATA_BASE_IDX … #define regBIF_BX1_PCIE_INDEX2 … #define regBIF_BX1_PCIE_INDEX2_BASE_IDX … #define regBIF_BX1_PCIE_DATA2 … #define regBIF_BX1_PCIE_DATA2_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_0 … #define regBIF_BX1_SBIOS_SCRATCH_0_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_1 … #define regBIF_BX1_SBIOS_SCRATCH_1_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_2 … #define regBIF_BX1_SBIOS_SCRATCH_2_BASE_IDX … #define regBIF_BX1_SBIOS_SCRATCH_3 … #define regBIF_BX1_SBIOS_SCRATCH_3_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_0 … #define regBIF_BX1_BIOS_SCRATCH_0_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_1 … #define regBIF_BX1_BIOS_SCRATCH_1_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_2 … #define regBIF_BX1_BIOS_SCRATCH_2_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_3 … #define regBIF_BX1_BIOS_SCRATCH_3_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_4 … #define regBIF_BX1_BIOS_SCRATCH_4_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_5 … #define regBIF_BX1_BIOS_SCRATCH_5_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_6 … #define regBIF_BX1_BIOS_SCRATCH_6_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_7 … #define regBIF_BX1_BIOS_SCRATCH_7_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_8 … #define regBIF_BX1_BIOS_SCRATCH_8_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_9 … #define regBIF_BX1_BIOS_SCRATCH_9_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_10 … #define regBIF_BX1_BIOS_SCRATCH_10_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_11 … #define regBIF_BX1_BIOS_SCRATCH_11_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_12 … #define regBIF_BX1_BIOS_SCRATCH_12_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_13 … #define regBIF_BX1_BIOS_SCRATCH_13_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_14 … #define regBIF_BX1_BIOS_SCRATCH_14_BASE_IDX … #define regBIF_BX1_BIOS_SCRATCH_15 … #define regBIF_BX1_BIOS_SCRATCH_15_BASE_IDX … #define regBIF_BX1_BIF_RLC_INTR_CNTL … #define regBIF_BX1_BIF_RLC_INTR_CNTL_BASE_IDX … #define regBIF_BX1_BIF_VCE_INTR_CNTL … #define regBIF_BX1_BIF_VCE_INTR_CNTL_BASE_IDX … #define regBIF_BX1_BIF_UVD_INTR_CNTL … #define regBIF_BX1_BIF_UVD_INTR_CNTL_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR0 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR0_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR0 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR1 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR1_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR1 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR2 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR2_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR2 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR3 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR3_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR3 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR4 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR4_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR4 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR5 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR5_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR5 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR6 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR6_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR6 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR7 … #define regBIF_BX1_GFX_MMIOREG_CAM_ADDR7_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR7 … #define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_CNTL … #define regBIF_BX1_GFX_MMIOREG_CAM_CNTL_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ZERO_CPL … #define regBIF_BX1_GFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_ONE_CPL … #define regBIF_BX1_GFX_MMIOREG_CAM_ONE_CPL_BASE_IDX … #define regBIF_BX1_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL … #define regBIF_BX1_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1:1 // base address: 0x0 #define regRCC_DWN_DEV0_2_DN_PCIE_RESERVED … #define regRCC_DWN_DEV0_2_DN_PCIE_RESERVED_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_SCRATCH … #define regRCC_DWN_DEV0_2_DN_PCIE_SCRATCH_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_CNTL … #define regRCC_DWN_DEV0_2_DN_PCIE_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_CONFIG_CNTL … #define regRCC_DWN_DEV0_2_DN_PCIE_CONFIG_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_RX_CNTL2 … #define regRCC_DWN_DEV0_2_DN_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL … #define regRCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL … #define regRCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1:1 // base address: 0x0 #define regRCC_DWNP_DEV0_2_PCIE_ERR_CNTL … #define regRCC_DWNP_DEV0_2_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_2_PCIE_RX_CNTL … #define regRCC_DWNP_DEV0_2_PCIE_RX_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL … #define regRCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_2_PCIE_LC_CNTL2 … #define regRCC_DWNP_DEV0_2_PCIE_LC_CNTL2_BASE_IDX … #define regRCC_DWNP_DEV0_2_LTR_MSG_INFO_FROM_EP … #define regRCC_DWNP_DEV0_2_LTR_MSG_INFO_FROM_EP_BASE_IDX … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1:1 // base address: 0x0 #define regRCC_EP_DEV0_2_EP_PCIE_SCRATCH … #define regRCC_EP_DEV0_2_EP_PCIE_SCRATCH_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_INT_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_INT_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_INT_STATUS … #define regRCC_EP_DEV0_2_EP_PCIE_INT_STATUS_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL2 … #define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_BUS_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_CFG_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_CFG_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7 … #define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP … #define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_LATENCY_INDICATOR … #define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_PME_CONTROL … #define regRCC_EP_DEV0_2_EP_PCIE_PME_CONTROL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIEP_RESERVED … #define regRCC_EP_DEV0_2_EP_PCIEP_RESERVED_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_TX_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_TX_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID … #define regRCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_ERR_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL … #define regRCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC:1 // base address: 0x0 #define regBIF_BX_PF1_MM_INDEX … #define regBIF_BX_PF1_MM_INDEX_BASE_IDX … #define regBIF_BX_PF1_MM_DATA … #define regBIF_BX_PF1_MM_DATA_BASE_IDX … #define regBIF_BX_PF1_MM_INDEX_HI … #define regBIF_BX_PF1_MM_INDEX_HI_BASE_IDX … #define regBIF_BX_PF1_RSMU_INDEX … #define regBIF_BX_PF1_RSMU_INDEX_BASE_IDX … #define regBIF_BX_PF1_RSMU_DATA … #define regBIF_BX_PF1_RSMU_DATA_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_BIFDEC1:1 // base address: 0x0 #define regBIF_BX1_BIF_MM_INDACCESS_CNTL … #define regBIF_BX1_BIF_MM_INDACCESS_CNTL_BASE_IDX … #define regBIF_BX1_BUS_CNTL … #define regBIF_BX1_BUS_CNTL_BASE_IDX … #define regBIF_BX1_BIF_SCRATCH0 … #define regBIF_BX1_BIF_SCRATCH0_BASE_IDX … #define regBIF_BX1_BIF_SCRATCH1 … #define regBIF_BX1_BIF_SCRATCH1_BASE_IDX … #define regBIF_BX1_BX_RESET_EN … #define regBIF_BX1_BX_RESET_EN_BASE_IDX … #define regBIF_BX1_MM_CFGREGS_CNTL … #define regBIF_BX1_MM_CFGREGS_CNTL_BASE_IDX … #define regBIF_BX1_BX_RESET_CNTL … #define regBIF_BX1_BX_RESET_CNTL_BASE_IDX … #define regBIF_BX1_INTERRUPT_CNTL … #define regBIF_BX1_INTERRUPT_CNTL_BASE_IDX … #define regBIF_BX1_INTERRUPT_CNTL2 … #define regBIF_BX1_INTERRUPT_CNTL2_BASE_IDX … #define regBIF_BX1_CLKREQB_PAD_CNTL … #define regBIF_BX1_CLKREQB_PAD_CNTL_BASE_IDX … #define regBIF_BX1_BIF_FEATURES_CONTROL_MISC … #define regBIF_BX1_BIF_FEATURES_CONTROL_MISC_BASE_IDX … #define regBIF_BX1_HDP_ATOMIC_CONTROL_MISC … #define regBIF_BX1_HDP_ATOMIC_CONTROL_MISC_BASE_IDX … #define regBIF_BX1_BIF_DOORBELL_CNTL … #define regBIF_BX1_BIF_DOORBELL_CNTL_BASE_IDX … #define regBIF_BX1_BIF_DOORBELL_INT_CNTL … #define regBIF_BX1_BIF_DOORBELL_INT_CNTL_BASE_IDX … #define regBIF_BX1_BIF_FB_EN … #define regBIF_BX1_BIF_FB_EN_BASE_IDX … #define regBIF_BX1_BIF_INTR_CNTL … #define regBIF_BX1_BIF_INTR_CNTL_BASE_IDX … #define regBIF_BX1_BIF_MST_TRANS_PENDING_VF … #define regBIF_BX1_BIF_MST_TRANS_PENDING_VF_BASE_IDX … #define regBIF_BX1_BIF_SLV_TRANS_PENDING_VF … #define regBIF_BX1_BIF_SLV_TRANS_PENDING_VF_BASE_IDX … #define regBIF_BX1_BACO_CNTL … #define regBIF_BX1_BACO_CNTL_BASE_IDX … #define regBIF_BX1_BIF_BACO_EXIT_TIME0 … #define regBIF_BX1_BIF_BACO_EXIT_TIME0_BASE_IDX … #define regBIF_BX1_BIF_BACO_EXIT_TIMER1 … #define regBIF_BX1_BIF_BACO_EXIT_TIMER1_BASE_IDX … #define regBIF_BX1_BIF_BACO_EXIT_TIMER2 … #define regBIF_BX1_BIF_BACO_EXIT_TIMER2_BASE_IDX … #define regBIF_BX1_BIF_BACO_EXIT_TIMER3 … #define regBIF_BX1_BIF_BACO_EXIT_TIMER3_BASE_IDX … #define regBIF_BX1_BIF_BACO_EXIT_TIMER4 … #define regBIF_BX1_BIF_BACO_EXIT_TIMER4_BASE_IDX … #define regBIF_BX1_MEM_TYPE_CNTL … #define regBIF_BX1_MEM_TYPE_CNTL_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_CNTL … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_CNTL_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_0 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_0_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_1 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_1_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_2 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_2_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_3 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_3_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_4 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_4_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_5 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_5_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_6 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_6_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_7 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_7_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_8 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_8_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_9 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_9_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_10 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_10_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_11 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_11_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_12 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_12_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_13 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_13_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_14 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_14_BASE_IDX … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_15 … #define regBIF_BX1_NBIF_GFX_ADDR_LUT_15_BASE_IDX … #define regBIF_BX1_GFX_RST_CNTL … #define regBIF_BX1_GFX_RST_CNTL_BASE_IDX … #define regBIF_BX1_REMAP_HDP_MEM_FLUSH_CNTL … #define regBIF_BX1_REMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX … #define regBIF_BX1_REMAP_HDP_REG_FLUSH_CNTL … #define regBIF_BX1_REMAP_HDP_REG_FLUSH_CNTL_BASE_IDX … #define regBIF_BX1_BIF_RB_CNTL … #define regBIF_BX1_BIF_RB_CNTL_BASE_IDX … #define regBIF_BX1_BIF_RB_BASE … #define regBIF_BX1_BIF_RB_BASE_BASE_IDX … #define regBIF_BX1_BIF_RB_RPTR … #define regBIF_BX1_BIF_RB_RPTR_BASE_IDX … #define regBIF_BX1_BIF_RB_WPTR … #define regBIF_BX1_BIF_RB_WPTR_BASE_IDX … #define regBIF_BX1_BIF_RB_WPTR_ADDR_HI … #define regBIF_BX1_BIF_RB_WPTR_ADDR_HI_BASE_IDX … #define regBIF_BX1_BIF_RB_WPTR_ADDR_LO … #define regBIF_BX1_BIF_RB_WPTR_ADDR_LO_BASE_IDX … #define regBIF_BX1_MAILBOX_INDEX … #define regBIF_BX1_MAILBOX_INDEX_BASE_IDX … #define regBIF_BX1_BIF_GFX_SDMA_GPUIOV_CFG_SIZE … #define regBIF_BX1_BIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX … #define regBIF_BX1_BIF_PERSTB_PAD_CNTL … #define regBIF_BX1_BIF_PERSTB_PAD_CNTL_BASE_IDX … #define regBIF_BX1_BIF_PX_EN_PAD_CNTL … #define regBIF_BX1_BIF_PX_EN_PAD_CNTL_BASE_IDX … #define regBIF_BX1_BIF_REFPADKIN_PAD_CNTL … #define regBIF_BX1_BIF_REFPADKIN_PAD_CNTL_BASE_IDX … #define regBIF_BX1_BIF_CLKREQB_PAD_CNTL … #define regBIF_BX1_BIF_CLKREQB_PAD_CNTL_BASE_IDX … #define regBIF_BX1_BIF_PWRBRK_PAD_CNTL … #define regBIF_BX1_BIF_PWRBRK_PAD_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 // base address: 0x0 #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP0 … #define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP0_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1:1 // base address: 0x0 #define regBIF_BX_PF1_BIF_BME_STATUS … #define regBIF_BX_PF1_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_PF1_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_PF1_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_PF1_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_PF1_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_PF1_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_PF1_GPU_HDP_FLUSH_ONLY_REQ … #define regBIF_BX_PF1_GPU_HDP_FLUSH_ONLY_REQ_BASE_IDX … #define regBIF_BX_PF1_GPU_HDP_INVALIDATE_ONLY_REQ … #define regBIF_BX_PF1_GPU_HDP_INVALIDATE_ONLY_REQ_BASE_IDX … #define regBIF_BX_PF1_GPU_HDP_FLUSH_REQ … #define regBIF_BX_PF1_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_PF1_GPU_HDP_FLUSH_DONE … #define regBIF_BX_PF1_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_PF1_BIF_TRANS_PENDING … #define regBIF_BX_PF1_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_PF1_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_PF1_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_CONTROL … #define regBIF_BX_PF1_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_PF1_MAILBOX_INT_CNTL … #define regBIF_BX_PF1_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_PF1_BIF_VMHV_MAILBOX … #define regBIF_BX_PF1_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1 // base address: 0x0 #define regRCC_DEV0_EPF0_0_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_0_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_0_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_0_RCC_CONFIG_MEMSIZE_BASE_IDX … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1:1 // base address: 0x10120000 #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP0 … #define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP0_BASE_IDX … // addressBlock: nbio_nbif0_gdc_GDCDEC // base address: 0x1400000 #define regGDC0_A2S_QUEUE_FIFO_ARB_CNTL … #define regGDC0_A2S_QUEUE_FIFO_ARB_CNTL_BASE_IDX … #define regGDC0_NBIF_GFX_DOORBELL_STATUS … #define regGDC0_NBIF_GFX_DOORBELL_STATUS_BASE_IDX … #define regGDC0_BIF_SDMA0_DOORBELL_RANGE … #define regGDC0_BIF_SDMA0_DOORBELL_RANGE_BASE_IDX … #define regGDC0_BIF_SDMA1_DOORBELL_RANGE … #define regGDC0_BIF_SDMA1_DOORBELL_RANGE_BASE_IDX … #define regGDC0_BIF_IH_DOORBELL_RANGE … #define regGDC0_BIF_IH_DOORBELL_RANGE_BASE_IDX … #define regGDC0_BIF_VCN0_DOORBELL_RANGE … #define regGDC0_BIF_VCN0_DOORBELL_RANGE_BASE_IDX … #define regGDC0_BIF_VPE1_DOORBELL_RANGE … #define regGDC0_BIF_VPE1_DOORBELL_RANGE_BASE_IDX … #define regGDC0_BIF_RLC_DOORBELL_RANGE … #define regGDC0_BIF_RLC_DOORBELL_RANGE_BASE_IDX … #define regGDC0_BIF_SDMA2_DOORBELL_RANGE … #define regGDC0_BIF_SDMA2_DOORBELL_RANGE_BASE_IDX … #define regGDC0_BIF_SDMA3_DOORBELL_RANGE … #define regGDC0_BIF_SDMA3_DOORBELL_RANGE_BASE_IDX … #define regGDC0_BIF_VCN1_DOORBELL_RANGE … #define regGDC0_BIF_VCN1_DOORBELL_RANGE_BASE_IDX … #define regGDC0_BIF_SDMA4_DOORBELL_RANGE … #define regGDC0_BIF_SDMA4_DOORBELL_RANGE_BASE_IDX … #define regGDC0_BIF_SDMA5_DOORBELL_RANGE … #define regGDC0_BIF_SDMA5_DOORBELL_RANGE_BASE_IDX … #define regGDC0_BIF_CSDMA_DOORBELL_RANGE … #define regGDC0_BIF_CSDMA_DOORBELL_RANGE_BASE_IDX … #define regGDC0_BIF_VPE_DOORBELL_RANGE … #define regGDC0_BIF_VPE_DOORBELL_RANGE_BASE_IDX … #define regGDC0_ATDMA_MISC_CNTL … #define regGDC0_ATDMA_MISC_CNTL_BASE_IDX … #define regGDC0_BIF_DOORBELL_FENCE_CNTL … #define regGDC0_BIF_DOORBELL_FENCE_CNTL_BASE_IDX … #define regGDC0_S2A_MISC_CNTL … #define regGDC0_S2A_MISC_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_gdc_GDC_LINEAR_REGION // base address: 0x1400000 #define regGDC1_A2S_QUEUE_FIFO_ARB_CNTL … #define regGDC1_A2S_QUEUE_FIFO_ARB_CNTL_BASE_IDX … #define regGDC1_NBIF_GFX_DOORBELL_STATUS … #define regGDC1_NBIF_GFX_DOORBELL_STATUS_BASE_IDX … #define regGDC1_BIF_SDMA0_DOORBELL_RANGE … #define regGDC1_BIF_SDMA0_DOORBELL_RANGE_BASE_IDX … #define regGDC1_BIF_SDMA1_DOORBELL_RANGE … #define regGDC1_BIF_SDMA1_DOORBELL_RANGE_BASE_IDX … #define regGDC1_BIF_IH_DOORBELL_RANGE … #define regGDC1_BIF_IH_DOORBELL_RANGE_BASE_IDX … #define regGDC1_BIF_VCN0_DOORBELL_RANGE … #define regGDC1_BIF_VCN0_DOORBELL_RANGE_BASE_IDX … #define regGDC1_BIF_RLC_DOORBELL_RANGE … #define regGDC1_BIF_RLC_DOORBELL_RANGE_BASE_IDX … #define regGDC1_BIF_SDMA2_DOORBELL_RANGE … #define regGDC1_BIF_SDMA2_DOORBELL_RANGE_BASE_IDX … #define regGDC1_BIF_SDMA3_DOORBELL_RANGE … #define regGDC1_BIF_SDMA3_DOORBELL_RANGE_BASE_IDX … #define regGDC1_BIF_VCN1_DOORBELL_RANGE … #define regGDC1_BIF_VCN1_DOORBELL_RANGE_BASE_IDX … #define regGDC1_BIF_SDMA4_DOORBELL_RANGE … #define regGDC1_BIF_SDMA4_DOORBELL_RANGE_BASE_IDX … #define regGDC1_BIF_SDMA5_DOORBELL_RANGE … #define regGDC1_BIF_SDMA5_DOORBELL_RANGE_BASE_IDX … #define regGDC1_BIF_CSDMA_DOORBELL_RANGE … #define regGDC1_BIF_CSDMA_DOORBELL_RANGE_BASE_IDX … #define regGDC1_BIF_VPE_DOORBELL_RANGE … #define regGDC1_BIF_VPE_DOORBELL_RANGE_BASE_IDX … #define regGDC1_ATDMA_MISC_CNTL … #define regGDC1_ATDMA_MISC_CNTL_BASE_IDX … #define regGDC1_BIF_DOORBELL_FENCE_CNTL … #define regGDC1_BIF_DOORBELL_FENCE_CNTL_BASE_IDX … #define regGDC1_S2A_MISC_CNTL … #define regGDC1_S2A_MISC_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_SYSDEC // base address: 0xd0000000 #define regBIF_BX2_PCIE_INDEX … #define regBIF_BX2_PCIE_INDEX_BASE_IDX … #define regBIF_BX2_PCIE_DATA … #define regBIF_BX2_PCIE_DATA_BASE_IDX … #define regBIF_BX2_PCIE_INDEX2 … #define regBIF_BX2_PCIE_INDEX2_BASE_IDX … #define regBIF_BX2_PCIE_DATA2 … #define regBIF_BX2_PCIE_DATA2_BASE_IDX … #define regBIF_BX2_SBIOS_SCRATCH_0 … #define regBIF_BX2_SBIOS_SCRATCH_0_BASE_IDX … #define regBIF_BX2_SBIOS_SCRATCH_1 … #define regBIF_BX2_SBIOS_SCRATCH_1_BASE_IDX … #define regBIF_BX2_SBIOS_SCRATCH_2 … #define regBIF_BX2_SBIOS_SCRATCH_2_BASE_IDX … #define regBIF_BX2_SBIOS_SCRATCH_3 … #define regBIF_BX2_SBIOS_SCRATCH_3_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_0 … #define regBIF_BX2_BIOS_SCRATCH_0_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_1 … #define regBIF_BX2_BIOS_SCRATCH_1_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_2 … #define regBIF_BX2_BIOS_SCRATCH_2_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_3 … #define regBIF_BX2_BIOS_SCRATCH_3_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_4 … #define regBIF_BX2_BIOS_SCRATCH_4_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_5 … #define regBIF_BX2_BIOS_SCRATCH_5_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_6 … #define regBIF_BX2_BIOS_SCRATCH_6_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_7 … #define regBIF_BX2_BIOS_SCRATCH_7_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_8 … #define regBIF_BX2_BIOS_SCRATCH_8_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_9 … #define regBIF_BX2_BIOS_SCRATCH_9_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_10 … #define regBIF_BX2_BIOS_SCRATCH_10_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_11 … #define regBIF_BX2_BIOS_SCRATCH_11_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_12 … #define regBIF_BX2_BIOS_SCRATCH_12_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_13 … #define regBIF_BX2_BIOS_SCRATCH_13_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_14 … #define regBIF_BX2_BIOS_SCRATCH_14_BASE_IDX … #define regBIF_BX2_BIOS_SCRATCH_15 … #define regBIF_BX2_BIOS_SCRATCH_15_BASE_IDX … #define regBIF_BX2_BIF_RLC_INTR_CNTL … #define regBIF_BX2_BIF_RLC_INTR_CNTL_BASE_IDX … #define regBIF_BX2_BIF_VCE_INTR_CNTL … #define regBIF_BX2_BIF_VCE_INTR_CNTL_BASE_IDX … #define regBIF_BX2_BIF_UVD_INTR_CNTL … #define regBIF_BX2_BIF_UVD_INTR_CNTL_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR0 … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR0_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR0 … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR1 … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR1_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR1 … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR2 … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR2_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR2 … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR3 … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR3_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR3 … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR4 … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR4_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR4 … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR5 … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR5_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR5 … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR6 … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR6_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR6 … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR7 … #define regBIF_BX2_GFX_MMIOREG_CAM_ADDR7_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR7 … #define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_CNTL … #define regBIF_BX2_GFX_MMIOREG_CAM_CNTL_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_ZERO_CPL … #define regBIF_BX2_GFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_ONE_CPL … #define regBIF_BX2_GFX_MMIOREG_CAM_ONE_CPL_BASE_IDX … #define regBIF_BX2_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL … #define regBIF_BX2_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 // base address: 0xd0000000 #define regRCC_DWN_DEV0_3_DN_PCIE_RESERVED … #define regRCC_DWN_DEV0_3_DN_PCIE_RESERVED_BASE_IDX … #define regRCC_DWN_DEV0_3_DN_PCIE_SCRATCH … #define regRCC_DWN_DEV0_3_DN_PCIE_SCRATCH_BASE_IDX … #define regRCC_DWN_DEV0_3_DN_PCIE_CNTL … #define regRCC_DWN_DEV0_3_DN_PCIE_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_3_DN_PCIE_CONFIG_CNTL … #define regRCC_DWN_DEV0_3_DN_PCIE_CONFIG_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_3_DN_PCIE_RX_CNTL2 … #define regRCC_DWN_DEV0_3_DN_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_DWN_DEV0_3_DN_PCIE_BUS_CNTL … #define regRCC_DWN_DEV0_3_DN_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL … #define regRCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 // base address: 0xd0000000 #define regRCC_DWNP_DEV0_3_PCIE_ERR_CNTL … #define regRCC_DWNP_DEV0_3_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_3_PCIE_RX_CNTL … #define regRCC_DWNP_DEV0_3_PCIE_RX_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL … #define regRCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL_BASE_IDX … #define regRCC_DWNP_DEV0_3_PCIE_LC_CNTL2 … #define regRCC_DWNP_DEV0_3_PCIE_LC_CNTL2_BASE_IDX … #define regRCC_DWNP_DEV0_3_LTR_MSG_INFO_FROM_EP … #define regRCC_DWNP_DEV0_3_LTR_MSG_INFO_FROM_EP_BASE_IDX … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 // base address: 0xd0000000 #define regRCC_EP_DEV0_3_EP_PCIE_SCRATCH … #define regRCC_EP_DEV0_3_EP_PCIE_SCRATCH_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_CNTL … #define regRCC_EP_DEV0_3_EP_PCIE_CNTL_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_INT_CNTL … #define regRCC_EP_DEV0_3_EP_PCIE_INT_CNTL_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_INT_STATUS … #define regRCC_EP_DEV0_3_EP_PCIE_INT_STATUS_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_RX_CNTL2 … #define regRCC_EP_DEV0_3_EP_PCIE_RX_CNTL2_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_BUS_CNTL … #define regRCC_EP_DEV0_3_EP_PCIE_BUS_CNTL_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_CFG_CNTL … #define regRCC_EP_DEV0_3_EP_PCIE_CFG_CNTL_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL … #define regRCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0 … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1 … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2 … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3 … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4 … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5 … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6 … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7 … #define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_CAP … #define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_CAP_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_LATENCY_INDICATOR … #define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_CNTL … #define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_CNTL_BASE_IDX … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_PME_CONTROL … #define regRCC_EP_DEV0_3_EP_PCIE_PME_CONTROL_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIEP_RESERVED … #define regRCC_EP_DEV0_3_EP_PCIEP_RESERVED_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_TX_CNTL … #define regRCC_EP_DEV0_3_EP_PCIE_TX_CNTL_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_TX_REQUESTER_ID … #define regRCC_EP_DEV0_3_EP_PCIE_TX_REQUESTER_ID_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_ERR_CNTL … #define regRCC_EP_DEV0_3_EP_PCIE_ERR_CNTL_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_RX_CNTL … #define regRCC_EP_DEV0_3_EP_PCIE_RX_CNTL_BASE_IDX … #define regRCC_EP_DEV0_3_EP_PCIE_LC_SPEED_CNTL … #define regRCC_EP_DEV0_3_EP_PCIE_LC_SPEED_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC // base address: 0xd0000000 #define regBIF_BX_PF2_MM_INDEX … #define regBIF_BX_PF2_MM_INDEX_BASE_IDX … #define regBIF_BX_PF2_MM_DATA … #define regBIF_BX_PF2_MM_DATA_BASE_IDX … #define regBIF_BX_PF2_MM_INDEX_HI … #define regBIF_BX_PF2_MM_INDEX_HI_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 // base address: 0xd0000000 #define regBIF_BX2_BIF_MM_INDACCESS_CNTL … #define regBIF_BX2_BIF_MM_INDACCESS_CNTL_BASE_IDX … #define regBIF_BX2_BUS_CNTL … #define regBIF_BX2_BUS_CNTL_BASE_IDX … #define regBIF_BX2_BIF_SCRATCH0 … #define regBIF_BX2_BIF_SCRATCH0_BASE_IDX … #define regBIF_BX2_BIF_SCRATCH1 … #define regBIF_BX2_BIF_SCRATCH1_BASE_IDX … #define regBIF_BX2_BX_RESET_EN … #define regBIF_BX2_BX_RESET_EN_BASE_IDX … #define regBIF_BX2_MM_CFGREGS_CNTL … #define regBIF_BX2_MM_CFGREGS_CNTL_BASE_IDX … #define regBIF_BX2_BX_RESET_CNTL … #define regBIF_BX2_BX_RESET_CNTL_BASE_IDX … #define regBIF_BX2_INTERRUPT_CNTL … #define regBIF_BX2_INTERRUPT_CNTL_BASE_IDX … #define regBIF_BX2_INTERRUPT_CNTL2 … #define regBIF_BX2_INTERRUPT_CNTL2_BASE_IDX … #define regBIF_BX2_CLKREQB_PAD_CNTL … #define regBIF_BX2_CLKREQB_PAD_CNTL_BASE_IDX … #define regBIF_BX2_BIF_FEATURES_CONTROL_MISC … #define regBIF_BX2_BIF_FEATURES_CONTROL_MISC_BASE_IDX … #define regBIF_BX2_HDP_ATOMIC_CONTROL_MISC … #define regBIF_BX2_HDP_ATOMIC_CONTROL_MISC_BASE_IDX … #define regBIF_BX2_BIF_DOORBELL_CNTL … #define regBIF_BX2_BIF_DOORBELL_CNTL_BASE_IDX … #define regBIF_BX2_BIF_DOORBELL_INT_CNTL … #define regBIF_BX2_BIF_DOORBELL_INT_CNTL_BASE_IDX … #define regBIF_BX2_BIF_FB_EN … #define regBIF_BX2_BIF_FB_EN_BASE_IDX … #define regBIF_BX2_BIF_INTR_CNTL … #define regBIF_BX2_BIF_INTR_CNTL_BASE_IDX … #define regBIF_BX2_BIF_MST_TRANS_PENDING_VF … #define regBIF_BX2_BIF_MST_TRANS_PENDING_VF_BASE_IDX … #define regBIF_BX2_BIF_SLV_TRANS_PENDING_VF … #define regBIF_BX2_BIF_SLV_TRANS_PENDING_VF_BASE_IDX … #define regBIF_BX2_BACO_CNTL … #define regBIF_BX2_BACO_CNTL_BASE_IDX … #define regBIF_BX2_BIF_BACO_EXIT_TIME0 … #define regBIF_BX2_BIF_BACO_EXIT_TIME0_BASE_IDX … #define regBIF_BX2_BIF_BACO_EXIT_TIMER1 … #define regBIF_BX2_BIF_BACO_EXIT_TIMER1_BASE_IDX … #define regBIF_BX2_BIF_BACO_EXIT_TIMER2 … #define regBIF_BX2_BIF_BACO_EXIT_TIMER2_BASE_IDX … #define regBIF_BX2_BIF_BACO_EXIT_TIMER3 … #define regBIF_BX2_BIF_BACO_EXIT_TIMER3_BASE_IDX … #define regBIF_BX2_BIF_BACO_EXIT_TIMER4 … #define regBIF_BX2_BIF_BACO_EXIT_TIMER4_BASE_IDX … #define regBIF_BX2_MEM_TYPE_CNTL … #define regBIF_BX2_MEM_TYPE_CNTL_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_CNTL … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_CNTL_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_0 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_0_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_1 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_1_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_2 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_2_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_3 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_3_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_4 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_4_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_5 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_5_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_6 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_6_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_7 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_7_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_8 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_8_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_9 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_9_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_10 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_10_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_11 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_11_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_12 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_12_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_13 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_13_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_14 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_14_BASE_IDX … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_15 … #define regBIF_BX2_NBIF_GFX_ADDR_LUT_15_BASE_IDX … #define regBIF_BX2_GFX_RST_CNTL … #define regBIF_BX2_GFX_RST_CNTL_BASE_IDX … #define regBIF_BX2_REMAP_HDP_MEM_FLUSH_CNTL … #define regBIF_BX2_REMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX … #define regBIF_BX2_REMAP_HDP_REG_FLUSH_CNTL … #define regBIF_BX2_REMAP_HDP_REG_FLUSH_CNTL_BASE_IDX … #define regBIF_BX2_BIF_RB_CNTL … #define regBIF_BX2_BIF_RB_CNTL_BASE_IDX … #define regBIF_BX2_BIF_RB_BASE … #define regBIF_BX2_BIF_RB_BASE_BASE_IDX … #define regBIF_BX2_BIF_RB_RPTR … #define regBIF_BX2_BIF_RB_RPTR_BASE_IDX … #define regBIF_BX2_BIF_RB_WPTR … #define regBIF_BX2_BIF_RB_WPTR_BASE_IDX … #define regBIF_BX2_BIF_RB_WPTR_ADDR_HI … #define regBIF_BX2_BIF_RB_WPTR_ADDR_HI_BASE_IDX … #define regBIF_BX2_BIF_RB_WPTR_ADDR_LO … #define regBIF_BX2_BIF_RB_WPTR_ADDR_LO_BASE_IDX … #define regBIF_BX2_MAILBOX_INDEX … #define regBIF_BX2_MAILBOX_INDEX_BASE_IDX … #define regBIF_BX2_BIF_GFX_SDMA_GPUIOV_CFG_SIZE … #define regBIF_BX2_BIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX … #define regBIF_BX2_BIF_PERSTB_PAD_CNTL … #define regBIF_BX2_BIF_PERSTB_PAD_CNTL_BASE_IDX … #define regBIF_BX2_BIF_PX_EN_PAD_CNTL … #define regBIF_BX2_BIF_PX_EN_PAD_CNTL_BASE_IDX … #define regBIF_BX2_BIF_REFPADKIN_PAD_CNTL … #define regBIF_BX2_BIF_REFPADKIN_PAD_CNTL_BASE_IDX … #define regBIF_BX2_BIF_CLKREQB_PAD_CNTL … #define regBIF_BX2_BIF_CLKREQB_PAD_CNTL_BASE_IDX … #define regBIF_BX2_BIF_PWRBRK_PAD_CNTL … #define regBIF_BX2_BIF_PWRBRK_PAD_CNTL_BASE_IDX … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 // base address: 0xd0000000 #define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP0 … #define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP0_BASE_IDX … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 // base address: 0xd0000000 #define regBIF_BX_PF2_BIF_BME_STATUS … #define regBIF_BX_PF2_BIF_BME_STATUS_BASE_IDX … #define regBIF_BX_PF2_BIF_ATOMIC_ERR_LOG … #define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW … #define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL … #define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define regBIF_BX_PF2_HDP_REG_COHERENCY_FLUSH_CNTL … #define regBIF_BX_PF2_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_CNTL … #define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL … #define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX … #define regBIF_BX_PF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL … #define regBIF_BX_PF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX … #define regBIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ … #define regBIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ_BASE_IDX … #define regBIF_BX_PF2_GPU_HDP_INVALIDATE_ONLY_REQ … #define regBIF_BX_PF2_GPU_HDP_INVALIDATE_ONLY_REQ_BASE_IDX … #define regBIF_BX_PF2_GPU_HDP_FLUSH_REQ … #define regBIF_BX_PF2_GPU_HDP_FLUSH_REQ_BASE_IDX … #define regBIF_BX_PF2_GPU_HDP_FLUSH_DONE … #define regBIF_BX_PF2_GPU_HDP_FLUSH_DONE_BASE_IDX … #define regBIF_BX_PF2_BIF_TRANS_PENDING … #define regBIF_BX_PF2_BIF_TRANS_PENDING_BASE_IDX … #define regBIF_BX_PF2_NBIF_GFX_ADDR_LUT_BYPASS … #define regBIF_BX_PF2_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX … #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW0 … #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW1 … #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW2 … #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW3 … #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW0 … #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW1 … #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW2 … #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW3 … #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define regBIF_BX_PF2_MAILBOX_CONTROL … #define regBIF_BX_PF2_MAILBOX_CONTROL_BASE_IDX … #define regBIF_BX_PF2_MAILBOX_INT_CNTL … #define regBIF_BX_PF2_MAILBOX_INT_CNTL_BASE_IDX … #define regBIF_BX_PF2_BIF_VMHV_MAILBOX … #define regBIF_BX_PF2_BIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975] // base address: 0xd0003480 #define regRCC_DEV0_EPF0_1_RCC_DOORBELL_APER_EN … #define regRCC_DEV0_EPF0_1_RCC_DOORBELL_APER_EN_BASE_IDX … #define regRCC_DEV0_EPF0_1_RCC_CONFIG_MEMSIZE … #define regRCC_DEV0_EPF0_1_RCC_CONFIG_MEMSIZE_BASE_IDX … // addressBlock: nbio_nbif0_gdc_GDCDEC // base address: 0xd0000000 #define regGDC2_A2S_QUEUE_FIFO_ARB_CNTL … #define regGDC2_A2S_QUEUE_FIFO_ARB_CNTL_BASE_IDX … #define regGDC2_NBIF_GFX_DOORBELL_STATUS … #define regGDC2_NBIF_GFX_DOORBELL_STATUS_BASE_IDX … #define regGDC2_BIF_SDMA0_DOORBELL_RANGE … #define regGDC2_BIF_SDMA0_DOORBELL_RANGE_BASE_IDX … #define regGDC2_BIF_SDMA1_DOORBELL_RANGE … #define regGDC2_BIF_SDMA1_DOORBELL_RANGE_BASE_IDX … #define regGDC2_BIF_IH_DOORBELL_RANGE … #define regGDC2_BIF_IH_DOORBELL_RANGE_BASE_IDX … #define regGDC2_BIF_VCN0_DOORBELL_RANGE … #define regGDC2_BIF_VCN0_DOORBELL_RANGE_BASE_IDX … #define regGDC2_BIF_RLC_DOORBELL_RANGE … #define regGDC2_BIF_RLC_DOORBELL_RANGE_BASE_IDX … #define regGDC2_BIF_SDMA2_DOORBELL_RANGE … #define regGDC2_BIF_SDMA2_DOORBELL_RANGE_BASE_IDX … #define regGDC2_BIF_SDMA3_DOORBELL_RANGE … #define regGDC2_BIF_SDMA3_DOORBELL_RANGE_BASE_IDX … #define regGDC2_BIF_VCN1_DOORBELL_RANGE … #define regGDC2_BIF_VCN1_DOORBELL_RANGE_BASE_IDX … #define regGDC2_BIF_SDMA4_DOORBELL_RANGE … #define regGDC2_BIF_SDMA4_DOORBELL_RANGE_BASE_IDX … #define regGDC2_BIF_SDMA5_DOORBELL_RANGE … #define regGDC2_BIF_SDMA5_DOORBELL_RANGE_BASE_IDX … #define regGDC2_BIF_CSDMA_DOORBELL_RANGE … #define regGDC2_BIF_CSDMA_DOORBELL_RANGE_BASE_IDX … #define regGDC2_BIF_VPE_DOORBELL_RANGE … #define regGDC2_BIF_VPE_DOORBELL_RANGE_BASE_IDX … #define regGDC2_ATDMA_MISC_CNTL … #define regGDC2_ATDMA_MISC_CNTL_BASE_IDX … #define regGDC2_BIF_DOORBELL_FENCE_CNTL … #define regGDC2_BIF_DOORBELL_FENCE_CNTL_BASE_IDX … #endif
Codebase Browser
linux