/* * BIF_5_1 Register documentation * * Copyright (C) 2014 Advanced Micro Devices, Inc. * * Permission is hereby granted, free of charge, to any person obtaining a * copy of this software and associated documentation files (the "Software"), * to deal in the Software without restriction, including without limitation * the rights to use, copy, modify, merge, publish, distribute, sublicense, * and/or sell copies of the Software, and to permit persons to whom the * Software is furnished to do so, subject to the following conditions: * * The above copyright notice and this permission notice shall be included * in all copies or substantial portions of the Software. * * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL * THE COPYRIGHT HOLDER(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN * AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. */ #ifndef BIF_5_1_D_H #define BIF_5_1_D_H #define mmMM_INDEX … #define mmMM_INDEX_HI … #define mmMM_DATA … #define mmBIF_MM_INDACCESS_CNTL … #define mmBUS_CNTL … #define mmCONFIG_CNTL … #define mmCONFIG_MEMSIZE … #define mmCONFIG_F0_BASE … #define mmCONFIG_APER_SIZE … #define mmCONFIG_REG_APER_SIZE … #define mmBIF_SCRATCH0 … #define mmBIF_SCRATCH1 … #define mmBX_RESET_EN … #define mmMM_CFGREGS_CNTL … #define mmHW_DEBUG … #define mmMASTER_CREDIT_CNTL … #define mmSLAVE_REQ_CREDIT_CNTL … #define mmBX_RESET_CNTL … #define mmINTERRUPT_CNTL … #define mmINTERRUPT_CNTL2 … #define mmBIF_DEBUG_CNTL … #define mmBIF_DEBUG_MUX … #define mmBIF_DEBUG_OUT … #define mmHDP_REG_COHERENCY_FLUSH_CNTL … #define mmHDP_MEM_COHERENCY_FLUSH_CNTL … #define mmCLKREQB_PAD_CNTL … #define mmSMBDAT_PAD_CNTL … #define mmSMBCLK_PAD_CNTL … #define mmBIF_XDMA_LO … #define mmBIF_XDMA_HI … #define mmBIF_FEATURES_CONTROL_MISC … #define mmBIF_DOORBELL_CNTL … #define mmBIF_SLVARB_MODE … #define mmBIF_FB_EN … #define mmBIF_BUSNUM_CNTL1 … #define mmBIF_BUSNUM_LIST0 … #define mmBIF_BUSNUM_LIST1 … #define mmBIF_BUSNUM_CNTL2 … #define mmBIF_BUSY_DELAY_CNTR … #define mmBIF_PERFMON_CNTL … #define mmBIF_PERFCOUNTER0_RESULT … #define mmBIF_PERFCOUNTER1_RESULT … #define mmSLAVE_HANG_PROTECTION_CNTL … #define mmGPU_HDP_FLUSH_REQ … #define mmGPU_HDP_FLUSH_DONE … #define mmSLAVE_HANG_ERROR … #define mmCAPTURE_HOST_BUSNUM … #define mmHOST_BUSNUM … #define mmPEER_REG_RANGE0 … #define mmPEER_REG_RANGE1 … #define mmPEER0_FB_OFFSET_HI … #define mmPEER0_FB_OFFSET_LO … #define mmPEER1_FB_OFFSET_HI … #define mmPEER1_FB_OFFSET_LO … #define mmPEER2_FB_OFFSET_HI … #define mmPEER2_FB_OFFSET_LO … #define mmPEER3_FB_OFFSET_HI … #define mmPEER3_FB_OFFSET_LO … #define mmDBG_BYPASS_SRBM_ACCESS … #define mmSMBUS_BACO_DUMMY … #define mmBIF_DEVFUNCNUM_LIST0 … #define mmBIF_DEVFUNCNUM_LIST1 … #define mmBACO_CNTL … #define mmBF_ANA_ISO_CNTL … #define mmMEM_TYPE_CNTL … #define mmBIF_BACO_DEBUG … #define mmBIF_BACO_DEBUG_LATCH … #define mmBACO_CNTL_MISC … #define mmSMU_BIF_VDDGFX_PWR_STATUS … #define mmBIF_VDDGFX_GFX0_LOWER … #define mmBIF_VDDGFX_GFX0_UPPER … #define mmBIF_VDDGFX_GFX1_LOWER … #define mmBIF_VDDGFX_GFX1_UPPER … #define mmBIF_VDDGFX_GFX2_LOWER … #define mmBIF_VDDGFX_GFX2_UPPER … #define mmBIF_VDDGFX_GFX3_LOWER … #define mmBIF_VDDGFX_GFX3_UPPER … #define mmBIF_VDDGFX_GFX4_LOWER … #define mmBIF_VDDGFX_GFX4_UPPER … #define mmBIF_VDDGFX_GFX5_LOWER … #define mmBIF_VDDGFX_GFX5_UPPER … #define mmBIF_VDDGFX_RSV1_LOWER … #define mmBIF_VDDGFX_RSV1_UPPER … #define mmBIF_VDDGFX_RSV2_LOWER … #define mmBIF_VDDGFX_RSV2_UPPER … #define mmBIF_VDDGFX_RSV3_LOWER … #define mmBIF_VDDGFX_RSV3_UPPER … #define mmBIF_VDDGFX_RSV4_LOWER … #define mmBIF_VDDGFX_RSV4_UPPER … #define mmBIF_VDDGFX_FB_CMP … #define mmBIF_DOORBELL_GBLAPER1_LOWER … #define mmBIF_DOORBELL_GBLAPER1_UPPER … #define mmBIF_DOORBELL_GBLAPER2_LOWER … #define mmBIF_DOORBELL_GBLAPER2_UPPER … #define mmBIF_SMU_INDEX … #define mmBIF_SMU_DATA … #define mmIMPCTL_RESET … #define mmGARLIC_FLUSH_CNTL … #define mmGARLIC_FLUSH_ADDR_START_0 … #define mmGARLIC_FLUSH_ADDR_START_1 … #define mmGARLIC_FLUSH_ADDR_START_2 … #define mmGARLIC_FLUSH_ADDR_START_3 … #define mmGARLIC_FLUSH_ADDR_START_4 … #define mmGARLIC_FLUSH_ADDR_START_5 … #define mmGARLIC_FLUSH_ADDR_START_6 … #define mmGARLIC_FLUSH_ADDR_START_7 … #define mmGARLIC_FLUSH_ADDR_END_0 … #define mmGARLIC_FLUSH_ADDR_END_1 … #define mmGARLIC_FLUSH_ADDR_END_2 … #define mmGARLIC_FLUSH_ADDR_END_3 … #define mmGARLIC_FLUSH_ADDR_END_4 … #define mmGARLIC_FLUSH_ADDR_END_5 … #define mmGARLIC_FLUSH_ADDR_END_6 … #define mmGARLIC_FLUSH_ADDR_END_7 … #define mmGARLIC_FLUSH_REQ … #define mmGPU_GARLIC_FLUSH_REQ … #define mmGPU_GARLIC_FLUSH_DONE … #define mmGARLIC_COHE_CP_RB0_WPTR … #define mmGARLIC_COHE_CP_RB1_WPTR … #define mmGARLIC_COHE_CP_RB2_WPTR … #define mmGARLIC_COHE_UVD_RBC_RB_WPTR … #define mmGARLIC_COHE_SDMA0_GFX_RB_WPTR … #define mmGARLIC_COHE_SDMA1_GFX_RB_WPTR … #define mmGARLIC_COHE_CP_DMA_ME_COMMAND … #define mmGARLIC_COHE_CP_DMA_PFP_COMMAND … #define mmGARLIC_COHE_SAM_SAB_RBI_WPTR … #define mmGARLIC_COHE_SAM_SAB_RBO_WPTR … #define mmGARLIC_COHE_VCE_OUT_RB_WPTR … #define mmGARLIC_COHE_VCE_RB_WPTR2 … #define mmGARLIC_COHE_VCE_RB_WPTR … #define mmGARLIC_COHE_SDMA2_GFX_RB_WPTR … #define mmGARLIC_COHE_SDMA3_GFX_RB_WPTR … #define mmGARLIC_COHE_CP_DMA_PIO_COMMAND … #define mmGARLIC_COHE_GARLIC_FLUSH_REQ … #define mmREMAP_HDP_MEM_FLUSH_CNTL … #define mmREMAP_HDP_REG_FLUSH_CNTL … #define mmBIOS_SCRATCH_0 … #define mmBIOS_SCRATCH_1 … #define mmBIOS_SCRATCH_2 … #define mmBIOS_SCRATCH_3 … #define mmBIOS_SCRATCH_4 … #define mmBIOS_SCRATCH_5 … #define mmBIOS_SCRATCH_6 … #define mmBIOS_SCRATCH_7 … #define mmBIOS_SCRATCH_8 … #define mmBIOS_SCRATCH_9 … #define mmBIOS_SCRATCH_10 … #define mmBIOS_SCRATCH_11 … #define mmBIOS_SCRATCH_12 … #define mmBIOS_SCRATCH_13 … #define mmBIOS_SCRATCH_14 … #define mmBIOS_SCRATCH_15 … #define mmBIF_RB_CNTL … #define mmBIF_RB_BASE … #define mmBIF_RB_RPTR … #define mmBIF_RB_WPTR … #define mmBIF_RB_WPTR_ADDR_HI … #define mmBIF_RB_WPTR_ADDR_LO … #define mmVENDOR_ID … #define mmDEVICE_ID … #define mmCOMMAND … #define mmSTATUS … #define mmREVISION_ID … #define mmPROG_INTERFACE … #define mmSUB_CLASS … #define mmBASE_CLASS … #define mmCACHE_LINE … #define mmLATENCY … #define mmHEADER … #define mmBIST … #define mmBASE_ADDR_1 … #define mmBASE_ADDR_2 … #define mmBASE_ADDR_3 … #define mmBASE_ADDR_4 … #define mmBASE_ADDR_5 … #define mmBASE_ADDR_6 … #define mmROM_BASE_ADDR … #define mmCAP_PTR … #define mmINTERRUPT_LINE … #define mmINTERRUPT_PIN … #define mmADAPTER_ID … #define mmMIN_GRANT … #define mmMAX_LATENCY … #define mmVENDOR_CAP_LIST … #define mmADAPTER_ID_W … #define mmPMI_CAP_LIST … #define mmPMI_CAP … #define mmPMI_STATUS_CNTL … #define mmPCIE_CAP_LIST … #define mmPCIE_CAP … #define mmDEVICE_CAP … #define mmDEVICE_CNTL … #define mmDEVICE_STATUS … #define mmLINK_CAP … #define mmLINK_CNTL … #define mmLINK_STATUS … #define mmDEVICE_CAP2 … #define mmDEVICE_CNTL2 … #define mmDEVICE_STATUS2 … #define mmLINK_CAP2 … #define mmLINK_CNTL2 … #define mmLINK_STATUS2 … #define mmMSI_CAP_LIST … #define mmMSI_MSG_CNTL … #define mmMSI_MSG_ADDR_LO … #define mmMSI_MSG_ADDR_HI … #define mmMSI_MSG_DATA_64 … #define mmMSI_MSG_DATA … #define mmPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define mmPCIE_VENDOR_SPECIFIC_HDR … #define mmPCIE_VENDOR_SPECIFIC1 … #define mmPCIE_VENDOR_SPECIFIC2 … #define mmPCIE_VC_ENH_CAP_LIST … #define mmPCIE_PORT_VC_CAP_REG1 … #define mmPCIE_PORT_VC_CAP_REG2 … #define mmPCIE_PORT_VC_CNTL … #define mmPCIE_PORT_VC_STATUS … #define mmPCIE_VC0_RESOURCE_CAP … #define mmPCIE_VC0_RESOURCE_CNTL … #define mmPCIE_VC0_RESOURCE_STATUS … #define mmPCIE_VC1_RESOURCE_CAP … #define mmPCIE_VC1_RESOURCE_CNTL … #define mmPCIE_VC1_RESOURCE_STATUS … #define mmPCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define mmPCIE_DEV_SERIAL_NUM_DW1 … #define mmPCIE_DEV_SERIAL_NUM_DW2 … #define mmPCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define mmPCIE_UNCORR_ERR_STATUS … #define mmPCIE_UNCORR_ERR_MASK … #define mmPCIE_UNCORR_ERR_SEVERITY … #define mmPCIE_CORR_ERR_STATUS … #define mmPCIE_CORR_ERR_MASK … #define mmPCIE_ADV_ERR_CAP_CNTL … #define mmPCIE_HDR_LOG0 … #define mmPCIE_HDR_LOG1 … #define mmPCIE_HDR_LOG2 … #define mmPCIE_HDR_LOG3 … #define mmPCIE_TLP_PREFIX_LOG0 … #define mmPCIE_TLP_PREFIX_LOG1 … #define mmPCIE_TLP_PREFIX_LOG2 … #define mmPCIE_TLP_PREFIX_LOG3 … #define mmPCIE_BAR_ENH_CAP_LIST … #define mmPCIE_BAR1_CAP … #define mmPCIE_BAR1_CNTL … #define mmPCIE_BAR2_CAP … #define mmPCIE_BAR2_CNTL … #define mmPCIE_BAR3_CAP … #define mmPCIE_BAR3_CNTL … #define mmPCIE_BAR4_CAP … #define mmPCIE_BAR4_CNTL … #define mmPCIE_BAR5_CAP … #define mmPCIE_BAR5_CNTL … #define mmPCIE_BAR6_CAP … #define mmPCIE_BAR6_CNTL … #define mmPCIE_PWR_BUDGET_ENH_CAP_LIST … #define mmPCIE_PWR_BUDGET_DATA_SELECT … #define mmPCIE_PWR_BUDGET_DATA … #define mmPCIE_PWR_BUDGET_CAP … #define mmPCIE_DPA_ENH_CAP_LIST … #define mmPCIE_DPA_CAP … #define mmPCIE_DPA_LATENCY_INDICATOR … #define mmPCIE_DPA_STATUS … #define mmPCIE_DPA_CNTL … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define mmPCIE_SECONDARY_ENH_CAP_LIST … #define mmPCIE_LINK_CNTL3 … #define mmPCIE_LANE_ERROR_STATUS … #define mmPCIE_LANE_0_EQUALIZATION_CNTL … #define mmPCIE_LANE_1_EQUALIZATION_CNTL … #define mmPCIE_LANE_2_EQUALIZATION_CNTL … #define mmPCIE_LANE_3_EQUALIZATION_CNTL … #define mmPCIE_LANE_4_EQUALIZATION_CNTL … #define mmPCIE_LANE_5_EQUALIZATION_CNTL … #define mmPCIE_LANE_6_EQUALIZATION_CNTL … #define mmPCIE_LANE_7_EQUALIZATION_CNTL … #define mmPCIE_LANE_8_EQUALIZATION_CNTL … #define mmPCIE_LANE_9_EQUALIZATION_CNTL … #define mmPCIE_LANE_10_EQUALIZATION_CNTL … #define mmPCIE_LANE_11_EQUALIZATION_CNTL … #define mmPCIE_LANE_12_EQUALIZATION_CNTL … #define mmPCIE_LANE_13_EQUALIZATION_CNTL … #define mmPCIE_LANE_14_EQUALIZATION_CNTL … #define mmPCIE_LANE_15_EQUALIZATION_CNTL … #define mmPCIE_ACS_ENH_CAP_LIST … #define mmPCIE_ACS_CAP … #define mmPCIE_ACS_CNTL … #define mmPCIE_ATS_ENH_CAP_LIST … #define mmPCIE_ATS_CAP … #define mmPCIE_ATS_CNTL … #define mmPCIE_PAGE_REQ_ENH_CAP_LIST … #define mmPCIE_PAGE_REQ_CNTL … #define mmPCIE_PAGE_REQ_STATUS … #define mmPCIE_OUTSTAND_PAGE_REQ_CAPACITY … #define mmPCIE_OUTSTAND_PAGE_REQ_ALLOC … #define mmPCIE_PASID_ENH_CAP_LIST … #define mmPCIE_PASID_CAP … #define mmPCIE_PASID_CNTL … #define mmPCIE_TPH_REQR_ENH_CAP_LIST … #define mmPCIE_TPH_REQR_CAP … #define mmPCIE_TPH_REQR_CNTL … #define mmPCIE_MC_ENH_CAP_LIST … #define mmPCIE_MC_CAP … #define mmPCIE_MC_CNTL … #define mmPCIE_MC_ADDR0 … #define mmPCIE_MC_ADDR1 … #define mmPCIE_MC_RCV0 … #define mmPCIE_MC_RCV1 … #define mmPCIE_MC_BLOCK_ALL0 … #define mmPCIE_MC_BLOCK_ALL1 … #define mmPCIE_MC_BLOCK_UNTRANSLATED_0 … #define mmPCIE_MC_BLOCK_UNTRANSLATED_1 … #define mmPCIE_LTR_ENH_CAP_LIST … #define mmPCIE_LTR_CAP … #define ixMM_INDEX_IND … #define ixMM_INDEX_HI_IND … #define ixMM_DATA_IND … #define ixBIF_MM_INDACCESS_CNTL_IND … #define ixBUS_CNTL_IND … #define ixCONFIG_CNTL_IND … #define ixCONFIG_MEMSIZE_IND … #define ixCONFIG_F0_BASE_IND … #define ixCONFIG_APER_SIZE_IND … #define ixCONFIG_REG_APER_SIZE_IND … #define ixBIF_SCRATCH0_IND … #define ixBIF_SCRATCH1_IND … #define ixBX_RESET_EN_IND … #define ixMM_CFGREGS_CNTL_IND … #define ixHW_DEBUG_IND … #define ixMASTER_CREDIT_CNTL_IND … #define ixSLAVE_REQ_CREDIT_CNTL_IND … #define ixBX_RESET_CNTL_IND … #define ixINTERRUPT_CNTL_IND … #define ixINTERRUPT_CNTL2_IND … #define ixBIF_DEBUG_CNTL_IND … #define ixBIF_DEBUG_MUX_IND … #define ixBIF_DEBUG_OUT_IND … #define ixHDP_REG_COHERENCY_FLUSH_CNTL_IND … #define ixHDP_MEM_COHERENCY_FLUSH_CNTL_IND … #define ixCLKREQB_PAD_CNTL_IND … #define ixSMBDAT_PAD_CNTL_IND … #define ixSMBCLK_PAD_CNTL_IND … #define ixBIF_XDMA_LO_IND … #define ixBIF_XDMA_HI_IND … #define ixBIF_FEATURES_CONTROL_MISC_IND … #define ixBIF_DOORBELL_CNTL_IND … #define ixBIF_SLVARB_MODE_IND … #define ixBIF_FB_EN_IND … #define ixBIF_BUSNUM_CNTL1_IND … #define ixBIF_BUSNUM_LIST0_IND … #define ixBIF_BUSNUM_LIST1_IND … #define ixBIF_BUSNUM_CNTL2_IND … #define ixBIF_BUSY_DELAY_CNTR_IND … #define ixBIF_PERFMON_CNTL_IND … #define ixBIF_PERFCOUNTER0_RESULT_IND … #define ixBIF_PERFCOUNTER1_RESULT_IND … #define ixSLAVE_HANG_PROTECTION_CNTL_IND … #define ixGPU_HDP_FLUSH_REQ_IND … #define ixGPU_HDP_FLUSH_DONE_IND … #define ixSLAVE_HANG_ERROR_IND … #define ixCAPTURE_HOST_BUSNUM_IND … #define ixHOST_BUSNUM_IND … #define ixPEER_REG_RANGE0_IND … #define ixPEER_REG_RANGE1_IND … #define ixPEER0_FB_OFFSET_HI_IND … #define ixPEER0_FB_OFFSET_LO_IND … #define ixPEER1_FB_OFFSET_HI_IND … #define ixPEER1_FB_OFFSET_LO_IND … #define ixPEER2_FB_OFFSET_HI_IND … #define ixPEER2_FB_OFFSET_LO_IND … #define ixPEER3_FB_OFFSET_HI_IND … #define ixPEER3_FB_OFFSET_LO_IND … #define ixDBG_BYPASS_SRBM_ACCESS_IND … #define ixSMBUS_BACO_DUMMY_IND … #define ixBIF_DEVFUNCNUM_LIST0_IND … #define ixBIF_DEVFUNCNUM_LIST1_IND … #define ixBACO_CNTL_IND … #define ixBF_ANA_ISO_CNTL_IND … #define ixMEM_TYPE_CNTL_IND … #define ixBIF_BACO_DEBUG_IND … #define ixBIF_BACO_DEBUG_LATCH_IND … #define ixBACO_CNTL_MISC_IND … #define ixSMU_BIF_VDDGFX_PWR_STATUS_IND … #define ixBIF_VDDGFX_GFX0_LOWER_IND … #define ixBIF_VDDGFX_GFX0_UPPER_IND … #define ixBIF_VDDGFX_GFX1_LOWER_IND … #define ixBIF_VDDGFX_GFX1_UPPER_IND … #define ixBIF_VDDGFX_GFX2_LOWER_IND … #define ixBIF_VDDGFX_GFX2_UPPER_IND … #define ixBIF_VDDGFX_GFX3_LOWER_IND … #define ixBIF_VDDGFX_GFX3_UPPER_IND … #define ixBIF_VDDGFX_GFX4_LOWER_IND … #define ixBIF_VDDGFX_GFX4_UPPER_IND … #define ixBIF_VDDGFX_GFX5_LOWER_IND … #define ixBIF_VDDGFX_GFX5_UPPER_IND … #define ixBIF_VDDGFX_RSV1_LOWER_IND … #define ixBIF_VDDGFX_RSV1_UPPER_IND … #define ixBIF_VDDGFX_RSV2_LOWER_IND … #define ixBIF_VDDGFX_RSV2_UPPER_IND … #define ixBIF_VDDGFX_RSV3_LOWER_IND … #define ixBIF_VDDGFX_RSV3_UPPER_IND … #define ixBIF_VDDGFX_RSV4_LOWER_IND … #define ixBIF_VDDGFX_RSV4_UPPER_IND … #define ixBIF_VDDGFX_FB_CMP_IND … #define ixBIF_DOORBELL_GBLAPER1_LOWER_IND … #define ixBIF_DOORBELL_GBLAPER1_UPPER_IND … #define ixBIF_DOORBELL_GBLAPER2_LOWER_IND … #define ixBIF_DOORBELL_GBLAPER2_UPPER_IND … #define ixBIF_SMU_INDEX_IND … #define ixBIF_SMU_DATA_IND … #define ixIMPCTL_RESET_IND … #define ixGARLIC_FLUSH_CNTL_IND … #define ixGARLIC_FLUSH_REQ_IND … #define ixGPU_GARLIC_FLUSH_REQ_IND … #define ixGPU_GARLIC_FLUSH_DONE_IND … #define ixGARLIC_COHE_CP_RB0_WPTR_IND … #define ixGARLIC_COHE_CP_RB1_WPTR_IND … #define ixGARLIC_COHE_CP_RB2_WPTR_IND … #define ixGARLIC_COHE_UVD_RBC_RB_WPTR_IND … #define ixGARLIC_COHE_SDMA0_GFX_RB_WPTR_IND … #define ixGARLIC_COHE_SDMA1_GFX_RB_WPTR_IND … #define ixGARLIC_COHE_CP_DMA_ME_COMMAND_IND … #define ixGARLIC_COHE_CP_DMA_PFP_COMMAND_IND … #define ixGARLIC_COHE_SAM_SAB_RBI_WPTR_IND … #define ixGARLIC_COHE_SAM_SAB_RBO_WPTR_IND … #define ixGARLIC_COHE_VCE_OUT_RB_WPTR_IND … #define ixGARLIC_COHE_VCE_RB_WPTR2_IND … #define ixGARLIC_COHE_VCE_RB_WPTR_IND … #define ixGARLIC_COHE_SDMA2_GFX_RB_WPTR_IND … #define ixGARLIC_COHE_SDMA3_GFX_RB_WPTR_IND … #define ixGARLIC_COHE_CP_DMA_PIO_COMMAND_IND … #define ixGARLIC_COHE_GARLIC_FLUSH_REQ_IND … #define ixREMAP_HDP_MEM_FLUSH_CNTL_IND … #define ixREMAP_HDP_REG_FLUSH_CNTL_IND … #define ixBIOS_SCRATCH_0_IND … #define ixBIOS_SCRATCH_1_IND … #define ixBIOS_SCRATCH_2_IND … #define ixBIOS_SCRATCH_3_IND … #define ixBIOS_SCRATCH_4_IND … #define ixBIOS_SCRATCH_5_IND … #define ixBIOS_SCRATCH_6_IND … #define ixBIOS_SCRATCH_7_IND … #define ixBIOS_SCRATCH_8_IND … #define ixBIOS_SCRATCH_9_IND … #define ixBIOS_SCRATCH_10_IND … #define ixBIOS_SCRATCH_11_IND … #define ixBIOS_SCRATCH_12_IND … #define ixBIOS_SCRATCH_13_IND … #define ixBIOS_SCRATCH_14_IND … #define ixBIOS_SCRATCH_15_IND … #define ixBIF_RB_CNTL_IND … #define ixBIF_RB_BASE_IND … #define ixBIF_RB_RPTR_IND … #define ixBIF_RB_WPTR_IND … #define ixBIF_RB_WPTR_ADDR_HI_IND … #define ixBIF_RB_WPTR_ADDR_LO_IND … #define mmNB_GBIF_INDEX … #define mmNB_GBIF_DATA … #define mmPCIE_INDEX … #define mmPCIE_DATA … #define mmPCIE_INDEX_2 … #define mmPCIE_DATA_2 … #define ixPCIE_RESERVED … #define ixPCIE_SCRATCH … #define ixPCIE_HW_DEBUG … #define ixPCIE_RX_NUM_NAK … #define ixPCIE_RX_NUM_NAK_GENERATED … #define ixPCIE_CNTL … #define ixPCIE_CONFIG_CNTL … #define ixPCIE_DEBUG_CNTL … #define ixPCIE_INT_CNTL … #define ixPCIE_INT_STATUS … #define ixPCIE_CNTL2 … #define ixPCIE_RX_CNTL2 … #define ixPCIE_TX_F0_ATTR_CNTL … #define ixPCIE_TX_F1_F2_ATTR_CNTL … #define ixPCIE_CI_CNTL … #define ixPCIE_BUS_CNTL … #define ixPCIE_LC_STATE6 … #define ixPCIE_LC_STATE7 … #define ixPCIE_LC_STATE8 … #define ixPCIE_LC_STATE9 … #define ixPCIE_LC_STATE10 … #define ixPCIE_LC_STATE11 … #define ixPCIE_LC_STATUS1 … #define ixPCIE_LC_STATUS2 … #define ixPCIE_WPR_CNTL … #define ixPCIE_RX_LAST_TLP0 … #define ixPCIE_RX_LAST_TLP1 … #define ixPCIE_RX_LAST_TLP2 … #define ixPCIE_RX_LAST_TLP3 … #define ixPCIE_TX_LAST_TLP0 … #define ixPCIE_TX_LAST_TLP1 … #define ixPCIE_TX_LAST_TLP2 … #define ixPCIE_TX_LAST_TLP3 … #define ixPCIE_I2C_REG_ADDR_EXPAND … #define ixPCIE_I2C_REG_DATA … #define ixPCIE_CFG_CNTL … #define ixPCIE_P_CNTL … #define ixPCIE_P_BUF_STATUS … #define ixPCIE_P_DECODER_STATUS … #define ixPCIE_P_MISC_STATUS … #define ixPCIE_P_RCV_L0S_FTS_DET … #define ixPCIE_OBFF_CNTL … #define ixPCIE_TX_LTR_CNTL … #define ixPCIE_PERF_COUNT_CNTL … #define ixPCIE_PERF_CNTL_TXCLK … #define ixPCIE_PERF_COUNT0_TXCLK … #define ixPCIE_PERF_COUNT1_TXCLK … #define ixPCIE_PERF_CNTL_MST_R_CLK … #define ixPCIE_PERF_COUNT0_MST_R_CLK … #define ixPCIE_PERF_COUNT1_MST_R_CLK … #define ixPCIE_PERF_CNTL_MST_C_CLK … #define ixPCIE_PERF_COUNT0_MST_C_CLK … #define ixPCIE_PERF_COUNT1_MST_C_CLK … #define ixPCIE_PERF_CNTL_SLV_R_CLK … #define ixPCIE_PERF_COUNT0_SLV_R_CLK … #define ixPCIE_PERF_COUNT1_SLV_R_CLK … #define ixPCIE_PERF_CNTL_SLV_S_C_CLK … #define ixPCIE_PERF_COUNT0_SLV_S_C_CLK … #define ixPCIE_PERF_COUNT1_SLV_S_C_CLK … #define ixPCIE_PERF_CNTL_SLV_NS_C_CLK … #define ixPCIE_PERF_COUNT0_SLV_NS_C_CLK … #define ixPCIE_PERF_COUNT1_SLV_NS_C_CLK … #define ixPCIE_PERF_CNTL_EVENT0_PORT_SEL … #define ixPCIE_PERF_CNTL_EVENT1_PORT_SEL … #define ixPCIE_PERF_CNTL_TXCLK2 … #define ixPCIE_PERF_COUNT0_TXCLK2 … #define ixPCIE_PERF_COUNT1_TXCLK2 … #define ixPCIE_STRAP_F0 … #define ixPCIE_STRAP_F1 … #define ixPCIE_STRAP_F2 … #define ixPCIE_STRAP_F3 … #define ixPCIE_STRAP_F4 … #define ixPCIE_STRAP_F5 … #define ixPCIE_STRAP_F6 … #define ixPCIE_STRAP_F7 … #define ixPCIE_STRAP_MISC … #define ixPCIE_STRAP_MISC2 … #define ixPCIE_STRAP_PI … #define ixPCIE_STRAP_I2C_BD … #define ixPCIE_PRBS_CLR … #define ixPCIE_PRBS_STATUS1 … #define ixPCIE_PRBS_STATUS2 … #define ixPCIE_PRBS_FREERUN … #define ixPCIE_PRBS_MISC … #define ixPCIE_PRBS_USER_PATTERN … #define ixPCIE_PRBS_LO_BITCNT … #define ixPCIE_PRBS_HI_BITCNT … #define ixPCIE_PRBS_ERRCNT_0 … #define ixPCIE_PRBS_ERRCNT_1 … #define ixPCIE_PRBS_ERRCNT_2 … #define ixPCIE_PRBS_ERRCNT_3 … #define ixPCIE_PRBS_ERRCNT_4 … #define ixPCIE_PRBS_ERRCNT_5 … #define ixPCIE_PRBS_ERRCNT_6 … #define ixPCIE_PRBS_ERRCNT_7 … #define ixPCIE_PRBS_ERRCNT_8 … #define ixPCIE_PRBS_ERRCNT_9 … #define ixPCIE_PRBS_ERRCNT_10 … #define ixPCIE_PRBS_ERRCNT_11 … #define ixPCIE_PRBS_ERRCNT_12 … #define ixPCIE_PRBS_ERRCNT_13 … #define ixPCIE_PRBS_ERRCNT_14 … #define ixPCIE_PRBS_ERRCNT_15 … #define ixPCIE_F0_DPA_CAP … #define ixPCIE_F0_DPA_LATENCY_INDICATOR … #define ixPCIE_F0_DPA_CNTL … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define ixPCIEP_RESERVED … #define ixPCIEP_SCRATCH … #define ixPCIEP_HW_DEBUG … #define ixPCIEP_PORT_CNTL … #define ixPCIE_TX_CNTL … #define ixPCIE_TX_REQUESTER_ID … #define ixPCIE_TX_VENDOR_SPECIFIC … #define ixPCIE_TX_REQUEST_NUM_CNTL … #define ixPCIE_TX_SEQ … #define ixPCIE_TX_REPLAY … #define ixPCIE_TX_ACK_LATENCY_LIMIT … #define ixPCIE_TX_CREDITS_ADVT_P … #define ixPCIE_TX_CREDITS_ADVT_NP … #define ixPCIE_TX_CREDITS_ADVT_CPL … #define ixPCIE_TX_CREDITS_INIT_P … #define ixPCIE_TX_CREDITS_INIT_NP … #define ixPCIE_TX_CREDITS_INIT_CPL … #define ixPCIE_TX_CREDITS_STATUS … #define ixPCIE_TX_CREDITS_FCU_THRESHOLD … #define ixPCIE_P_PORT_LANE_STATUS … #define ixPCIE_FC_P … #define ixPCIE_FC_NP … #define ixPCIE_FC_CPL … #define ixPCIE_ERR_CNTL … #define ixPCIE_RX_CNTL … #define ixPCIE_RX_EXPECTED_SEQNUM … #define ixPCIE_RX_VENDOR_SPECIFIC … #define ixPCIE_RX_CNTL3 … #define ixPCIE_RX_CREDITS_ALLOCATED_P … #define ixPCIE_RX_CREDITS_ALLOCATED_NP … #define ixPCIE_RX_CREDITS_ALLOCATED_CPL … #define ixPCIE_LC_CNTL … #define ixPCIE_LC_CNTL2 … #define ixPCIE_LC_CNTL3 … #define ixPCIE_LC_CNTL4 … #define ixPCIE_LC_CNTL5 … #define ixPCIE_LC_BW_CHANGE_CNTL … #define ixPCIE_LC_TRAINING_CNTL … #define ixPCIE_LC_LINK_WIDTH_CNTL … #define ixPCIE_LC_N_FTS_CNTL … #define ixPCIE_LC_SPEED_CNTL … #define ixPCIE_LC_CDR_CNTL … #define ixPCIE_LC_LANE_CNTL … #define ixPCIE_LC_FORCE_COEFF … #define ixPCIE_LC_BEST_EQ_SETTINGS … #define ixPCIE_LC_FORCE_EQ_REQ_COEFF … #define ixPCIE_LC_STATE0 … #define ixPCIE_LC_STATE1 … #define ixPCIE_LC_STATE2 … #define ixPCIE_LC_STATE3 … #define ixPCIE_LC_STATE4 … #define ixPCIE_LC_STATE5 … #define ixPCIEP_STRAP_LC … #define ixPCIEP_STRAP_MISC … #define ixPCIEP_BCH_ECC_CNTL … #define mmBIF_RFE_SNOOP_REG … #define mmBIF_RFE_WARMRST_CNTL … #define mmBIF_RFE_SOFTRST_CNTL … #define mmBIF_RFE_CLIENT_SOFTRST_TRIGGER … #define mmBIF_RFE_MASTER_SOFTRST_TRIGGER … #define mmBIF_PWDN_COMMAND … #define mmBIF_PWDN_STATUS … #define mmBIF_RFE_MST_FBU_CMDSTATUS … #define mmBIF_RFE_MST_RWREG_RFEWGBIF_CMDSTATUS … #define mmBIF_RFE_MST_BX_CMDSTATUS … #define mmBIF_RFE_MST_TMOUT_STATUS … #define mmBIF_RFE_MMCFG_CNTL … #define ixBIF_CLOCKS_BITS_IND … #define ixBIF_LNCNT_RESET_IND … #define ixLNCNT_CONTROL_IND … #define ixNEW_REFCLKB_TIMER_IND … #define ixNEW_REFCLKB_TIMER_1_IND … #define ixBIF_CLK_PDWN_DELAY_TIMER_IND … #define ixBIF_RESET_EN_IND … #define ixBIF_PIF_TXCLK_SWITCH_TIMER_IND … #define ixBIF_BACO_MSIC_IND … #define ixBIF_RESET_CNTL_IND … #define ixBIF_RFE_CNTL_MISC_IND … #define ixBIF_MEM_PG_CNTL_IND … #define mmNB_GBIF_INDEX … #define mmNB_GBIF_DATA … #define mmBIF_CLOCKS_BITS … #define mmBIF_LNCNT_RESET … #define mmLNCNT_CONTROL … #define mmNEW_REFCLKB_TIMER … #define mmNEW_REFCLKB_TIMER_1 … #define mmBIF_CLK_PDWN_DELAY_TIMER … #define mmBIF_RESET_EN … #define mmBIF_PIF_TXCLK_SWITCH_TIMER … #define mmBIF_BACO_MSIC … #define mmBIF_RESET_CNTL … #define mmBIF_RFE_CNTL_MISC … #define mmBIF_MEM_PG_CNTL … #define mmC_PCIE_P_INDEX … #define mmC_PCIE_P_DATA … #define ixD2F1_PCIE_PORT_INDEX … #define ixD2F1_PCIE_PORT_DATA … #define ixD2F1_PCIEP_RESERVED … #define ixD2F1_PCIEP_SCRATCH … #define ixD2F1_PCIEP_HW_DEBUG … #define ixD2F1_PCIEP_PORT_CNTL … #define ixD2F1_PCIE_TX_CNTL … #define ixD2F1_PCIE_TX_REQUESTER_ID … #define ixD2F1_PCIE_TX_VENDOR_SPECIFIC … #define ixD2F1_PCIE_TX_REQUEST_NUM_CNTL … #define ixD2F1_PCIE_TX_SEQ … #define ixD2F1_PCIE_TX_REPLAY … #define ixD2F1_PCIE_TX_ACK_LATENCY_LIMIT … #define ixD2F1_PCIE_TX_CREDITS_ADVT_P … #define ixD2F1_PCIE_TX_CREDITS_ADVT_NP … #define ixD2F1_PCIE_TX_CREDITS_ADVT_CPL … #define ixD2F1_PCIE_TX_CREDITS_INIT_P … #define ixD2F1_PCIE_TX_CREDITS_INIT_NP … #define ixD2F1_PCIE_TX_CREDITS_INIT_CPL … #define ixD2F1_PCIE_TX_CREDITS_STATUS … #define ixD2F1_PCIE_TX_CREDITS_FCU_THRESHOLD … #define ixD2F1_PCIE_P_PORT_LANE_STATUS … #define ixD2F1_PCIE_FC_P … #define ixD2F1_PCIE_FC_NP … #define ixD2F1_PCIE_FC_CPL … #define ixD2F1_PCIE_ERR_CNTL … #define ixD2F1_PCIE_RX_CNTL … #define ixD2F1_PCIE_RX_EXPECTED_SEQNUM … #define ixD2F1_PCIE_RX_VENDOR_SPECIFIC … #define ixD2F1_PCIE_RX_CNTL3 … #define ixD2F1_PCIE_RX_CREDITS_ALLOCATED_P … #define ixD2F1_PCIE_RX_CREDITS_ALLOCATED_NP … #define ixD2F1_PCIE_RX_CREDITS_ALLOCATED_CPL … #define ixD2F1_PCIEP_ERROR_INJECT_PHYSICAL … #define ixD2F1_PCIEP_ERROR_INJECT_TRANSACTION … #define ixD2F1_PCIE_LC_CNTL … #define ixD2F1_PCIE_LC_CNTL2 … #define ixD2F1_PCIE_LC_CNTL3 … #define ixD2F1_PCIE_LC_CNTL4 … #define ixD2F1_PCIE_LC_CNTL5 … #define ixD2F1_PCIE_LC_CNTL6 … #define ixD2F1_PCIE_LC_BW_CHANGE_CNTL … #define ixD2F1_PCIE_LC_TRAINING_CNTL … #define ixD2F1_PCIE_LC_LINK_WIDTH_CNTL … #define ixD2F1_PCIE_LC_N_FTS_CNTL … #define ixD2F1_PCIE_LC_SPEED_CNTL … #define ixD2F1_PCIE_LC_CDR_CNTL … #define ixD2F1_PCIE_LC_LANE_CNTL … #define ixD2F1_PCIE_LC_FORCE_COEFF … #define ixD2F1_PCIE_LC_BEST_EQ_SETTINGS … #define ixD2F1_PCIE_LC_FORCE_EQ_REQ_COEFF … #define ixD2F1_PCIE_LC_STATE0 … #define ixD2F1_PCIE_LC_STATE1 … #define ixD2F1_PCIE_LC_STATE2 … #define ixD2F1_PCIE_LC_STATE3 … #define ixD2F1_PCIE_LC_STATE4 … #define ixD2F1_PCIE_LC_STATE5 … #define ixD2F1_PCIEP_STRAP_LC … #define ixD2F1_PCIEP_STRAP_MISC … #define ixD2F1_PCIEP_BCH_ECC_CNTL … #define ixD2F1_PCIEP_HPGI_PRIVATE … #define ixD2F1_PCIEP_HPGI … #define ixD2F1_VENDOR_ID … #define ixD2F1_DEVICE_ID … #define ixD2F1_COMMAND … #define ixD2F1_STATUS … #define ixD2F1_REVISION_ID … #define ixD2F1_PROG_INTERFACE … #define ixD2F1_SUB_CLASS … #define ixD2F1_BASE_CLASS … #define ixD2F1_CACHE_LINE … #define ixD2F1_LATENCY … #define ixD2F1_HEADER … #define ixD2F1_BIST … #define ixD2F1_SUB_BUS_NUMBER_LATENCY … #define ixD2F1_IO_BASE_LIMIT … #define ixD2F1_SECONDARY_STATUS … #define ixD2F1_MEM_BASE_LIMIT … #define ixD2F1_PREF_BASE_LIMIT … #define ixD2F1_PREF_BASE_UPPER … #define ixD2F1_PREF_LIMIT_UPPER … #define ixD2F1_IO_BASE_LIMIT_HI … #define ixD2F1_IRQ_BRIDGE_CNTL … #define ixD2F1_CAP_PTR … #define ixD2F1_INTERRUPT_LINE … #define ixD2F1_INTERRUPT_PIN … #define ixD2F1_EXT_BRIDGE_CNTL … #define ixD2F1_PMI_CAP_LIST … #define ixD2F1_PMI_CAP … #define ixD2F1_PMI_STATUS_CNTL … #define ixD2F1_PCIE_CAP_LIST … #define ixD2F1_PCIE_CAP … #define ixD2F1_DEVICE_CAP … #define ixD2F1_DEVICE_CNTL … #define ixD2F1_DEVICE_STATUS … #define ixD2F1_LINK_CAP … #define ixD2F1_LINK_CNTL … #define ixD2F1_LINK_STATUS … #define ixD2F1_SLOT_CAP … #define ixD2F1_SLOT_CNTL … #define ixD2F1_SLOT_STATUS … #define ixD2F1_ROOT_CNTL … #define ixD2F1_ROOT_CAP … #define ixD2F1_ROOT_STATUS … #define ixD2F1_DEVICE_CAP2 … #define ixD2F1_DEVICE_CNTL2 … #define ixD2F1_DEVICE_STATUS2 … #define ixD2F1_LINK_CAP2 … #define ixD2F1_LINK_CNTL2 … #define ixD2F1_LINK_STATUS2 … #define ixD2F1_SLOT_CAP2 … #define ixD2F1_SLOT_CNTL2 … #define ixD2F1_SLOT_STATUS2 … #define ixD2F1_MSI_CAP_LIST … #define ixD2F1_MSI_MSG_CNTL … #define ixD2F1_MSI_MSG_ADDR_LO … #define ixD2F1_MSI_MSG_ADDR_HI … #define ixD2F1_MSI_MSG_DATA_64 … #define ixD2F1_MSI_MSG_DATA … #define ixD2F1_SSID_CAP_LIST … #define ixD2F1_SSID_CAP … #define ixD2F1_MSI_MAP_CAP_LIST … #define ixD2F1_MSI_MAP_CAP … #define ixD2F1_MSI_MAP_ADDR_LO … #define ixD2F1_MSI_MAP_ADDR_HI … #define ixD2F1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define ixD2F1_PCIE_VENDOR_SPECIFIC_HDR … #define ixD2F1_PCIE_VENDOR_SPECIFIC1 … #define ixD2F1_PCIE_VENDOR_SPECIFIC2 … #define ixD2F1_PCIE_VC_ENH_CAP_LIST … #define ixD2F1_PCIE_PORT_VC_CAP_REG1 … #define ixD2F1_PCIE_PORT_VC_CAP_REG2 … #define ixD2F1_PCIE_PORT_VC_CNTL … #define ixD2F1_PCIE_PORT_VC_STATUS … #define ixD2F1_PCIE_VC0_RESOURCE_CAP … #define ixD2F1_PCIE_VC0_RESOURCE_CNTL … #define ixD2F1_PCIE_VC0_RESOURCE_STATUS … #define ixD2F1_PCIE_VC1_RESOURCE_CAP … #define ixD2F1_PCIE_VC1_RESOURCE_CNTL … #define ixD2F1_PCIE_VC1_RESOURCE_STATUS … #define ixD2F1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define ixD2F1_PCIE_DEV_SERIAL_NUM_DW1 … #define ixD2F1_PCIE_DEV_SERIAL_NUM_DW2 … #define ixD2F1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define ixD2F1_PCIE_UNCORR_ERR_STATUS … #define ixD2F1_PCIE_UNCORR_ERR_MASK … #define ixD2F1_PCIE_UNCORR_ERR_SEVERITY … #define ixD2F1_PCIE_CORR_ERR_STATUS … #define ixD2F1_PCIE_CORR_ERR_MASK … #define ixD2F1_PCIE_ADV_ERR_CAP_CNTL … #define ixD2F1_PCIE_HDR_LOG0 … #define ixD2F1_PCIE_HDR_LOG1 … #define ixD2F1_PCIE_HDR_LOG2 … #define ixD2F1_PCIE_HDR_LOG3 … #define ixD2F1_PCIE_ROOT_ERR_CMD … #define ixD2F1_PCIE_ROOT_ERR_STATUS … #define ixD2F1_PCIE_ERR_SRC_ID … #define ixD2F1_PCIE_TLP_PREFIX_LOG0 … #define ixD2F1_PCIE_TLP_PREFIX_LOG1 … #define ixD2F1_PCIE_TLP_PREFIX_LOG2 … #define ixD2F1_PCIE_TLP_PREFIX_LOG3 … #define ixD2F1_PCIE_SECONDARY_ENH_CAP_LIST … #define ixD2F1_PCIE_LINK_CNTL3 … #define ixD2F1_PCIE_LANE_ERROR_STATUS … #define ixD2F1_PCIE_LANE_0_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_1_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_2_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_3_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_4_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_5_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_6_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_7_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_8_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_9_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_10_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_11_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_12_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_13_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_14_EQUALIZATION_CNTL … #define ixD2F1_PCIE_LANE_15_EQUALIZATION_CNTL … #define ixD2F1_PCIE_ACS_ENH_CAP_LIST … #define ixD2F1_PCIE_ACS_CAP … #define ixD2F1_PCIE_ACS_CNTL … #define ixD2F1_PCIE_MC_ENH_CAP_LIST … #define ixD2F1_PCIE_MC_CAP … #define ixD2F1_PCIE_MC_CNTL … #define ixD2F1_PCIE_MC_ADDR0 … #define ixD2F1_PCIE_MC_ADDR1 … #define ixD2F1_PCIE_MC_RCV0 … #define ixD2F1_PCIE_MC_RCV1 … #define ixD2F1_PCIE_MC_BLOCK_ALL0 … #define ixD2F1_PCIE_MC_BLOCK_ALL1 … #define ixD2F1_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define ixD2F1_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define ixD2F1_PCIE_MC_OVERLAY_BAR0 … #define ixD2F1_PCIE_MC_OVERLAY_BAR1 … #define ixD2F2_PCIE_PORT_INDEX … #define ixD2F2_PCIE_PORT_DATA … #define ixD2F2_PCIEP_RESERVED … #define ixD2F2_PCIEP_SCRATCH … #define ixD2F2_PCIEP_HW_DEBUG … #define ixD2F2_PCIEP_PORT_CNTL … #define ixD2F2_PCIE_TX_CNTL … #define ixD2F2_PCIE_TX_REQUESTER_ID … #define ixD2F2_PCIE_TX_VENDOR_SPECIFIC … #define ixD2F2_PCIE_TX_REQUEST_NUM_CNTL … #define ixD2F2_PCIE_TX_SEQ … #define ixD2F2_PCIE_TX_REPLAY … #define ixD2F2_PCIE_TX_ACK_LATENCY_LIMIT … #define ixD2F2_PCIE_TX_CREDITS_ADVT_P … #define ixD2F2_PCIE_TX_CREDITS_ADVT_NP … #define ixD2F2_PCIE_TX_CREDITS_ADVT_CPL … #define ixD2F2_PCIE_TX_CREDITS_INIT_P … #define ixD2F2_PCIE_TX_CREDITS_INIT_NP … #define ixD2F2_PCIE_TX_CREDITS_INIT_CPL … #define ixD2F2_PCIE_TX_CREDITS_STATUS … #define ixD2F2_PCIE_TX_CREDITS_FCU_THRESHOLD … #define ixD2F2_PCIE_P_PORT_LANE_STATUS … #define ixD2F2_PCIE_FC_P … #define ixD2F2_PCIE_FC_NP … #define ixD2F2_PCIE_FC_CPL … #define ixD2F2_PCIE_ERR_CNTL … #define ixD2F2_PCIE_RX_CNTL … #define ixD2F2_PCIE_RX_EXPECTED_SEQNUM … #define ixD2F2_PCIE_RX_VENDOR_SPECIFIC … #define ixD2F2_PCIE_RX_CNTL3 … #define ixD2F2_PCIE_RX_CREDITS_ALLOCATED_P … #define ixD2F2_PCIE_RX_CREDITS_ALLOCATED_NP … #define ixD2F2_PCIE_RX_CREDITS_ALLOCATED_CPL … #define ixD2F2_PCIEP_ERROR_INJECT_PHYSICAL … #define ixD2F2_PCIEP_ERROR_INJECT_TRANSACTION … #define ixD2F2_PCIE_LC_CNTL … #define ixD2F2_PCIE_LC_CNTL2 … #define ixD2F2_PCIE_LC_CNTL3 … #define ixD2F2_PCIE_LC_CNTL4 … #define ixD2F2_PCIE_LC_CNTL5 … #define ixD2F2_PCIE_LC_CNTL6 … #define ixD2F2_PCIE_LC_BW_CHANGE_CNTL … #define ixD2F2_PCIE_LC_TRAINING_CNTL … #define ixD2F2_PCIE_LC_LINK_WIDTH_CNTL … #define ixD2F2_PCIE_LC_N_FTS_CNTL … #define ixD2F2_PCIE_LC_SPEED_CNTL … #define ixD2F2_PCIE_LC_CDR_CNTL … #define ixD2F2_PCIE_LC_LANE_CNTL … #define ixD2F2_PCIE_LC_FORCE_COEFF … #define ixD2F2_PCIE_LC_BEST_EQ_SETTINGS … #define ixD2F2_PCIE_LC_FORCE_EQ_REQ_COEFF … #define ixD2F2_PCIE_LC_STATE0 … #define ixD2F2_PCIE_LC_STATE1 … #define ixD2F2_PCIE_LC_STATE2 … #define ixD2F2_PCIE_LC_STATE3 … #define ixD2F2_PCIE_LC_STATE4 … #define ixD2F2_PCIE_LC_STATE5 … #define ixD2F2_PCIEP_STRAP_LC … #define ixD2F2_PCIEP_STRAP_MISC … #define ixD2F2_PCIEP_BCH_ECC_CNTL … #define ixD2F2_PCIEP_HPGI_PRIVATE … #define ixD2F2_PCIEP_HPGI … #define ixD2F2_VENDOR_ID … #define ixD2F2_DEVICE_ID … #define ixD2F2_COMMAND … #define ixD2F2_STATUS … #define ixD2F2_REVISION_ID … #define ixD2F2_PROG_INTERFACE … #define ixD2F2_SUB_CLASS … #define ixD2F2_BASE_CLASS … #define ixD2F2_CACHE_LINE … #define ixD2F2_LATENCY … #define ixD2F2_HEADER … #define ixD2F2_BIST … #define ixD2F2_SUB_BUS_NUMBER_LATENCY … #define ixD2F2_IO_BASE_LIMIT … #define ixD2F2_SECONDARY_STATUS … #define ixD2F2_MEM_BASE_LIMIT … #define ixD2F2_PREF_BASE_LIMIT … #define ixD2F2_PREF_BASE_UPPER … #define ixD2F2_PREF_LIMIT_UPPER … #define ixD2F2_IO_BASE_LIMIT_HI … #define ixD2F2_IRQ_BRIDGE_CNTL … #define ixD2F2_CAP_PTR … #define ixD2F2_INTERRUPT_LINE … #define ixD2F2_INTERRUPT_PIN … #define ixD2F2_EXT_BRIDGE_CNTL … #define ixD2F2_PMI_CAP_LIST … #define ixD2F2_PMI_CAP … #define ixD2F2_PMI_STATUS_CNTL … #define ixD2F2_PCIE_CAP_LIST … #define ixD2F2_PCIE_CAP … #define ixD2F2_DEVICE_CAP … #define ixD2F2_DEVICE_CNTL … #define ixD2F2_DEVICE_STATUS … #define ixD2F2_LINK_CAP … #define ixD2F2_LINK_CNTL … #define ixD2F2_LINK_STATUS … #define ixD2F2_SLOT_CAP … #define ixD2F2_SLOT_CNTL … #define ixD2F2_SLOT_STATUS … #define ixD2F2_ROOT_CNTL … #define ixD2F2_ROOT_CAP … #define ixD2F2_ROOT_STATUS … #define ixD2F2_DEVICE_CAP2 … #define ixD2F2_DEVICE_CNTL2 … #define ixD2F2_DEVICE_STATUS2 … #define ixD2F2_LINK_CAP2 … #define ixD2F2_LINK_CNTL2 … #define ixD2F2_LINK_STATUS2 … #define ixD2F2_SLOT_CAP2 … #define ixD2F2_SLOT_CNTL2 … #define ixD2F2_SLOT_STATUS2 … #define ixD2F2_MSI_CAP_LIST … #define ixD2F2_MSI_MSG_CNTL … #define ixD2F2_MSI_MSG_ADDR_LO … #define ixD2F2_MSI_MSG_ADDR_HI … #define ixD2F2_MSI_MSG_DATA_64 … #define ixD2F2_MSI_MSG_DATA … #define ixD2F2_SSID_CAP_LIST … #define ixD2F2_SSID_CAP … #define ixD2F2_MSI_MAP_CAP_LIST … #define ixD2F2_MSI_MAP_CAP … #define ixD2F2_MSI_MAP_ADDR_LO … #define ixD2F2_MSI_MAP_ADDR_HI … #define ixD2F2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define ixD2F2_PCIE_VENDOR_SPECIFIC_HDR … #define ixD2F2_PCIE_VENDOR_SPECIFIC1 … #define ixD2F2_PCIE_VENDOR_SPECIFIC2 … #define ixD2F2_PCIE_VC_ENH_CAP_LIST … #define ixD2F2_PCIE_PORT_VC_CAP_REG1 … #define ixD2F2_PCIE_PORT_VC_CAP_REG2 … #define ixD2F2_PCIE_PORT_VC_CNTL … #define ixD2F2_PCIE_PORT_VC_STATUS … #define ixD2F2_PCIE_VC0_RESOURCE_CAP … #define ixD2F2_PCIE_VC0_RESOURCE_CNTL … #define ixD2F2_PCIE_VC0_RESOURCE_STATUS … #define ixD2F2_PCIE_VC1_RESOURCE_CAP … #define ixD2F2_PCIE_VC1_RESOURCE_CNTL … #define ixD2F2_PCIE_VC1_RESOURCE_STATUS … #define ixD2F2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define ixD2F2_PCIE_DEV_SERIAL_NUM_DW1 … #define ixD2F2_PCIE_DEV_SERIAL_NUM_DW2 … #define ixD2F2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define ixD2F2_PCIE_UNCORR_ERR_STATUS … #define ixD2F2_PCIE_UNCORR_ERR_MASK … #define ixD2F2_PCIE_UNCORR_ERR_SEVERITY … #define ixD2F2_PCIE_CORR_ERR_STATUS … #define ixD2F2_PCIE_CORR_ERR_MASK … #define ixD2F2_PCIE_ADV_ERR_CAP_CNTL … #define ixD2F2_PCIE_HDR_LOG0 … #define ixD2F2_PCIE_HDR_LOG1 … #define ixD2F2_PCIE_HDR_LOG2 … #define ixD2F2_PCIE_HDR_LOG3 … #define ixD2F2_PCIE_ROOT_ERR_CMD … #define ixD2F2_PCIE_ROOT_ERR_STATUS … #define ixD2F2_PCIE_ERR_SRC_ID … #define ixD2F2_PCIE_TLP_PREFIX_LOG0 … #define ixD2F2_PCIE_TLP_PREFIX_LOG1 … #define ixD2F2_PCIE_TLP_PREFIX_LOG2 … #define ixD2F2_PCIE_TLP_PREFIX_LOG3 … #define ixD2F2_PCIE_SECONDARY_ENH_CAP_LIST … #define ixD2F2_PCIE_LINK_CNTL3 … #define ixD2F2_PCIE_LANE_ERROR_STATUS … #define ixD2F2_PCIE_LANE_0_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_1_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_2_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_3_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_4_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_5_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_6_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_7_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_8_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_9_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_10_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_11_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_12_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_13_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_14_EQUALIZATION_CNTL … #define ixD2F2_PCIE_LANE_15_EQUALIZATION_CNTL … #define ixD2F2_PCIE_ACS_ENH_CAP_LIST … #define ixD2F2_PCIE_ACS_CAP … #define ixD2F2_PCIE_ACS_CNTL … #define ixD2F2_PCIE_MC_ENH_CAP_LIST … #define ixD2F2_PCIE_MC_CAP … #define ixD2F2_PCIE_MC_CNTL … #define ixD2F2_PCIE_MC_ADDR0 … #define ixD2F2_PCIE_MC_ADDR1 … #define ixD2F2_PCIE_MC_RCV0 … #define ixD2F2_PCIE_MC_RCV1 … #define ixD2F2_PCIE_MC_BLOCK_ALL0 … #define ixD2F2_PCIE_MC_BLOCK_ALL1 … #define ixD2F2_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define ixD2F2_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define ixD2F2_PCIE_MC_OVERLAY_BAR0 … #define ixD2F2_PCIE_MC_OVERLAY_BAR1 … #define ixD2F3_PCIE_PORT_INDEX … #define ixD2F3_PCIE_PORT_DATA … #define ixD2F3_PCIEP_RESERVED … #define ixD2F3_PCIEP_SCRATCH … #define ixD2F3_PCIEP_HW_DEBUG … #define ixD2F3_PCIEP_PORT_CNTL … #define ixD2F3_PCIE_TX_CNTL … #define ixD2F3_PCIE_TX_REQUESTER_ID … #define ixD2F3_PCIE_TX_VENDOR_SPECIFIC … #define ixD2F3_PCIE_TX_REQUEST_NUM_CNTL … #define ixD2F3_PCIE_TX_SEQ … #define ixD2F3_PCIE_TX_REPLAY … #define ixD2F3_PCIE_TX_ACK_LATENCY_LIMIT … #define ixD2F3_PCIE_TX_CREDITS_ADVT_P … #define ixD2F3_PCIE_TX_CREDITS_ADVT_NP … #define ixD2F3_PCIE_TX_CREDITS_ADVT_CPL … #define ixD2F3_PCIE_TX_CREDITS_INIT_P … #define ixD2F3_PCIE_TX_CREDITS_INIT_NP … #define ixD2F3_PCIE_TX_CREDITS_INIT_CPL … #define ixD2F3_PCIE_TX_CREDITS_STATUS … #define ixD2F3_PCIE_TX_CREDITS_FCU_THRESHOLD … #define ixD2F3_PCIE_P_PORT_LANE_STATUS … #define ixD2F3_PCIE_FC_P … #define ixD2F3_PCIE_FC_NP … #define ixD2F3_PCIE_FC_CPL … #define ixD2F3_PCIE_ERR_CNTL … #define ixD2F3_PCIE_RX_CNTL … #define ixD2F3_PCIE_RX_EXPECTED_SEQNUM … #define ixD2F3_PCIE_RX_VENDOR_SPECIFIC … #define ixD2F3_PCIE_RX_CNTL3 … #define ixD2F3_PCIE_RX_CREDITS_ALLOCATED_P … #define ixD2F3_PCIE_RX_CREDITS_ALLOCATED_NP … #define ixD2F3_PCIE_RX_CREDITS_ALLOCATED_CPL … #define ixD2F3_PCIEP_ERROR_INJECT_PHYSICAL … #define ixD2F3_PCIEP_ERROR_INJECT_TRANSACTION … #define ixD2F3_PCIE_LC_CNTL … #define ixD2F3_PCIE_LC_CNTL2 … #define ixD2F3_PCIE_LC_CNTL3 … #define ixD2F3_PCIE_LC_CNTL4 … #define ixD2F3_PCIE_LC_CNTL5 … #define ixD2F3_PCIE_LC_CNTL6 … #define ixD2F3_PCIE_LC_BW_CHANGE_CNTL … #define ixD2F3_PCIE_LC_TRAINING_CNTL … #define ixD2F3_PCIE_LC_LINK_WIDTH_CNTL … #define ixD2F3_PCIE_LC_N_FTS_CNTL … #define ixD2F3_PCIE_LC_SPEED_CNTL … #define ixD2F3_PCIE_LC_CDR_CNTL … #define ixD2F3_PCIE_LC_LANE_CNTL … #define ixD2F3_PCIE_LC_FORCE_COEFF … #define ixD2F3_PCIE_LC_BEST_EQ_SETTINGS … #define ixD2F3_PCIE_LC_FORCE_EQ_REQ_COEFF … #define ixD2F3_PCIE_LC_STATE0 … #define ixD2F3_PCIE_LC_STATE1 … #define ixD2F3_PCIE_LC_STATE2 … #define ixD2F3_PCIE_LC_STATE3 … #define ixD2F3_PCIE_LC_STATE4 … #define ixD2F3_PCIE_LC_STATE5 … #define ixD2F3_PCIEP_STRAP_LC … #define ixD2F3_PCIEP_STRAP_MISC … #define ixD2F3_PCIEP_BCH_ECC_CNTL … #define ixD2F3_PCIEP_HPGI_PRIVATE … #define ixD2F3_PCIEP_HPGI … #define ixD2F3_VENDOR_ID … #define ixD2F3_DEVICE_ID … #define ixD2F3_COMMAND … #define ixD2F3_STATUS … #define ixD2F3_REVISION_ID … #define ixD2F3_PROG_INTERFACE … #define ixD2F3_SUB_CLASS … #define ixD2F3_BASE_CLASS … #define ixD2F3_CACHE_LINE … #define ixD2F3_LATENCY … #define ixD2F3_HEADER … #define ixD2F3_BIST … #define ixD2F3_SUB_BUS_NUMBER_LATENCY … #define ixD2F3_IO_BASE_LIMIT … #define ixD2F3_SECONDARY_STATUS … #define ixD2F3_MEM_BASE_LIMIT … #define ixD2F3_PREF_BASE_LIMIT … #define ixD2F3_PREF_BASE_UPPER … #define ixD2F3_PREF_LIMIT_UPPER … #define ixD2F3_IO_BASE_LIMIT_HI … #define ixD2F3_IRQ_BRIDGE_CNTL … #define ixD2F3_CAP_PTR … #define ixD2F3_INTERRUPT_LINE … #define ixD2F3_INTERRUPT_PIN … #define ixD2F3_EXT_BRIDGE_CNTL … #define ixD2F3_PMI_CAP_LIST … #define ixD2F3_PMI_CAP … #define ixD2F3_PMI_STATUS_CNTL … #define ixD2F3_PCIE_CAP_LIST … #define ixD2F3_PCIE_CAP … #define ixD2F3_DEVICE_CAP … #define ixD2F3_DEVICE_CNTL … #define ixD2F3_DEVICE_STATUS … #define ixD2F3_LINK_CAP … #define ixD2F3_LINK_CNTL … #define ixD2F3_LINK_STATUS … #define ixD2F3_SLOT_CAP … #define ixD2F3_SLOT_CNTL … #define ixD2F3_SLOT_STATUS … #define ixD2F3_ROOT_CNTL … #define ixD2F3_ROOT_CAP … #define ixD2F3_ROOT_STATUS … #define ixD2F3_DEVICE_CAP2 … #define ixD2F3_DEVICE_CNTL2 … #define ixD2F3_DEVICE_STATUS2 … #define ixD2F3_LINK_CAP2 … #define ixD2F3_LINK_CNTL2 … #define ixD2F3_LINK_STATUS2 … #define ixD2F3_SLOT_CAP2 … #define ixD2F3_SLOT_CNTL2 … #define ixD2F3_SLOT_STATUS2 … #define ixD2F3_MSI_CAP_LIST … #define ixD2F3_MSI_MSG_CNTL … #define ixD2F3_MSI_MSG_ADDR_LO … #define ixD2F3_MSI_MSG_ADDR_HI … #define ixD2F3_MSI_MSG_DATA_64 … #define ixD2F3_MSI_MSG_DATA … #define ixD2F3_SSID_CAP_LIST … #define ixD2F3_SSID_CAP … #define ixD2F3_MSI_MAP_CAP_LIST … #define ixD2F3_MSI_MAP_CAP … #define ixD2F3_MSI_MAP_ADDR_LO … #define ixD2F3_MSI_MAP_ADDR_HI … #define ixD2F3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define ixD2F3_PCIE_VENDOR_SPECIFIC_HDR … #define ixD2F3_PCIE_VENDOR_SPECIFIC1 … #define ixD2F3_PCIE_VENDOR_SPECIFIC2 … #define ixD2F3_PCIE_VC_ENH_CAP_LIST … #define ixD2F3_PCIE_PORT_VC_CAP_REG1 … #define ixD2F3_PCIE_PORT_VC_CAP_REG2 … #define ixD2F3_PCIE_PORT_VC_CNTL … #define ixD2F3_PCIE_PORT_VC_STATUS … #define ixD2F3_PCIE_VC0_RESOURCE_CAP … #define ixD2F3_PCIE_VC0_RESOURCE_CNTL … #define ixD2F3_PCIE_VC0_RESOURCE_STATUS … #define ixD2F3_PCIE_VC1_RESOURCE_CAP … #define ixD2F3_PCIE_VC1_RESOURCE_CNTL … #define ixD2F3_PCIE_VC1_RESOURCE_STATUS … #define ixD2F3_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define ixD2F3_PCIE_DEV_SERIAL_NUM_DW1 … #define ixD2F3_PCIE_DEV_SERIAL_NUM_DW2 … #define ixD2F3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define ixD2F3_PCIE_UNCORR_ERR_STATUS … #define ixD2F3_PCIE_UNCORR_ERR_MASK … #define ixD2F3_PCIE_UNCORR_ERR_SEVERITY … #define ixD2F3_PCIE_CORR_ERR_STATUS … #define ixD2F3_PCIE_CORR_ERR_MASK … #define ixD2F3_PCIE_ADV_ERR_CAP_CNTL … #define ixD2F3_PCIE_HDR_LOG0 … #define ixD2F3_PCIE_HDR_LOG1 … #define ixD2F3_PCIE_HDR_LOG2 … #define ixD2F3_PCIE_HDR_LOG3 … #define ixD2F3_PCIE_ROOT_ERR_CMD … #define ixD2F3_PCIE_ROOT_ERR_STATUS … #define ixD2F3_PCIE_ERR_SRC_ID … #define ixD2F3_PCIE_TLP_PREFIX_LOG0 … #define ixD2F3_PCIE_TLP_PREFIX_LOG1 … #define ixD2F3_PCIE_TLP_PREFIX_LOG2 … #define ixD2F3_PCIE_TLP_PREFIX_LOG3 … #define ixD2F3_PCIE_SECONDARY_ENH_CAP_LIST … #define ixD2F3_PCIE_LINK_CNTL3 … #define ixD2F3_PCIE_LANE_ERROR_STATUS … #define ixD2F3_PCIE_LANE_0_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_1_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_2_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_3_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_4_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_5_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_6_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_7_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_8_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_9_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_10_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_11_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_12_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_13_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_14_EQUALIZATION_CNTL … #define ixD2F3_PCIE_LANE_15_EQUALIZATION_CNTL … #define ixD2F3_PCIE_ACS_ENH_CAP_LIST … #define ixD2F3_PCIE_ACS_CAP … #define ixD2F3_PCIE_ACS_CNTL … #define ixD2F3_PCIE_MC_ENH_CAP_LIST … #define ixD2F3_PCIE_MC_CAP … #define ixD2F3_PCIE_MC_CNTL … #define ixD2F3_PCIE_MC_ADDR0 … #define ixD2F3_PCIE_MC_ADDR1 … #define ixD2F3_PCIE_MC_RCV0 … #define ixD2F3_PCIE_MC_RCV1 … #define ixD2F3_PCIE_MC_BLOCK_ALL0 … #define ixD2F3_PCIE_MC_BLOCK_ALL1 … #define ixD2F3_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define ixD2F3_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define ixD2F3_PCIE_MC_OVERLAY_BAR0 … #define ixD2F3_PCIE_MC_OVERLAY_BAR1 … #define ixD2F4_PCIE_PORT_INDEX … #define ixD2F4_PCIE_PORT_DATA … #define ixD2F4_PCIEP_RESERVED … #define ixD2F4_PCIEP_SCRATCH … #define ixD2F4_PCIEP_HW_DEBUG … #define ixD2F4_PCIEP_PORT_CNTL … #define ixD2F4_PCIE_TX_CNTL … #define ixD2F4_PCIE_TX_REQUESTER_ID … #define ixD2F4_PCIE_TX_VENDOR_SPECIFIC … #define ixD2F4_PCIE_TX_REQUEST_NUM_CNTL … #define ixD2F4_PCIE_TX_SEQ … #define ixD2F4_PCIE_TX_REPLAY … #define ixD2F4_PCIE_TX_ACK_LATENCY_LIMIT … #define ixD2F4_PCIE_TX_CREDITS_ADVT_P … #define ixD2F4_PCIE_TX_CREDITS_ADVT_NP … #define ixD2F4_PCIE_TX_CREDITS_ADVT_CPL … #define ixD2F4_PCIE_TX_CREDITS_INIT_P … #define ixD2F4_PCIE_TX_CREDITS_INIT_NP … #define ixD2F4_PCIE_TX_CREDITS_INIT_CPL … #define ixD2F4_PCIE_TX_CREDITS_STATUS … #define ixD2F4_PCIE_TX_CREDITS_FCU_THRESHOLD … #define ixD2F4_PCIE_P_PORT_LANE_STATUS … #define ixD2F4_PCIE_FC_P … #define ixD2F4_PCIE_FC_NP … #define ixD2F4_PCIE_FC_CPL … #define ixD2F4_PCIE_ERR_CNTL … #define ixD2F4_PCIE_RX_CNTL … #define ixD2F4_PCIE_RX_EXPECTED_SEQNUM … #define ixD2F4_PCIE_RX_VENDOR_SPECIFIC … #define ixD2F4_PCIE_RX_CNTL3 … #define ixD2F4_PCIE_RX_CREDITS_ALLOCATED_P … #define ixD2F4_PCIE_RX_CREDITS_ALLOCATED_NP … #define ixD2F4_PCIE_RX_CREDITS_ALLOCATED_CPL … #define ixD2F4_PCIEP_ERROR_INJECT_PHYSICAL … #define ixD2F4_PCIEP_ERROR_INJECT_TRANSACTION … #define ixD2F4_PCIE_LC_CNTL … #define ixD2F4_PCIE_LC_CNTL2 … #define ixD2F4_PCIE_LC_CNTL3 … #define ixD2F4_PCIE_LC_CNTL4 … #define ixD2F4_PCIE_LC_CNTL5 … #define ixD2F4_PCIE_LC_CNTL6 … #define ixD2F4_PCIE_LC_BW_CHANGE_CNTL … #define ixD2F4_PCIE_LC_TRAINING_CNTL … #define ixD2F4_PCIE_LC_LINK_WIDTH_CNTL … #define ixD2F4_PCIE_LC_N_FTS_CNTL … #define ixD2F4_PCIE_LC_SPEED_CNTL … #define ixD2F4_PCIE_LC_CDR_CNTL … #define ixD2F4_PCIE_LC_LANE_CNTL … #define ixD2F4_PCIE_LC_FORCE_COEFF … #define ixD2F4_PCIE_LC_BEST_EQ_SETTINGS … #define ixD2F4_PCIE_LC_FORCE_EQ_REQ_COEFF … #define ixD2F4_PCIE_LC_STATE0 … #define ixD2F4_PCIE_LC_STATE1 … #define ixD2F4_PCIE_LC_STATE2 … #define ixD2F4_PCIE_LC_STATE3 … #define ixD2F4_PCIE_LC_STATE4 … #define ixD2F4_PCIE_LC_STATE5 … #define ixD2F4_PCIEP_STRAP_LC … #define ixD2F4_PCIEP_STRAP_MISC … #define ixD2F4_PCIEP_BCH_ECC_CNTL … #define ixD2F4_PCIEP_HPGI_PRIVATE … #define ixD2F4_PCIEP_HPGI … #define ixD2F4_VENDOR_ID … #define ixD2F4_DEVICE_ID … #define ixD2F4_COMMAND … #define ixD2F4_STATUS … #define ixD2F4_REVISION_ID … #define ixD2F4_PROG_INTERFACE … #define ixD2F4_SUB_CLASS … #define ixD2F4_BASE_CLASS … #define ixD2F4_CACHE_LINE … #define ixD2F4_LATENCY … #define ixD2F4_HEADER … #define ixD2F4_BIST … #define ixD2F4_SUB_BUS_NUMBER_LATENCY … #define ixD2F4_IO_BASE_LIMIT … #define ixD2F4_SECONDARY_STATUS … #define ixD2F4_MEM_BASE_LIMIT … #define ixD2F4_PREF_BASE_LIMIT … #define ixD2F4_PREF_BASE_UPPER … #define ixD2F4_PREF_LIMIT_UPPER … #define ixD2F4_IO_BASE_LIMIT_HI … #define ixD2F4_IRQ_BRIDGE_CNTL … #define ixD2F4_CAP_PTR … #define ixD2F4_INTERRUPT_LINE … #define ixD2F4_INTERRUPT_PIN … #define ixD2F4_EXT_BRIDGE_CNTL … #define ixD2F4_PMI_CAP_LIST … #define ixD2F4_PMI_CAP … #define ixD2F4_PMI_STATUS_CNTL … #define ixD2F4_PCIE_CAP_LIST … #define ixD2F4_PCIE_CAP … #define ixD2F4_DEVICE_CAP … #define ixD2F4_DEVICE_CNTL … #define ixD2F4_DEVICE_STATUS … #define ixD2F4_LINK_CAP … #define ixD2F4_LINK_CNTL … #define ixD2F4_LINK_STATUS … #define ixD2F4_SLOT_CAP … #define ixD2F4_SLOT_CNTL … #define ixD2F4_SLOT_STATUS … #define ixD2F4_ROOT_CNTL … #define ixD2F4_ROOT_CAP … #define ixD2F4_ROOT_STATUS … #define ixD2F4_DEVICE_CAP2 … #define ixD2F4_DEVICE_CNTL2 … #define ixD2F4_DEVICE_STATUS2 … #define ixD2F4_LINK_CAP2 … #define ixD2F4_LINK_CNTL2 … #define ixD2F4_LINK_STATUS2 … #define ixD2F4_SLOT_CAP2 … #define ixD2F4_SLOT_CNTL2 … #define ixD2F4_SLOT_STATUS2 … #define ixD2F4_MSI_CAP_LIST … #define ixD2F4_MSI_MSG_CNTL … #define ixD2F4_MSI_MSG_ADDR_LO … #define ixD2F4_MSI_MSG_ADDR_HI … #define ixD2F4_MSI_MSG_DATA_64 … #define ixD2F4_MSI_MSG_DATA … #define ixD2F4_SSID_CAP_LIST … #define ixD2F4_SSID_CAP … #define ixD2F4_MSI_MAP_CAP_LIST … #define ixD2F4_MSI_MAP_CAP … #define ixD2F4_MSI_MAP_ADDR_LO … #define ixD2F4_MSI_MAP_ADDR_HI … #define ixD2F4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define ixD2F4_PCIE_VENDOR_SPECIFIC_HDR … #define ixD2F4_PCIE_VENDOR_SPECIFIC1 … #define ixD2F4_PCIE_VENDOR_SPECIFIC2 … #define ixD2F4_PCIE_VC_ENH_CAP_LIST … #define ixD2F4_PCIE_PORT_VC_CAP_REG1 … #define ixD2F4_PCIE_PORT_VC_CAP_REG2 … #define ixD2F4_PCIE_PORT_VC_CNTL … #define ixD2F4_PCIE_PORT_VC_STATUS … #define ixD2F4_PCIE_VC0_RESOURCE_CAP … #define ixD2F4_PCIE_VC0_RESOURCE_CNTL … #define ixD2F4_PCIE_VC0_RESOURCE_STATUS … #define ixD2F4_PCIE_VC1_RESOURCE_CAP … #define ixD2F4_PCIE_VC1_RESOURCE_CNTL … #define ixD2F4_PCIE_VC1_RESOURCE_STATUS … #define ixD2F4_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define ixD2F4_PCIE_DEV_SERIAL_NUM_DW1 … #define ixD2F4_PCIE_DEV_SERIAL_NUM_DW2 … #define ixD2F4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define ixD2F4_PCIE_UNCORR_ERR_STATUS … #define ixD2F4_PCIE_UNCORR_ERR_MASK … #define ixD2F4_PCIE_UNCORR_ERR_SEVERITY … #define ixD2F4_PCIE_CORR_ERR_STATUS … #define ixD2F4_PCIE_CORR_ERR_MASK … #define ixD2F4_PCIE_ADV_ERR_CAP_CNTL … #define ixD2F4_PCIE_HDR_LOG0 … #define ixD2F4_PCIE_HDR_LOG1 … #define ixD2F4_PCIE_HDR_LOG2 … #define ixD2F4_PCIE_HDR_LOG3 … #define ixD2F4_PCIE_ROOT_ERR_CMD … #define ixD2F4_PCIE_ROOT_ERR_STATUS … #define ixD2F4_PCIE_ERR_SRC_ID … #define ixD2F4_PCIE_TLP_PREFIX_LOG0 … #define ixD2F4_PCIE_TLP_PREFIX_LOG1 … #define ixD2F4_PCIE_TLP_PREFIX_LOG2 … #define ixD2F4_PCIE_TLP_PREFIX_LOG3 … #define ixD2F4_PCIE_SECONDARY_ENH_CAP_LIST … #define ixD2F4_PCIE_LINK_CNTL3 … #define ixD2F4_PCIE_LANE_ERROR_STATUS … #define ixD2F4_PCIE_LANE_0_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_1_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_2_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_3_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_4_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_5_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_6_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_7_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_8_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_9_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_10_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_11_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_12_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_13_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_14_EQUALIZATION_CNTL … #define ixD2F4_PCIE_LANE_15_EQUALIZATION_CNTL … #define ixD2F4_PCIE_ACS_ENH_CAP_LIST … #define ixD2F4_PCIE_ACS_CAP … #define ixD2F4_PCIE_ACS_CNTL … #define ixD2F4_PCIE_MC_ENH_CAP_LIST … #define ixD2F4_PCIE_MC_CAP … #define ixD2F4_PCIE_MC_CNTL … #define ixD2F4_PCIE_MC_ADDR0 … #define ixD2F4_PCIE_MC_ADDR1 … #define ixD2F4_PCIE_MC_RCV0 … #define ixD2F4_PCIE_MC_RCV1 … #define ixD2F4_PCIE_MC_BLOCK_ALL0 … #define ixD2F4_PCIE_MC_BLOCK_ALL1 … #define ixD2F4_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define ixD2F4_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define ixD2F4_PCIE_MC_OVERLAY_BAR0 … #define ixD2F4_PCIE_MC_OVERLAY_BAR1 … #define ixD2F5_PCIE_PORT_INDEX … #define ixD2F5_PCIE_PORT_DATA … #define ixD2F5_PCIEP_RESERVED … #define ixD2F5_PCIEP_SCRATCH … #define ixD2F5_PCIEP_HW_DEBUG … #define ixD2F5_PCIEP_PORT_CNTL … #define ixD2F5_PCIE_TX_CNTL … #define ixD2F5_PCIE_TX_REQUESTER_ID … #define ixD2F5_PCIE_TX_VENDOR_SPECIFIC … #define ixD2F5_PCIE_TX_REQUEST_NUM_CNTL … #define ixD2F5_PCIE_TX_SEQ … #define ixD2F5_PCIE_TX_REPLAY … #define ixD2F5_PCIE_TX_ACK_LATENCY_LIMIT … #define ixD2F5_PCIE_TX_CREDITS_ADVT_P … #define ixD2F5_PCIE_TX_CREDITS_ADVT_NP … #define ixD2F5_PCIE_TX_CREDITS_ADVT_CPL … #define ixD2F5_PCIE_TX_CREDITS_INIT_P … #define ixD2F5_PCIE_TX_CREDITS_INIT_NP … #define ixD2F5_PCIE_TX_CREDITS_INIT_CPL … #define ixD2F5_PCIE_TX_CREDITS_STATUS … #define ixD2F5_PCIE_TX_CREDITS_FCU_THRESHOLD … #define ixD2F5_PCIE_P_PORT_LANE_STATUS … #define ixD2F5_PCIE_FC_P … #define ixD2F5_PCIE_FC_NP … #define ixD2F5_PCIE_FC_CPL … #define ixD2F5_PCIE_ERR_CNTL … #define ixD2F5_PCIE_RX_CNTL … #define ixD2F5_PCIE_RX_EXPECTED_SEQNUM … #define ixD2F5_PCIE_RX_VENDOR_SPECIFIC … #define ixD2F5_PCIE_RX_CNTL3 … #define ixD2F5_PCIE_RX_CREDITS_ALLOCATED_P … #define ixD2F5_PCIE_RX_CREDITS_ALLOCATED_NP … #define ixD2F5_PCIE_RX_CREDITS_ALLOCATED_CPL … #define ixD2F5_PCIEP_ERROR_INJECT_PHYSICAL … #define ixD2F5_PCIEP_ERROR_INJECT_TRANSACTION … #define ixD2F5_PCIE_LC_CNTL … #define ixD2F5_PCIE_LC_CNTL2 … #define ixD2F5_PCIE_LC_CNTL3 … #define ixD2F5_PCIE_LC_CNTL4 … #define ixD2F5_PCIE_LC_CNTL5 … #define ixD2F5_PCIE_LC_CNTL6 … #define ixD2F5_PCIE_LC_BW_CHANGE_CNTL … #define ixD2F5_PCIE_LC_TRAINING_CNTL … #define ixD2F5_PCIE_LC_LINK_WIDTH_CNTL … #define ixD2F5_PCIE_LC_N_FTS_CNTL … #define ixD2F5_PCIE_LC_SPEED_CNTL … #define ixD2F5_PCIE_LC_CDR_CNTL … #define ixD2F5_PCIE_LC_LANE_CNTL … #define ixD2F5_PCIE_LC_FORCE_COEFF … #define ixD2F5_PCIE_LC_BEST_EQ_SETTINGS … #define ixD2F5_PCIE_LC_FORCE_EQ_REQ_COEFF … #define ixD2F5_PCIE_LC_STATE0 … #define ixD2F5_PCIE_LC_STATE1 … #define ixD2F5_PCIE_LC_STATE2 … #define ixD2F5_PCIE_LC_STATE3 … #define ixD2F5_PCIE_LC_STATE4 … #define ixD2F5_PCIE_LC_STATE5 … #define ixD2F5_PCIEP_STRAP_LC … #define ixD2F5_PCIEP_STRAP_MISC … #define ixD2F5_PCIEP_BCH_ECC_CNTL … #define ixD2F5_PCIEP_HPGI_PRIVATE … #define ixD2F5_PCIEP_HPGI … #define ixD2F5_VENDOR_ID … #define ixD2F5_DEVICE_ID … #define ixD2F5_COMMAND … #define ixD2F5_STATUS … #define ixD2F5_REVISION_ID … #define ixD2F5_PROG_INTERFACE … #define ixD2F5_SUB_CLASS … #define ixD2F5_BASE_CLASS … #define ixD2F5_CACHE_LINE … #define ixD2F5_LATENCY … #define ixD2F5_HEADER … #define ixD2F5_BIST … #define ixD2F5_SUB_BUS_NUMBER_LATENCY … #define ixD2F5_IO_BASE_LIMIT … #define ixD2F5_SECONDARY_STATUS … #define ixD2F5_MEM_BASE_LIMIT … #define ixD2F5_PREF_BASE_LIMIT … #define ixD2F5_PREF_BASE_UPPER … #define ixD2F5_PREF_LIMIT_UPPER … #define ixD2F5_IO_BASE_LIMIT_HI … #define ixD2F5_IRQ_BRIDGE_CNTL … #define ixD2F5_CAP_PTR … #define ixD2F5_INTERRUPT_LINE … #define ixD2F5_INTERRUPT_PIN … #define ixD2F5_EXT_BRIDGE_CNTL … #define ixD2F5_PMI_CAP_LIST … #define ixD2F5_PMI_CAP … #define ixD2F5_PMI_STATUS_CNTL … #define ixD2F5_PCIE_CAP_LIST … #define ixD2F5_PCIE_CAP … #define ixD2F5_DEVICE_CAP … #define ixD2F5_DEVICE_CNTL … #define ixD2F5_DEVICE_STATUS … #define ixD2F5_LINK_CAP … #define ixD2F5_LINK_CNTL … #define ixD2F5_LINK_STATUS … #define ixD2F5_SLOT_CAP … #define ixD2F5_SLOT_CNTL … #define ixD2F5_SLOT_STATUS … #define ixD2F5_ROOT_CNTL … #define ixD2F5_ROOT_CAP … #define ixD2F5_ROOT_STATUS … #define ixD2F5_DEVICE_CAP2 … #define ixD2F5_DEVICE_CNTL2 … #define ixD2F5_DEVICE_STATUS2 … #define ixD2F5_LINK_CAP2 … #define ixD2F5_LINK_CNTL2 … #define ixD2F5_LINK_STATUS2 … #define ixD2F5_SLOT_CAP2 … #define ixD2F5_SLOT_CNTL2 … #define ixD2F5_SLOT_STATUS2 … #define ixD2F5_MSI_CAP_LIST … #define ixD2F5_MSI_MSG_CNTL … #define ixD2F5_MSI_MSG_ADDR_LO … #define ixD2F5_MSI_MSG_ADDR_HI … #define ixD2F5_MSI_MSG_DATA_64 … #define ixD2F5_MSI_MSG_DATA … #define ixD2F5_SSID_CAP_LIST … #define ixD2F5_SSID_CAP … #define ixD2F5_MSI_MAP_CAP_LIST … #define ixD2F5_MSI_MAP_CAP … #define ixD2F5_MSI_MAP_ADDR_LO … #define ixD2F5_MSI_MAP_ADDR_HI … #define ixD2F5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define ixD2F5_PCIE_VENDOR_SPECIFIC_HDR … #define ixD2F5_PCIE_VENDOR_SPECIFIC1 … #define ixD2F5_PCIE_VENDOR_SPECIFIC2 … #define ixD2F5_PCIE_VC_ENH_CAP_LIST … #define ixD2F5_PCIE_PORT_VC_CAP_REG1 … #define ixD2F5_PCIE_PORT_VC_CAP_REG2 … #define ixD2F5_PCIE_PORT_VC_CNTL … #define ixD2F5_PCIE_PORT_VC_STATUS … #define ixD2F5_PCIE_VC0_RESOURCE_CAP … #define ixD2F5_PCIE_VC0_RESOURCE_CNTL … #define ixD2F5_PCIE_VC0_RESOURCE_STATUS … #define ixD2F5_PCIE_VC1_RESOURCE_CAP … #define ixD2F5_PCIE_VC1_RESOURCE_CNTL … #define ixD2F5_PCIE_VC1_RESOURCE_STATUS … #define ixD2F5_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define ixD2F5_PCIE_DEV_SERIAL_NUM_DW1 … #define ixD2F5_PCIE_DEV_SERIAL_NUM_DW2 … #define ixD2F5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define ixD2F5_PCIE_UNCORR_ERR_STATUS … #define ixD2F5_PCIE_UNCORR_ERR_MASK … #define ixD2F5_PCIE_UNCORR_ERR_SEVERITY … #define ixD2F5_PCIE_CORR_ERR_STATUS … #define ixD2F5_PCIE_CORR_ERR_MASK … #define ixD2F5_PCIE_ADV_ERR_CAP_CNTL … #define ixD2F5_PCIE_HDR_LOG0 … #define ixD2F5_PCIE_HDR_LOG1 … #define ixD2F5_PCIE_HDR_LOG2 … #define ixD2F5_PCIE_HDR_LOG3 … #define ixD2F5_PCIE_ROOT_ERR_CMD … #define ixD2F5_PCIE_ROOT_ERR_STATUS … #define ixD2F5_PCIE_ERR_SRC_ID … #define ixD2F5_PCIE_TLP_PREFIX_LOG0 … #define ixD2F5_PCIE_TLP_PREFIX_LOG1 … #define ixD2F5_PCIE_TLP_PREFIX_LOG2 … #define ixD2F5_PCIE_TLP_PREFIX_LOG3 … #define ixD2F5_PCIE_SECONDARY_ENH_CAP_LIST … #define ixD2F5_PCIE_LINK_CNTL3 … #define ixD2F5_PCIE_LANE_ERROR_STATUS … #define ixD2F5_PCIE_LANE_0_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_1_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_2_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_3_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_4_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_5_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_6_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_7_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_8_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_9_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_10_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_11_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_12_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_13_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_14_EQUALIZATION_CNTL … #define ixD2F5_PCIE_LANE_15_EQUALIZATION_CNTL … #define ixD2F5_PCIE_ACS_ENH_CAP_LIST … #define ixD2F5_PCIE_ACS_CAP … #define ixD2F5_PCIE_ACS_CNTL … #define ixD2F5_PCIE_MC_ENH_CAP_LIST … #define ixD2F5_PCIE_MC_CAP … #define ixD2F5_PCIE_MC_CNTL … #define ixD2F5_PCIE_MC_ADDR0 … #define ixD2F5_PCIE_MC_ADDR1 … #define ixD2F5_PCIE_MC_RCV0 … #define ixD2F5_PCIE_MC_RCV1 … #define ixD2F5_PCIE_MC_BLOCK_ALL0 … #define ixD2F5_PCIE_MC_BLOCK_ALL1 … #define ixD2F5_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define ixD2F5_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define ixD2F5_PCIE_MC_OVERLAY_BAR0 … #define ixD2F5_PCIE_MC_OVERLAY_BAR1 … #define ixD3F1_PCIE_PORT_INDEX … #define ixD3F1_PCIE_PORT_DATA … #define ixD3F1_PCIEP_RESERVED … #define ixD3F1_PCIEP_SCRATCH … #define ixD3F1_PCIEP_HW_DEBUG … #define ixD3F1_PCIEP_PORT_CNTL … #define ixD3F1_PCIE_TX_CNTL … #define ixD3F1_PCIE_TX_REQUESTER_ID … #define ixD3F1_PCIE_TX_VENDOR_SPECIFIC … #define ixD3F1_PCIE_TX_REQUEST_NUM_CNTL … #define ixD3F1_PCIE_TX_SEQ … #define ixD3F1_PCIE_TX_REPLAY … #define ixD3F1_PCIE_TX_ACK_LATENCY_LIMIT … #define ixD3F1_PCIE_TX_CREDITS_ADVT_P … #define ixD3F1_PCIE_TX_CREDITS_ADVT_NP … #define ixD3F1_PCIE_TX_CREDITS_ADVT_CPL … #define ixD3F1_PCIE_TX_CREDITS_INIT_P … #define ixD3F1_PCIE_TX_CREDITS_INIT_NP … #define ixD3F1_PCIE_TX_CREDITS_INIT_CPL … #define ixD3F1_PCIE_TX_CREDITS_STATUS … #define ixD3F1_PCIE_TX_CREDITS_FCU_THRESHOLD … #define ixD3F1_PCIE_P_PORT_LANE_STATUS … #define ixD3F1_PCIE_FC_P … #define ixD3F1_PCIE_FC_NP … #define ixD3F1_PCIE_FC_CPL … #define ixD3F1_PCIE_ERR_CNTL … #define ixD3F1_PCIE_RX_CNTL … #define ixD3F1_PCIE_RX_EXPECTED_SEQNUM … #define ixD3F1_PCIE_RX_VENDOR_SPECIFIC … #define ixD3F1_PCIE_RX_CNTL3 … #define ixD3F1_PCIE_RX_CREDITS_ALLOCATED_P … #define ixD3F1_PCIE_RX_CREDITS_ALLOCATED_NP … #define ixD3F1_PCIE_RX_CREDITS_ALLOCATED_CPL … #define ixD3F1_PCIEP_ERROR_INJECT_PHYSICAL … #define ixD3F1_PCIEP_ERROR_INJECT_TRANSACTION … #define ixD3F1_PCIE_LC_CNTL … #define ixD3F1_PCIE_LC_CNTL2 … #define ixD3F1_PCIE_LC_CNTL3 … #define ixD3F1_PCIE_LC_CNTL4 … #define ixD3F1_PCIE_LC_CNTL5 … #define ixD3F1_PCIE_LC_CNTL6 … #define ixD3F1_PCIE_LC_BW_CHANGE_CNTL … #define ixD3F1_PCIE_LC_TRAINING_CNTL … #define ixD3F1_PCIE_LC_LINK_WIDTH_CNTL … #define ixD3F1_PCIE_LC_N_FTS_CNTL … #define ixD3F1_PCIE_LC_SPEED_CNTL … #define ixD3F1_PCIE_LC_CDR_CNTL … #define ixD3F1_PCIE_LC_LANE_CNTL … #define ixD3F1_PCIE_LC_FORCE_COEFF … #define ixD3F1_PCIE_LC_BEST_EQ_SETTINGS … #define ixD3F1_PCIE_LC_FORCE_EQ_REQ_COEFF … #define ixD3F1_PCIE_LC_STATE0 … #define ixD3F1_PCIE_LC_STATE1 … #define ixD3F1_PCIE_LC_STATE2 … #define ixD3F1_PCIE_LC_STATE3 … #define ixD3F1_PCIE_LC_STATE4 … #define ixD3F1_PCIE_LC_STATE5 … #define ixD3F1_PCIEP_STRAP_LC … #define ixD3F1_PCIEP_STRAP_MISC … #define ixD3F1_PCIEP_BCH_ECC_CNTL … #define ixD3F1_PCIEP_HPGI_PRIVATE … #define ixD3F1_PCIEP_HPGI … #define ixD3F1_VENDOR_ID … #define ixD3F1_DEVICE_ID … #define ixD3F1_COMMAND … #define ixD3F1_STATUS … #define ixD3F1_REVISION_ID … #define ixD3F1_PROG_INTERFACE … #define ixD3F1_SUB_CLASS … #define ixD3F1_BASE_CLASS … #define ixD3F1_CACHE_LINE … #define ixD3F1_LATENCY … #define ixD3F1_HEADER … #define ixD3F1_BIST … #define ixD3F1_SUB_BUS_NUMBER_LATENCY … #define ixD3F1_IO_BASE_LIMIT … #define ixD3F1_SECONDARY_STATUS … #define ixD3F1_MEM_BASE_LIMIT … #define ixD3F1_PREF_BASE_LIMIT … #define ixD3F1_PREF_BASE_UPPER … #define ixD3F1_PREF_LIMIT_UPPER … #define ixD3F1_IO_BASE_LIMIT_HI … #define ixD3F1_IRQ_BRIDGE_CNTL … #define ixD3F1_CAP_PTR … #define ixD3F1_INTERRUPT_LINE … #define ixD3F1_INTERRUPT_PIN … #define ixD3F1_EXT_BRIDGE_CNTL … #define ixD3F1_PMI_CAP_LIST … #define ixD3F1_PMI_CAP … #define ixD3F1_PMI_STATUS_CNTL … #define ixD3F1_PCIE_CAP_LIST … #define ixD3F1_PCIE_CAP … #define ixD3F1_DEVICE_CAP … #define ixD3F1_DEVICE_CNTL … #define ixD3F1_DEVICE_STATUS … #define ixD3F1_LINK_CAP … #define ixD3F1_LINK_CNTL … #define ixD3F1_LINK_STATUS … #define ixD3F1_SLOT_CAP … #define ixD3F1_SLOT_CNTL … #define ixD3F1_SLOT_STATUS … #define ixD3F1_ROOT_CNTL … #define ixD3F1_ROOT_CAP … #define ixD3F1_ROOT_STATUS … #define ixD3F1_DEVICE_CAP2 … #define ixD3F1_DEVICE_CNTL2 … #define ixD3F1_DEVICE_STATUS2 … #define ixD3F1_LINK_CAP2 … #define ixD3F1_LINK_CNTL2 … #define ixD3F1_LINK_STATUS2 … #define ixD3F1_SLOT_CAP2 … #define ixD3F1_SLOT_CNTL2 … #define ixD3F1_SLOT_STATUS2 … #define ixD3F1_MSI_CAP_LIST … #define ixD3F1_MSI_MSG_CNTL … #define ixD3F1_MSI_MSG_ADDR_LO … #define ixD3F1_MSI_MSG_ADDR_HI … #define ixD3F1_MSI_MSG_DATA_64 … #define ixD3F1_MSI_MSG_DATA … #define ixD3F1_SSID_CAP_LIST … #define ixD3F1_SSID_CAP … #define ixD3F1_MSI_MAP_CAP_LIST … #define ixD3F1_MSI_MAP_CAP … #define ixD3F1_MSI_MAP_ADDR_LO … #define ixD3F1_MSI_MAP_ADDR_HI … #define ixD3F1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define ixD3F1_PCIE_VENDOR_SPECIFIC_HDR … #define ixD3F1_PCIE_VENDOR_SPECIFIC1 … #define ixD3F1_PCIE_VENDOR_SPECIFIC2 … #define ixD3F1_PCIE_VC_ENH_CAP_LIST … #define ixD3F1_PCIE_PORT_VC_CAP_REG1 … #define ixD3F1_PCIE_PORT_VC_CAP_REG2 … #define ixD3F1_PCIE_PORT_VC_CNTL … #define ixD3F1_PCIE_PORT_VC_STATUS … #define ixD3F1_PCIE_VC0_RESOURCE_CAP … #define ixD3F1_PCIE_VC0_RESOURCE_CNTL … #define ixD3F1_PCIE_VC0_RESOURCE_STATUS … #define ixD3F1_PCIE_VC1_RESOURCE_CAP … #define ixD3F1_PCIE_VC1_RESOURCE_CNTL … #define ixD3F1_PCIE_VC1_RESOURCE_STATUS … #define ixD3F1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define ixD3F1_PCIE_DEV_SERIAL_NUM_DW1 … #define ixD3F1_PCIE_DEV_SERIAL_NUM_DW2 … #define ixD3F1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define ixD3F1_PCIE_UNCORR_ERR_STATUS … #define ixD3F1_PCIE_UNCORR_ERR_MASK … #define ixD3F1_PCIE_UNCORR_ERR_SEVERITY … #define ixD3F1_PCIE_CORR_ERR_STATUS … #define ixD3F1_PCIE_CORR_ERR_MASK … #define ixD3F1_PCIE_ADV_ERR_CAP_CNTL … #define ixD3F1_PCIE_HDR_LOG0 … #define ixD3F1_PCIE_HDR_LOG1 … #define ixD3F1_PCIE_HDR_LOG2 … #define ixD3F1_PCIE_HDR_LOG3 … #define ixD3F1_PCIE_ROOT_ERR_CMD … #define ixD3F1_PCIE_ROOT_ERR_STATUS … #define ixD3F1_PCIE_ERR_SRC_ID … #define ixD3F1_PCIE_TLP_PREFIX_LOG0 … #define ixD3F1_PCIE_TLP_PREFIX_LOG1 … #define ixD3F1_PCIE_TLP_PREFIX_LOG2 … #define ixD3F1_PCIE_TLP_PREFIX_LOG3 … #define ixD3F1_PCIE_SECONDARY_ENH_CAP_LIST … #define ixD3F1_PCIE_LINK_CNTL3 … #define ixD3F1_PCIE_LANE_ERROR_STATUS … #define ixD3F1_PCIE_LANE_0_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_1_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_2_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_3_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_4_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_5_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_6_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_7_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_8_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_9_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_10_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_11_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_12_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_13_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_14_EQUALIZATION_CNTL … #define ixD3F1_PCIE_LANE_15_EQUALIZATION_CNTL … #define ixD3F1_PCIE_ACS_ENH_CAP_LIST … #define ixD3F1_PCIE_ACS_CAP … #define ixD3F1_PCIE_ACS_CNTL … #define ixD3F1_PCIE_MC_ENH_CAP_LIST … #define ixD3F1_PCIE_MC_CAP … #define ixD3F1_PCIE_MC_CNTL … #define ixD3F1_PCIE_MC_ADDR0 … #define ixD3F1_PCIE_MC_ADDR1 … #define ixD3F1_PCIE_MC_RCV0 … #define ixD3F1_PCIE_MC_RCV1 … #define ixD3F1_PCIE_MC_BLOCK_ALL0 … #define ixD3F1_PCIE_MC_BLOCK_ALL1 … #define ixD3F1_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define ixD3F1_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define ixD3F1_PCIE_MC_OVERLAY_BAR0 … #define ixD3F1_PCIE_MC_OVERLAY_BAR1 … #define ixD3F2_PCIE_PORT_INDEX … #define ixD3F2_PCIE_PORT_DATA … #define ixD3F2_PCIEP_RESERVED … #define ixD3F2_PCIEP_SCRATCH … #define ixD3F2_PCIEP_HW_DEBUG … #define ixD3F2_PCIEP_PORT_CNTL … #define ixD3F2_PCIE_TX_CNTL … #define ixD3F2_PCIE_TX_REQUESTER_ID … #define ixD3F2_PCIE_TX_VENDOR_SPECIFIC … #define ixD3F2_PCIE_TX_REQUEST_NUM_CNTL … #define ixD3F2_PCIE_TX_SEQ … #define ixD3F2_PCIE_TX_REPLAY … #define ixD3F2_PCIE_TX_ACK_LATENCY_LIMIT … #define ixD3F2_PCIE_TX_CREDITS_ADVT_P … #define ixD3F2_PCIE_TX_CREDITS_ADVT_NP … #define ixD3F2_PCIE_TX_CREDITS_ADVT_CPL … #define ixD3F2_PCIE_TX_CREDITS_INIT_P … #define ixD3F2_PCIE_TX_CREDITS_INIT_NP … #define ixD3F2_PCIE_TX_CREDITS_INIT_CPL … #define ixD3F2_PCIE_TX_CREDITS_STATUS … #define ixD3F2_PCIE_TX_CREDITS_FCU_THRESHOLD … #define ixD3F2_PCIE_P_PORT_LANE_STATUS … #define ixD3F2_PCIE_FC_P … #define ixD3F2_PCIE_FC_NP … #define ixD3F2_PCIE_FC_CPL … #define ixD3F2_PCIE_ERR_CNTL … #define ixD3F2_PCIE_RX_CNTL … #define ixD3F2_PCIE_RX_EXPECTED_SEQNUM … #define ixD3F2_PCIE_RX_VENDOR_SPECIFIC … #define ixD3F2_PCIE_RX_CNTL3 … #define ixD3F2_PCIE_RX_CREDITS_ALLOCATED_P … #define ixD3F2_PCIE_RX_CREDITS_ALLOCATED_NP … #define ixD3F2_PCIE_RX_CREDITS_ALLOCATED_CPL … #define ixD3F2_PCIEP_ERROR_INJECT_PHYSICAL … #define ixD3F2_PCIEP_ERROR_INJECT_TRANSACTION … #define ixD3F2_PCIE_LC_CNTL … #define ixD3F2_PCIE_LC_CNTL2 … #define ixD3F2_PCIE_LC_CNTL3 … #define ixD3F2_PCIE_LC_CNTL4 … #define ixD3F2_PCIE_LC_CNTL5 … #define ixD3F2_PCIE_LC_CNTL6 … #define ixD3F2_PCIE_LC_BW_CHANGE_CNTL … #define ixD3F2_PCIE_LC_TRAINING_CNTL … #define ixD3F2_PCIE_LC_LINK_WIDTH_CNTL … #define ixD3F2_PCIE_LC_N_FTS_CNTL … #define ixD3F2_PCIE_LC_SPEED_CNTL … #define ixD3F2_PCIE_LC_CDR_CNTL … #define ixD3F2_PCIE_LC_LANE_CNTL … #define ixD3F2_PCIE_LC_FORCE_COEFF … #define ixD3F2_PCIE_LC_BEST_EQ_SETTINGS … #define ixD3F2_PCIE_LC_FORCE_EQ_REQ_COEFF … #define ixD3F2_PCIE_LC_STATE0 … #define ixD3F2_PCIE_LC_STATE1 … #define ixD3F2_PCIE_LC_STATE2 … #define ixD3F2_PCIE_LC_STATE3 … #define ixD3F2_PCIE_LC_STATE4 … #define ixD3F2_PCIE_LC_STATE5 … #define ixD3F2_PCIEP_STRAP_LC … #define ixD3F2_PCIEP_STRAP_MISC … #define ixD3F2_PCIEP_BCH_ECC_CNTL … #define ixD3F2_PCIEP_HPGI_PRIVATE … #define ixD3F2_PCIEP_HPGI … #define ixD3F2_VENDOR_ID … #define ixD3F2_DEVICE_ID … #define ixD3F2_COMMAND … #define ixD3F2_STATUS … #define ixD3F2_REVISION_ID … #define ixD3F2_PROG_INTERFACE … #define ixD3F2_SUB_CLASS … #define ixD3F2_BASE_CLASS … #define ixD3F2_CACHE_LINE … #define ixD3F2_LATENCY … #define ixD3F2_HEADER … #define ixD3F2_BIST … #define ixD3F2_SUB_BUS_NUMBER_LATENCY … #define ixD3F2_IO_BASE_LIMIT … #define ixD3F2_SECONDARY_STATUS … #define ixD3F2_MEM_BASE_LIMIT … #define ixD3F2_PREF_BASE_LIMIT … #define ixD3F2_PREF_BASE_UPPER … #define ixD3F2_PREF_LIMIT_UPPER … #define ixD3F2_IO_BASE_LIMIT_HI … #define ixD3F2_IRQ_BRIDGE_CNTL … #define ixD3F2_CAP_PTR … #define ixD3F2_INTERRUPT_LINE … #define ixD3F2_INTERRUPT_PIN … #define ixD3F2_EXT_BRIDGE_CNTL … #define ixD3F2_PMI_CAP_LIST … #define ixD3F2_PMI_CAP … #define ixD3F2_PMI_STATUS_CNTL … #define ixD3F2_PCIE_CAP_LIST … #define ixD3F2_PCIE_CAP … #define ixD3F2_DEVICE_CAP … #define ixD3F2_DEVICE_CNTL … #define ixD3F2_DEVICE_STATUS … #define ixD3F2_LINK_CAP … #define ixD3F2_LINK_CNTL … #define ixD3F2_LINK_STATUS … #define ixD3F2_SLOT_CAP … #define ixD3F2_SLOT_CNTL … #define ixD3F2_SLOT_STATUS … #define ixD3F2_ROOT_CNTL … #define ixD3F2_ROOT_CAP … #define ixD3F2_ROOT_STATUS … #define ixD3F2_DEVICE_CAP2 … #define ixD3F2_DEVICE_CNTL2 … #define ixD3F2_DEVICE_STATUS2 … #define ixD3F2_LINK_CAP2 … #define ixD3F2_LINK_CNTL2 … #define ixD3F2_LINK_STATUS2 … #define ixD3F2_SLOT_CAP2 … #define ixD3F2_SLOT_CNTL2 … #define ixD3F2_SLOT_STATUS2 … #define ixD3F2_MSI_CAP_LIST … #define ixD3F2_MSI_MSG_CNTL … #define ixD3F2_MSI_MSG_ADDR_LO … #define ixD3F2_MSI_MSG_ADDR_HI … #define ixD3F2_MSI_MSG_DATA_64 … #define ixD3F2_MSI_MSG_DATA … #define ixD3F2_SSID_CAP_LIST … #define ixD3F2_SSID_CAP … #define ixD3F2_MSI_MAP_CAP_LIST … #define ixD3F2_MSI_MAP_CAP … #define ixD3F2_MSI_MAP_ADDR_LO … #define ixD3F2_MSI_MAP_ADDR_HI … #define ixD3F2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define ixD3F2_PCIE_VENDOR_SPECIFIC_HDR … #define ixD3F2_PCIE_VENDOR_SPECIFIC1 … #define ixD3F2_PCIE_VENDOR_SPECIFIC2 … #define ixD3F2_PCIE_VC_ENH_CAP_LIST … #define ixD3F2_PCIE_PORT_VC_CAP_REG1 … #define ixD3F2_PCIE_PORT_VC_CAP_REG2 … #define ixD3F2_PCIE_PORT_VC_CNTL … #define ixD3F2_PCIE_PORT_VC_STATUS … #define ixD3F2_PCIE_VC0_RESOURCE_CAP … #define ixD3F2_PCIE_VC0_RESOURCE_CNTL … #define ixD3F2_PCIE_VC0_RESOURCE_STATUS … #define ixD3F2_PCIE_VC1_RESOURCE_CAP … #define ixD3F2_PCIE_VC1_RESOURCE_CNTL … #define ixD3F2_PCIE_VC1_RESOURCE_STATUS … #define ixD3F2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define ixD3F2_PCIE_DEV_SERIAL_NUM_DW1 … #define ixD3F2_PCIE_DEV_SERIAL_NUM_DW2 … #define ixD3F2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define ixD3F2_PCIE_UNCORR_ERR_STATUS … #define ixD3F2_PCIE_UNCORR_ERR_MASK … #define ixD3F2_PCIE_UNCORR_ERR_SEVERITY … #define ixD3F2_PCIE_CORR_ERR_STATUS … #define ixD3F2_PCIE_CORR_ERR_MASK … #define ixD3F2_PCIE_ADV_ERR_CAP_CNTL … #define ixD3F2_PCIE_HDR_LOG0 … #define ixD3F2_PCIE_HDR_LOG1 … #define ixD3F2_PCIE_HDR_LOG2 … #define ixD3F2_PCIE_HDR_LOG3 … #define ixD3F2_PCIE_ROOT_ERR_CMD … #define ixD3F2_PCIE_ROOT_ERR_STATUS … #define ixD3F2_PCIE_ERR_SRC_ID … #define ixD3F2_PCIE_TLP_PREFIX_LOG0 … #define ixD3F2_PCIE_TLP_PREFIX_LOG1 … #define ixD3F2_PCIE_TLP_PREFIX_LOG2 … #define ixD3F2_PCIE_TLP_PREFIX_LOG3 … #define ixD3F2_PCIE_SECONDARY_ENH_CAP_LIST … #define ixD3F2_PCIE_LINK_CNTL3 … #define ixD3F2_PCIE_LANE_ERROR_STATUS … #define ixD3F2_PCIE_LANE_0_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_1_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_2_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_3_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_4_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_5_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_6_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_7_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_8_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_9_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_10_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_11_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_12_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_13_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_14_EQUALIZATION_CNTL … #define ixD3F2_PCIE_LANE_15_EQUALIZATION_CNTL … #define ixD3F2_PCIE_ACS_ENH_CAP_LIST … #define ixD3F2_PCIE_ACS_CAP … #define ixD3F2_PCIE_ACS_CNTL … #define ixD3F2_PCIE_MC_ENH_CAP_LIST … #define ixD3F2_PCIE_MC_CAP … #define ixD3F2_PCIE_MC_CNTL … #define ixD3F2_PCIE_MC_ADDR0 … #define ixD3F2_PCIE_MC_ADDR1 … #define ixD3F2_PCIE_MC_RCV0 … #define ixD3F2_PCIE_MC_RCV1 … #define ixD3F2_PCIE_MC_BLOCK_ALL0 … #define ixD3F2_PCIE_MC_BLOCK_ALL1 … #define ixD3F2_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define ixD3F2_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define ixD3F2_PCIE_MC_OVERLAY_BAR0 … #define ixD3F2_PCIE_MC_OVERLAY_BAR1 … #define ixD3F3_PCIE_PORT_INDEX … #define ixD3F3_PCIE_PORT_DATA … #define ixD3F3_PCIEP_RESERVED … #define ixD3F3_PCIEP_SCRATCH … #define ixD3F3_PCIEP_HW_DEBUG … #define ixD3F3_PCIEP_PORT_CNTL … #define ixD3F3_PCIE_TX_CNTL … #define ixD3F3_PCIE_TX_REQUESTER_ID … #define ixD3F3_PCIE_TX_VENDOR_SPECIFIC … #define ixD3F3_PCIE_TX_REQUEST_NUM_CNTL … #define ixD3F3_PCIE_TX_SEQ … #define ixD3F3_PCIE_TX_REPLAY … #define ixD3F3_PCIE_TX_ACK_LATENCY_LIMIT … #define ixD3F3_PCIE_TX_CREDITS_ADVT_P … #define ixD3F3_PCIE_TX_CREDITS_ADVT_NP … #define ixD3F3_PCIE_TX_CREDITS_ADVT_CPL … #define ixD3F3_PCIE_TX_CREDITS_INIT_P … #define ixD3F3_PCIE_TX_CREDITS_INIT_NP … #define ixD3F3_PCIE_TX_CREDITS_INIT_CPL … #define ixD3F3_PCIE_TX_CREDITS_STATUS … #define ixD3F3_PCIE_TX_CREDITS_FCU_THRESHOLD … #define ixD3F3_PCIE_P_PORT_LANE_STATUS … #define ixD3F3_PCIE_FC_P … #define ixD3F3_PCIE_FC_NP … #define ixD3F3_PCIE_FC_CPL … #define ixD3F3_PCIE_ERR_CNTL … #define ixD3F3_PCIE_RX_CNTL … #define ixD3F3_PCIE_RX_EXPECTED_SEQNUM … #define ixD3F3_PCIE_RX_VENDOR_SPECIFIC … #define ixD3F3_PCIE_RX_CNTL3 … #define ixD3F3_PCIE_RX_CREDITS_ALLOCATED_P … #define ixD3F3_PCIE_RX_CREDITS_ALLOCATED_NP … #define ixD3F3_PCIE_RX_CREDITS_ALLOCATED_CPL … #define ixD3F3_PCIEP_ERROR_INJECT_PHYSICAL … #define ixD3F3_PCIEP_ERROR_INJECT_TRANSACTION … #define ixD3F3_PCIE_LC_CNTL … #define ixD3F3_PCIE_LC_CNTL2 … #define ixD3F3_PCIE_LC_CNTL3 … #define ixD3F3_PCIE_LC_CNTL4 … #define ixD3F3_PCIE_LC_CNTL5 … #define ixD3F3_PCIE_LC_CNTL6 … #define ixD3F3_PCIE_LC_BW_CHANGE_CNTL … #define ixD3F3_PCIE_LC_TRAINING_CNTL … #define ixD3F3_PCIE_LC_LINK_WIDTH_CNTL … #define ixD3F3_PCIE_LC_N_FTS_CNTL … #define ixD3F3_PCIE_LC_SPEED_CNTL … #define ixD3F3_PCIE_LC_CDR_CNTL … #define ixD3F3_PCIE_LC_LANE_CNTL … #define ixD3F3_PCIE_LC_FORCE_COEFF … #define ixD3F3_PCIE_LC_BEST_EQ_SETTINGS … #define ixD3F3_PCIE_LC_FORCE_EQ_REQ_COEFF … #define ixD3F3_PCIE_LC_STATE0 … #define ixD3F3_PCIE_LC_STATE1 … #define ixD3F3_PCIE_LC_STATE2 … #define ixD3F3_PCIE_LC_STATE3 … #define ixD3F3_PCIE_LC_STATE4 … #define ixD3F3_PCIE_LC_STATE5 … #define ixD3F3_PCIEP_STRAP_LC … #define ixD3F3_PCIEP_STRAP_MISC … #define ixD3F3_PCIEP_BCH_ECC_CNTL … #define ixD3F3_PCIEP_HPGI_PRIVATE … #define ixD3F3_PCIEP_HPGI … #define ixD3F3_VENDOR_ID … #define ixD3F3_DEVICE_ID … #define ixD3F3_COMMAND … #define ixD3F3_STATUS … #define ixD3F3_REVISION_ID … #define ixD3F3_PROG_INTERFACE … #define ixD3F3_SUB_CLASS … #define ixD3F3_BASE_CLASS … #define ixD3F3_CACHE_LINE … #define ixD3F3_LATENCY … #define ixD3F3_HEADER … #define ixD3F3_BIST … #define ixD3F3_SUB_BUS_NUMBER_LATENCY … #define ixD3F3_IO_BASE_LIMIT … #define ixD3F3_SECONDARY_STATUS … #define ixD3F3_MEM_BASE_LIMIT … #define ixD3F3_PREF_BASE_LIMIT … #define ixD3F3_PREF_BASE_UPPER … #define ixD3F3_PREF_LIMIT_UPPER … #define ixD3F3_IO_BASE_LIMIT_HI … #define ixD3F3_IRQ_BRIDGE_CNTL … #define ixD3F3_CAP_PTR … #define ixD3F3_INTERRUPT_LINE … #define ixD3F3_INTERRUPT_PIN … #define ixD3F3_EXT_BRIDGE_CNTL … #define ixD3F3_PMI_CAP_LIST … #define ixD3F3_PMI_CAP … #define ixD3F3_PMI_STATUS_CNTL … #define ixD3F3_PCIE_CAP_LIST … #define ixD3F3_PCIE_CAP … #define ixD3F3_DEVICE_CAP … #define ixD3F3_DEVICE_CNTL … #define ixD3F3_DEVICE_STATUS … #define ixD3F3_LINK_CAP … #define ixD3F3_LINK_CNTL … #define ixD3F3_LINK_STATUS … #define ixD3F3_SLOT_CAP … #define ixD3F3_SLOT_CNTL … #define ixD3F3_SLOT_STATUS … #define ixD3F3_ROOT_CNTL … #define ixD3F3_ROOT_CAP … #define ixD3F3_ROOT_STATUS … #define ixD3F3_DEVICE_CAP2 … #define ixD3F3_DEVICE_CNTL2 … #define ixD3F3_DEVICE_STATUS2 … #define ixD3F3_LINK_CAP2 … #define ixD3F3_LINK_CNTL2 … #define ixD3F3_LINK_STATUS2 … #define ixD3F3_SLOT_CAP2 … #define ixD3F3_SLOT_CNTL2 … #define ixD3F3_SLOT_STATUS2 … #define ixD3F3_MSI_CAP_LIST … #define ixD3F3_MSI_MSG_CNTL … #define ixD3F3_MSI_MSG_ADDR_LO … #define ixD3F3_MSI_MSG_ADDR_HI … #define ixD3F3_MSI_MSG_DATA_64 … #define ixD3F3_MSI_MSG_DATA … #define ixD3F3_SSID_CAP_LIST … #define ixD3F3_SSID_CAP … #define ixD3F3_MSI_MAP_CAP_LIST … #define ixD3F3_MSI_MAP_CAP … #define ixD3F3_MSI_MAP_ADDR_LO … #define ixD3F3_MSI_MAP_ADDR_HI … #define ixD3F3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define ixD3F3_PCIE_VENDOR_SPECIFIC_HDR … #define ixD3F3_PCIE_VENDOR_SPECIFIC1 … #define ixD3F3_PCIE_VENDOR_SPECIFIC2 … #define ixD3F3_PCIE_VC_ENH_CAP_LIST … #define ixD3F3_PCIE_PORT_VC_CAP_REG1 … #define ixD3F3_PCIE_PORT_VC_CAP_REG2 … #define ixD3F3_PCIE_PORT_VC_CNTL … #define ixD3F3_PCIE_PORT_VC_STATUS … #define ixD3F3_PCIE_VC0_RESOURCE_CAP … #define ixD3F3_PCIE_VC0_RESOURCE_CNTL … #define ixD3F3_PCIE_VC0_RESOURCE_STATUS … #define ixD3F3_PCIE_VC1_RESOURCE_CAP … #define ixD3F3_PCIE_VC1_RESOURCE_CNTL … #define ixD3F3_PCIE_VC1_RESOURCE_STATUS … #define ixD3F3_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define ixD3F3_PCIE_DEV_SERIAL_NUM_DW1 … #define ixD3F3_PCIE_DEV_SERIAL_NUM_DW2 … #define ixD3F3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define ixD3F3_PCIE_UNCORR_ERR_STATUS … #define ixD3F3_PCIE_UNCORR_ERR_MASK … #define ixD3F3_PCIE_UNCORR_ERR_SEVERITY … #define ixD3F3_PCIE_CORR_ERR_STATUS … #define ixD3F3_PCIE_CORR_ERR_MASK … #define ixD3F3_PCIE_ADV_ERR_CAP_CNTL … #define ixD3F3_PCIE_HDR_LOG0 … #define ixD3F3_PCIE_HDR_LOG1 … #define ixD3F3_PCIE_HDR_LOG2 … #define ixD3F3_PCIE_HDR_LOG3 … #define ixD3F3_PCIE_ROOT_ERR_CMD … #define ixD3F3_PCIE_ROOT_ERR_STATUS … #define ixD3F3_PCIE_ERR_SRC_ID … #define ixD3F3_PCIE_TLP_PREFIX_LOG0 … #define ixD3F3_PCIE_TLP_PREFIX_LOG1 … #define ixD3F3_PCIE_TLP_PREFIX_LOG2 … #define ixD3F3_PCIE_TLP_PREFIX_LOG3 … #define ixD3F3_PCIE_SECONDARY_ENH_CAP_LIST … #define ixD3F3_PCIE_LINK_CNTL3 … #define ixD3F3_PCIE_LANE_ERROR_STATUS … #define ixD3F3_PCIE_LANE_0_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_1_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_2_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_3_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_4_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_5_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_6_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_7_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_8_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_9_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_10_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_11_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_12_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_13_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_14_EQUALIZATION_CNTL … #define ixD3F3_PCIE_LANE_15_EQUALIZATION_CNTL … #define ixD3F3_PCIE_ACS_ENH_CAP_LIST … #define ixD3F3_PCIE_ACS_CAP … #define ixD3F3_PCIE_ACS_CNTL … #define ixD3F3_PCIE_MC_ENH_CAP_LIST … #define ixD3F3_PCIE_MC_CAP … #define ixD3F3_PCIE_MC_CNTL … #define ixD3F3_PCIE_MC_ADDR0 … #define ixD3F3_PCIE_MC_ADDR1 … #define ixD3F3_PCIE_MC_RCV0 … #define ixD3F3_PCIE_MC_RCV1 … #define ixD3F3_PCIE_MC_BLOCK_ALL0 … #define ixD3F3_PCIE_MC_BLOCK_ALL1 … #define ixD3F3_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define ixD3F3_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define ixD3F3_PCIE_MC_OVERLAY_BAR0 … #define ixD3F3_PCIE_MC_OVERLAY_BAR1 … #define ixD3F4_PCIE_PORT_INDEX … #define ixD3F4_PCIE_PORT_DATA … #define ixD3F4_PCIEP_RESERVED … #define ixD3F4_PCIEP_SCRATCH … #define ixD3F4_PCIEP_HW_DEBUG … #define ixD3F4_PCIEP_PORT_CNTL … #define ixD3F4_PCIE_TX_CNTL … #define ixD3F4_PCIE_TX_REQUESTER_ID … #define ixD3F4_PCIE_TX_VENDOR_SPECIFIC … #define ixD3F4_PCIE_TX_REQUEST_NUM_CNTL … #define ixD3F4_PCIE_TX_SEQ … #define ixD3F4_PCIE_TX_REPLAY … #define ixD3F4_PCIE_TX_ACK_LATENCY_LIMIT … #define ixD3F4_PCIE_TX_CREDITS_ADVT_P … #define ixD3F4_PCIE_TX_CREDITS_ADVT_NP … #define ixD3F4_PCIE_TX_CREDITS_ADVT_CPL … #define ixD3F4_PCIE_TX_CREDITS_INIT_P … #define ixD3F4_PCIE_TX_CREDITS_INIT_NP … #define ixD3F4_PCIE_TX_CREDITS_INIT_CPL … #define ixD3F4_PCIE_TX_CREDITS_STATUS … #define ixD3F4_PCIE_TX_CREDITS_FCU_THRESHOLD … #define ixD3F4_PCIE_P_PORT_LANE_STATUS … #define ixD3F4_PCIE_FC_P … #define ixD3F4_PCIE_FC_NP … #define ixD3F4_PCIE_FC_CPL … #define ixD3F4_PCIE_ERR_CNTL … #define ixD3F4_PCIE_RX_CNTL … #define ixD3F4_PCIE_RX_EXPECTED_SEQNUM … #define ixD3F4_PCIE_RX_VENDOR_SPECIFIC … #define ixD3F4_PCIE_RX_CNTL3 … #define ixD3F4_PCIE_RX_CREDITS_ALLOCATED_P … #define ixD3F4_PCIE_RX_CREDITS_ALLOCATED_NP … #define ixD3F4_PCIE_RX_CREDITS_ALLOCATED_CPL … #define ixD3F4_PCIEP_ERROR_INJECT_PHYSICAL … #define ixD3F4_PCIEP_ERROR_INJECT_TRANSACTION … #define ixD3F4_PCIE_LC_CNTL … #define ixD3F4_PCIE_LC_CNTL2 … #define ixD3F4_PCIE_LC_CNTL3 … #define ixD3F4_PCIE_LC_CNTL4 … #define ixD3F4_PCIE_LC_CNTL5 … #define ixD3F4_PCIE_LC_CNTL6 … #define ixD3F4_PCIE_LC_BW_CHANGE_CNTL … #define ixD3F4_PCIE_LC_TRAINING_CNTL … #define ixD3F4_PCIE_LC_LINK_WIDTH_CNTL … #define ixD3F4_PCIE_LC_N_FTS_CNTL … #define ixD3F4_PCIE_LC_SPEED_CNTL … #define ixD3F4_PCIE_LC_CDR_CNTL … #define ixD3F4_PCIE_LC_LANE_CNTL … #define ixD3F4_PCIE_LC_FORCE_COEFF … #define ixD3F4_PCIE_LC_BEST_EQ_SETTINGS … #define ixD3F4_PCIE_LC_FORCE_EQ_REQ_COEFF … #define ixD3F4_PCIE_LC_STATE0 … #define ixD3F4_PCIE_LC_STATE1 … #define ixD3F4_PCIE_LC_STATE2 … #define ixD3F4_PCIE_LC_STATE3 … #define ixD3F4_PCIE_LC_STATE4 … #define ixD3F4_PCIE_LC_STATE5 … #define ixD3F4_PCIEP_STRAP_LC … #define ixD3F4_PCIEP_STRAP_MISC … #define ixD3F4_PCIEP_BCH_ECC_CNTL … #define ixD3F4_PCIEP_HPGI_PRIVATE … #define ixD3F4_PCIEP_HPGI … #define ixD3F4_VENDOR_ID … #define ixD3F4_DEVICE_ID … #define ixD3F4_COMMAND … #define ixD3F4_STATUS … #define ixD3F4_REVISION_ID … #define ixD3F4_PROG_INTERFACE … #define ixD3F4_SUB_CLASS … #define ixD3F4_BASE_CLASS … #define ixD3F4_CACHE_LINE … #define ixD3F4_LATENCY … #define ixD3F4_HEADER … #define ixD3F4_BIST … #define ixD3F4_SUB_BUS_NUMBER_LATENCY … #define ixD3F4_IO_BASE_LIMIT … #define ixD3F4_SECONDARY_STATUS … #define ixD3F4_MEM_BASE_LIMIT … #define ixD3F4_PREF_BASE_LIMIT … #define ixD3F4_PREF_BASE_UPPER … #define ixD3F4_PREF_LIMIT_UPPER … #define ixD3F4_IO_BASE_LIMIT_HI … #define ixD3F4_IRQ_BRIDGE_CNTL … #define ixD3F4_CAP_PTR … #define ixD3F4_INTERRUPT_LINE … #define ixD3F4_INTERRUPT_PIN … #define ixD3F4_EXT_BRIDGE_CNTL … #define ixD3F4_PMI_CAP_LIST … #define ixD3F4_PMI_CAP … #define ixD3F4_PMI_STATUS_CNTL … #define ixD3F4_PCIE_CAP_LIST … #define ixD3F4_PCIE_CAP … #define ixD3F4_DEVICE_CAP … #define ixD3F4_DEVICE_CNTL … #define ixD3F4_DEVICE_STATUS … #define ixD3F4_LINK_CAP … #define ixD3F4_LINK_CNTL … #define ixD3F4_LINK_STATUS … #define ixD3F4_SLOT_CAP … #define ixD3F4_SLOT_CNTL … #define ixD3F4_SLOT_STATUS … #define ixD3F4_ROOT_CNTL … #define ixD3F4_ROOT_CAP … #define ixD3F4_ROOT_STATUS … #define ixD3F4_DEVICE_CAP2 … #define ixD3F4_DEVICE_CNTL2 … #define ixD3F4_DEVICE_STATUS2 … #define ixD3F4_LINK_CAP2 … #define ixD3F4_LINK_CNTL2 … #define ixD3F4_LINK_STATUS2 … #define ixD3F4_SLOT_CAP2 … #define ixD3F4_SLOT_CNTL2 … #define ixD3F4_SLOT_STATUS2 … #define ixD3F4_MSI_CAP_LIST … #define ixD3F4_MSI_MSG_CNTL … #define ixD3F4_MSI_MSG_ADDR_LO … #define ixD3F4_MSI_MSG_ADDR_HI … #define ixD3F4_MSI_MSG_DATA_64 … #define ixD3F4_MSI_MSG_DATA … #define ixD3F4_SSID_CAP_LIST … #define ixD3F4_SSID_CAP … #define ixD3F4_MSI_MAP_CAP_LIST … #define ixD3F4_MSI_MAP_CAP … #define ixD3F4_MSI_MAP_ADDR_LO … #define ixD3F4_MSI_MAP_ADDR_HI … #define ixD3F4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define ixD3F4_PCIE_VENDOR_SPECIFIC_HDR … #define ixD3F4_PCIE_VENDOR_SPECIFIC1 … #define ixD3F4_PCIE_VENDOR_SPECIFIC2 … #define ixD3F4_PCIE_VC_ENH_CAP_LIST … #define ixD3F4_PCIE_PORT_VC_CAP_REG1 … #define ixD3F4_PCIE_PORT_VC_CAP_REG2 … #define ixD3F4_PCIE_PORT_VC_CNTL … #define ixD3F4_PCIE_PORT_VC_STATUS … #define ixD3F4_PCIE_VC0_RESOURCE_CAP … #define ixD3F4_PCIE_VC0_RESOURCE_CNTL … #define ixD3F4_PCIE_VC0_RESOURCE_STATUS … #define ixD3F4_PCIE_VC1_RESOURCE_CAP … #define ixD3F4_PCIE_VC1_RESOURCE_CNTL … #define ixD3F4_PCIE_VC1_RESOURCE_STATUS … #define ixD3F4_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define ixD3F4_PCIE_DEV_SERIAL_NUM_DW1 … #define ixD3F4_PCIE_DEV_SERIAL_NUM_DW2 … #define ixD3F4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define ixD3F4_PCIE_UNCORR_ERR_STATUS … #define ixD3F4_PCIE_UNCORR_ERR_MASK … #define ixD3F4_PCIE_UNCORR_ERR_SEVERITY … #define ixD3F4_PCIE_CORR_ERR_STATUS … #define ixD3F4_PCIE_CORR_ERR_MASK … #define ixD3F4_PCIE_ADV_ERR_CAP_CNTL … #define ixD3F4_PCIE_HDR_LOG0 … #define ixD3F4_PCIE_HDR_LOG1 … #define ixD3F4_PCIE_HDR_LOG2 … #define ixD3F4_PCIE_HDR_LOG3 … #define ixD3F4_PCIE_ROOT_ERR_CMD … #define ixD3F4_PCIE_ROOT_ERR_STATUS … #define ixD3F4_PCIE_ERR_SRC_ID … #define ixD3F4_PCIE_TLP_PREFIX_LOG0 … #define ixD3F4_PCIE_TLP_PREFIX_LOG1 … #define ixD3F4_PCIE_TLP_PREFIX_LOG2 … #define ixD3F4_PCIE_TLP_PREFIX_LOG3 … #define ixD3F4_PCIE_SECONDARY_ENH_CAP_LIST … #define ixD3F4_PCIE_LINK_CNTL3 … #define ixD3F4_PCIE_LANE_ERROR_STATUS … #define ixD3F4_PCIE_LANE_0_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_1_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_2_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_3_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_4_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_5_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_6_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_7_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_8_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_9_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_10_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_11_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_12_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_13_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_14_EQUALIZATION_CNTL … #define ixD3F4_PCIE_LANE_15_EQUALIZATION_CNTL … #define ixD3F4_PCIE_ACS_ENH_CAP_LIST … #define ixD3F4_PCIE_ACS_CAP … #define ixD3F4_PCIE_ACS_CNTL … #define ixD3F4_PCIE_MC_ENH_CAP_LIST … #define ixD3F4_PCIE_MC_CAP … #define ixD3F4_PCIE_MC_CNTL … #define ixD3F4_PCIE_MC_ADDR0 … #define ixD3F4_PCIE_MC_ADDR1 … #define ixD3F4_PCIE_MC_RCV0 … #define ixD3F4_PCIE_MC_RCV1 … #define ixD3F4_PCIE_MC_BLOCK_ALL0 … #define ixD3F4_PCIE_MC_BLOCK_ALL1 … #define ixD3F4_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define ixD3F4_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define ixD3F4_PCIE_MC_OVERLAY_BAR0 … #define ixD3F4_PCIE_MC_OVERLAY_BAR1 … #define ixD3F5_PCIE_PORT_INDEX … #define ixD3F5_PCIE_PORT_DATA … #define ixD3F5_PCIEP_RESERVED … #define ixD3F5_PCIEP_SCRATCH … #define ixD3F5_PCIEP_HW_DEBUG … #define ixD3F5_PCIEP_PORT_CNTL … #define ixD3F5_PCIE_TX_CNTL … #define ixD3F5_PCIE_TX_REQUESTER_ID … #define ixD3F5_PCIE_TX_VENDOR_SPECIFIC … #define ixD3F5_PCIE_TX_REQUEST_NUM_CNTL … #define ixD3F5_PCIE_TX_SEQ … #define ixD3F5_PCIE_TX_REPLAY … #define ixD3F5_PCIE_TX_ACK_LATENCY_LIMIT … #define ixD3F5_PCIE_TX_CREDITS_ADVT_P … #define ixD3F5_PCIE_TX_CREDITS_ADVT_NP … #define ixD3F5_PCIE_TX_CREDITS_ADVT_CPL … #define ixD3F5_PCIE_TX_CREDITS_INIT_P … #define ixD3F5_PCIE_TX_CREDITS_INIT_NP … #define ixD3F5_PCIE_TX_CREDITS_INIT_CPL … #define ixD3F5_PCIE_TX_CREDITS_STATUS … #define ixD3F5_PCIE_TX_CREDITS_FCU_THRESHOLD … #define ixD3F5_PCIE_P_PORT_LANE_STATUS … #define ixD3F5_PCIE_FC_P … #define ixD3F5_PCIE_FC_NP … #define ixD3F5_PCIE_FC_CPL … #define ixD3F5_PCIE_ERR_CNTL … #define ixD3F5_PCIE_RX_CNTL … #define ixD3F5_PCIE_RX_EXPECTED_SEQNUM … #define ixD3F5_PCIE_RX_VENDOR_SPECIFIC … #define ixD3F5_PCIE_RX_CNTL3 … #define ixD3F5_PCIE_RX_CREDITS_ALLOCATED_P … #define ixD3F5_PCIE_RX_CREDITS_ALLOCATED_NP … #define ixD3F5_PCIE_RX_CREDITS_ALLOCATED_CPL … #define ixD3F5_PCIEP_ERROR_INJECT_PHYSICAL … #define ixD3F5_PCIEP_ERROR_INJECT_TRANSACTION … #define ixD3F5_PCIE_LC_CNTL … #define ixD3F5_PCIE_LC_CNTL2 … #define ixD3F5_PCIE_LC_CNTL3 … #define ixD3F5_PCIE_LC_CNTL4 … #define ixD3F5_PCIE_LC_CNTL5 … #define ixD3F5_PCIE_LC_CNTL6 … #define ixD3F5_PCIE_LC_BW_CHANGE_CNTL … #define ixD3F5_PCIE_LC_TRAINING_CNTL … #define ixD3F5_PCIE_LC_LINK_WIDTH_CNTL … #define ixD3F5_PCIE_LC_N_FTS_CNTL … #define ixD3F5_PCIE_LC_SPEED_CNTL … #define ixD3F5_PCIE_LC_CDR_CNTL … #define ixD3F5_PCIE_LC_LANE_CNTL … #define ixD3F5_PCIE_LC_FORCE_COEFF … #define ixD3F5_PCIE_LC_BEST_EQ_SETTINGS … #define ixD3F5_PCIE_LC_FORCE_EQ_REQ_COEFF … #define ixD3F5_PCIE_LC_STATE0 … #define ixD3F5_PCIE_LC_STATE1 … #define ixD3F5_PCIE_LC_STATE2 … #define ixD3F5_PCIE_LC_STATE3 … #define ixD3F5_PCIE_LC_STATE4 … #define ixD3F5_PCIE_LC_STATE5 … #define ixD3F5_PCIEP_STRAP_LC … #define ixD3F5_PCIEP_STRAP_MISC … #define ixD3F5_PCIEP_BCH_ECC_CNTL … #define ixD3F5_PCIEP_HPGI_PRIVATE … #define ixD3F5_PCIEP_HPGI … #define ixD3F5_VENDOR_ID … #define ixD3F5_DEVICE_ID … #define ixD3F5_COMMAND … #define ixD3F5_STATUS … #define ixD3F5_REVISION_ID … #define ixD3F5_PROG_INTERFACE … #define ixD3F5_SUB_CLASS … #define ixD3F5_BASE_CLASS … #define ixD3F5_CACHE_LINE … #define ixD3F5_LATENCY … #define ixD3F5_HEADER … #define ixD3F5_BIST … #define ixD3F5_SUB_BUS_NUMBER_LATENCY … #define ixD3F5_IO_BASE_LIMIT … #define ixD3F5_SECONDARY_STATUS … #define ixD3F5_MEM_BASE_LIMIT … #define ixD3F5_PREF_BASE_LIMIT … #define ixD3F5_PREF_BASE_UPPER … #define ixD3F5_PREF_LIMIT_UPPER … #define ixD3F5_IO_BASE_LIMIT_HI … #define ixD3F5_IRQ_BRIDGE_CNTL … #define ixD3F5_CAP_PTR … #define ixD3F5_INTERRUPT_LINE … #define ixD3F5_INTERRUPT_PIN … #define ixD3F5_EXT_BRIDGE_CNTL … #define ixD3F5_PMI_CAP_LIST … #define ixD3F5_PMI_CAP … #define ixD3F5_PMI_STATUS_CNTL … #define ixD3F5_PCIE_CAP_LIST … #define ixD3F5_PCIE_CAP … #define ixD3F5_DEVICE_CAP … #define ixD3F5_DEVICE_CNTL … #define ixD3F5_DEVICE_STATUS … #define ixD3F5_LINK_CAP … #define ixD3F5_LINK_CNTL … #define ixD3F5_LINK_STATUS … #define ixD3F5_SLOT_CAP … #define ixD3F5_SLOT_CNTL … #define ixD3F5_SLOT_STATUS … #define ixD3F5_ROOT_CNTL … #define ixD3F5_ROOT_CAP … #define ixD3F5_ROOT_STATUS … #define ixD3F5_DEVICE_CAP2 … #define ixD3F5_DEVICE_CNTL2 … #define ixD3F5_DEVICE_STATUS2 … #define ixD3F5_LINK_CAP2 … #define ixD3F5_LINK_CNTL2 … #define ixD3F5_LINK_STATUS2 … #define ixD3F5_SLOT_CAP2 … #define ixD3F5_SLOT_CNTL2 … #define ixD3F5_SLOT_STATUS2 … #define ixD3F5_MSI_CAP_LIST … #define ixD3F5_MSI_MSG_CNTL … #define ixD3F5_MSI_MSG_ADDR_LO … #define ixD3F5_MSI_MSG_ADDR_HI … #define ixD3F5_MSI_MSG_DATA_64 … #define ixD3F5_MSI_MSG_DATA … #define ixD3F5_SSID_CAP_LIST … #define ixD3F5_SSID_CAP … #define ixD3F5_MSI_MAP_CAP_LIST … #define ixD3F5_MSI_MAP_CAP … #define ixD3F5_MSI_MAP_ADDR_LO … #define ixD3F5_MSI_MAP_ADDR_HI … #define ixD3F5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define ixD3F5_PCIE_VENDOR_SPECIFIC_HDR … #define ixD3F5_PCIE_VENDOR_SPECIFIC1 … #define ixD3F5_PCIE_VENDOR_SPECIFIC2 … #define ixD3F5_PCIE_VC_ENH_CAP_LIST … #define ixD3F5_PCIE_PORT_VC_CAP_REG1 … #define ixD3F5_PCIE_PORT_VC_CAP_REG2 … #define ixD3F5_PCIE_PORT_VC_CNTL … #define ixD3F5_PCIE_PORT_VC_STATUS … #define ixD3F5_PCIE_VC0_RESOURCE_CAP … #define ixD3F5_PCIE_VC0_RESOURCE_CNTL … #define ixD3F5_PCIE_VC0_RESOURCE_STATUS … #define ixD3F5_PCIE_VC1_RESOURCE_CAP … #define ixD3F5_PCIE_VC1_RESOURCE_CNTL … #define ixD3F5_PCIE_VC1_RESOURCE_STATUS … #define ixD3F5_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define ixD3F5_PCIE_DEV_SERIAL_NUM_DW1 … #define ixD3F5_PCIE_DEV_SERIAL_NUM_DW2 … #define ixD3F5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define ixD3F5_PCIE_UNCORR_ERR_STATUS … #define ixD3F5_PCIE_UNCORR_ERR_MASK … #define ixD3F5_PCIE_UNCORR_ERR_SEVERITY … #define ixD3F5_PCIE_CORR_ERR_STATUS … #define ixD3F5_PCIE_CORR_ERR_MASK … #define ixD3F5_PCIE_ADV_ERR_CAP_CNTL … #define ixD3F5_PCIE_HDR_LOG0 … #define ixD3F5_PCIE_HDR_LOG1 … #define ixD3F5_PCIE_HDR_LOG2 … #define ixD3F5_PCIE_HDR_LOG3 … #define ixD3F5_PCIE_ROOT_ERR_CMD … #define ixD3F5_PCIE_ROOT_ERR_STATUS … #define ixD3F5_PCIE_ERR_SRC_ID … #define ixD3F5_PCIE_TLP_PREFIX_LOG0 … #define ixD3F5_PCIE_TLP_PREFIX_LOG1 … #define ixD3F5_PCIE_TLP_PREFIX_LOG2 … #define ixD3F5_PCIE_TLP_PREFIX_LOG3 … #define ixD3F5_PCIE_SECONDARY_ENH_CAP_LIST … #define ixD3F5_PCIE_LINK_CNTL3 … #define ixD3F5_PCIE_LANE_ERROR_STATUS … #define ixD3F5_PCIE_LANE_0_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_1_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_2_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_3_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_4_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_5_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_6_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_7_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_8_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_9_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_10_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_11_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_12_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_13_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_14_EQUALIZATION_CNTL … #define ixD3F5_PCIE_LANE_15_EQUALIZATION_CNTL … #define ixD3F5_PCIE_ACS_ENH_CAP_LIST … #define ixD3F5_PCIE_ACS_CAP … #define ixD3F5_PCIE_ACS_CNTL … #define ixD3F5_PCIE_MC_ENH_CAP_LIST … #define ixD3F5_PCIE_MC_CAP … #define ixD3F5_PCIE_MC_CNTL … #define ixD3F5_PCIE_MC_ADDR0 … #define ixD3F5_PCIE_MC_ADDR1 … #define ixD3F5_PCIE_MC_RCV0 … #define ixD3F5_PCIE_MC_RCV1 … #define ixD3F5_PCIE_MC_BLOCK_ALL0 … #define ixD3F5_PCIE_MC_BLOCK_ALL1 … #define ixD3F5_PCIE_MC_BLOCK_UNTRANSLATED_0 … #define ixD3F5_PCIE_MC_BLOCK_UNTRANSLATED_1 … #define ixD3F5_PCIE_MC_OVERLAY_BAR0 … #define ixD3F5_PCIE_MC_OVERLAY_BAR1 … #define mmC_PCIE_INDEX … #define mmPCIE_WRAPPER0_C_PCIE_INDEX … #define mmPCIE_WRAPPER1_C_PCIE_INDEX … #define mmC_PCIE_DATA … #define mmPCIE_WRAPPER0_C_PCIE_DATA … #define mmPCIE_WRAPPER1_C_PCIE_DATA … #define mmRFE_SNOOP_RST … #define ixPSX80_WRP_BIF_STRAP_FEATURE_EN_1 … #define ixPSX80_WRP_BIF_STRAP_PI_CNTL … #define ixPSX80_WRP_BIF_STRAP_LINK_SPEED_CORE … #define ixPSX80_WRP_BIF_STRAP_LC_MISC_CORE … #define ixPSX80_WRP_BIF_STRAP_ERROR_IGNORE … #define ixPSX80_WRP_BIF_STRAP_TEST_DFT … #define ixPSX80_WRP_BIF_STRAP_ID … #define ixPSX80_WRP_BIF_STRAP_REV_ID … #define ixPSX80_WRP_BIF_STRAP_I2C_CNTL … #define ixPSX80_WRP_BIF_INT_CNTL … #define ixPSX80_WRP_BIF_STRAP_ACS … #define ixPSX80_WRP_BIF_STRAP_PM … #define ixPSX80_WRP_BIF_STRAP_FEATURE_EN_2 … #define ixPSX80_WRP_BIF_SERIAL_NUM … #define ixPSX80_WRP_BIF_SSID … #define ixPSX80_WRP_BIF_LANE_EQUALIZATION_CNTL … #define ixPSX80_WRP_PCIE_LINK_CONFIG … #define ixPSX80_WRP_PCIE_HOLD_TRAINING_A … #define ixPSX80_WRP_BIF_STRAP_LINK_SPEED_PORT_A … #define ixPSX80_WRP_BIF_STRAP_ASPM_A … #define ixPSX80_WRP_BIF_STRAP_LC_MISC_PORT_A … #define ixPSX80_WRP_BIF_STRAP_MISC_PORT_A … #define ixPSX80_WRP_BIF_STRAP_LINK_TRAINING_A … #define ixPSX80_WRP_PCIE_PORT_IS_SB_A … #define ixPSX80_WRP_PCIE_HOLD_TRAINING_B … #define ixPSX80_WRP_BIF_STRAP_LINK_SPEED_PORT_B … #define ixPSX80_WRP_BIF_STRAP_ASPM_B … #define ixPSX80_WRP_BIF_STRAP_LC_MISC_PORT_B … #define ixPSX80_WRP_BIF_STRAP_MISC_PORT_B … #define ixPSX80_WRP_BIF_STRAP_LINK_TRAINING_B … #define ixPSX80_WRP_PCIE_PORT_IS_SB_B … #define ixPSX80_WRP_PCIE_HOLD_TRAINING_C … #define ixPSX80_WRP_BIF_STRAP_LINK_SPEED_PORT_C … #define ixPSX80_WRP_BIF_STRAP_ASPM_C … #define ixPSX80_WRP_BIF_STRAP_LC_MISC_PORT_C … #define ixPSX80_WRP_BIF_STRAP_MISC_PORT_C … #define ixPSX80_WRP_BIF_STRAP_LINK_TRAINING_C … #define ixPSX80_WRP_PCIE_PORT_IS_SB_C … #define ixPSX80_WRP_PCIE_HOLD_TRAINING_D … #define ixPSX80_WRP_BIF_STRAP_LINK_SPEED_PORT_D … #define ixPSX80_WRP_BIF_STRAP_ASPM_D … #define ixPSX80_WRP_BIF_STRAP_LC_MISC_PORT_D … #define ixPSX80_WRP_BIF_STRAP_MISC_PORT_D … #define ixPSX80_WRP_BIF_STRAP_LINK_TRAINING_D … #define ixPSX80_WRP_PCIE_PORT_IS_SB_D … #define ixPSX80_WRP_PCIE_HOLD_TRAINING_E … #define ixPSX80_WRP_BIF_STRAP_LINK_SPEED_PORT_E … #define ixPSX80_WRP_BIF_STRAP_ASPM_E … #define ixPSX80_WRP_BIF_STRAP_LC_MISC_PORT_E … #define ixPSX80_WRP_BIF_STRAP_MISC_PORT_E … #define ixPSX80_WRP_BIF_STRAP_LINK_TRAINING_E … #define ixPSX80_WRP_PCIE_PORT_IS_SB_E … #define ixPSX80_WRP_LNCNT_CONTROL … #define ixPSX80_WRP_CFG_LNC_WINDOW … #define ixPSX80_WRP_LNCNT_QUAN_THRD … #define ixPSX80_WRP_LNCNT_WEIGHT … #define ixPSX80_WRP_LNC_TOTAL_WACC … #define ixPSX80_WRP_LNC_BW_WACC … #define ixPSX80_WRP_LNC_CMN_WACC … #define ixPSX80_WRP_PCIE_EFUSE … #define ixPSX80_WRP_PCIE_EFUSE2 … #define ixPSX80_WRP_PCIE_EFUSE3 … #define ixPSX80_WRP_PCIE_EFUSE4 … #define ixPSX80_WRP_PCIE_EFUSE5 … #define ixPSX80_WRP_PCIE_EFUSE6 … #define ixPSX80_WRP_PCIE_EFUSE7 … #define ixPSX80_WRP_PCIE_WRAP_SCRATCH1 … #define ixPSX80_WRP_PCIE_WRAP_SCRATCH2 … #define ixPSX80_WRP_PCIE_WRAP_REG_TARG_MISC … #define ixPSX80_WRP_PCIE_WRAP_DTM_MISC … #define ixPSX80_WRP_PCIE_WRAP_TURNAROUND_DAISYCHAIN … #define ixPSX80_WRP_PCIE_WRAP_MISC … #define ixPSX80_WRP_PCIE_WRAP_PIF_MISC … #define ixPSX80_WRP_PCIE_RXDET_OVERRIDE … #define ixPSX80_WRP_IMPCTL_CNTL_PIF0 … #define ixPSX80_WRP_REG_ADAPT_pciecore0_CONTROL … #define ixPSX80_WRP_REG_ADAPT_pwregt_CONTROL … #define ixPSX80_WRP_REG_ADAPT_pwregr_CONTROL … #define ixPSX80_WRP_REG_ADAPT_pif0_CONTROL … #define ixPSX80_WRP_BIOSTIMER_CMD … #define ixPSX80_WRP_BIOSTIMER_CNTL … #define ixPSX80_WRP_BIOSTIMER_DEBUG … #define ixPSX80_WRP_DTM_RX_BP_CNTL … #define ixPSX80_WRP_DTM_CNTL … #define ixPSX80_WRP_DTM_CNTL_LEGACY … #define ixPSX80_WRP_DTM_STI_LCLK_CTRL … #define ixPSX80_WRP_DTM_DENTIST_GATE_TIMING_DI_clk10x … #define ixPSX80_WRP_DTM_DENTIST_GATE_TIMING_DI_clkGskt … #define ixPSX80_WRP_DTM_DENTIST_GATE_TIMING_FI_clk10x … #define ixPSX80_WRP_DTM_DENTIST_GATE_TIMING_FI_clkGskt … #define ixPSX80_WRP_DELAYLINE_COMMAND … #define ixPSX80_WRP_DELAYLINE_STATUS … #define ixPSX81_WRP_BIF_STRAP_FEATURE_EN_1 … #define ixPSX81_WRP_BIF_STRAP_PI_CNTL … #define ixPSX81_WRP_BIF_STRAP_LINK_SPEED_CORE … #define ixPSX81_WRP_BIF_STRAP_LC_MISC_CORE … #define ixPSX81_WRP_BIF_STRAP_ERROR_IGNORE … #define ixPSX81_WRP_BIF_STRAP_TEST_DFT … #define ixPSX81_WRP_BIF_STRAP_ID … #define ixPSX81_WRP_BIF_STRAP_REV_ID … #define ixPSX81_WRP_BIF_STRAP_I2C_CNTL … #define ixPSX81_WRP_BIF_INT_CNTL … #define ixPSX81_WRP_BIF_STRAP_ACS … #define ixPSX81_WRP_BIF_STRAP_PM … #define ixPSX81_WRP_BIF_STRAP_FEATURE_EN_2 … #define ixPSX81_WRP_BIF_SERIAL_NUM … #define ixPSX81_WRP_BIF_SSID … #define ixPSX81_WRP_BIF_LANE_EQUALIZATION_CNTL … #define ixPSX81_WRP_PCIE_LINK_CONFIG … #define ixPSX81_WRP_PCIE_HOLD_TRAINING_A … #define ixPSX81_WRP_BIF_STRAP_LINK_SPEED_PORT_A … #define ixPSX81_WRP_BIF_STRAP_ASPM_A … #define ixPSX81_WRP_BIF_STRAP_LC_MISC_PORT_A … #define ixPSX81_WRP_BIF_STRAP_MISC_PORT_A … #define ixPSX81_WRP_BIF_STRAP_LINK_TRAINING_A … #define ixPSX81_WRP_PCIE_PORT_IS_SB_A … #define ixPSX81_WRP_PCIE_HOLD_TRAINING_B … #define ixPSX81_WRP_BIF_STRAP_LINK_SPEED_PORT_B … #define ixPSX81_WRP_BIF_STRAP_ASPM_B … #define ixPSX81_WRP_BIF_STRAP_LC_MISC_PORT_B … #define ixPSX81_WRP_BIF_STRAP_MISC_PORT_B … #define ixPSX81_WRP_BIF_STRAP_LINK_TRAINING_B … #define ixPSX81_WRP_PCIE_PORT_IS_SB_B … #define ixPSX81_WRP_PCIE_HOLD_TRAINING_C … #define ixPSX81_WRP_BIF_STRAP_LINK_SPEED_PORT_C … #define ixPSX81_WRP_BIF_STRAP_ASPM_C … #define ixPSX81_WRP_BIF_STRAP_LC_MISC_PORT_C … #define ixPSX81_WRP_BIF_STRAP_MISC_PORT_C … #define ixPSX81_WRP_BIF_STRAP_LINK_TRAINING_C … #define ixPSX81_WRP_PCIE_PORT_IS_SB_C … #define ixPSX81_WRP_PCIE_HOLD_TRAINING_D … #define ixPSX81_WRP_BIF_STRAP_LINK_SPEED_PORT_D … #define ixPSX81_WRP_BIF_STRAP_ASPM_D … #define ixPSX81_WRP_BIF_STRAP_LC_MISC_PORT_D … #define ixPSX81_WRP_BIF_STRAP_MISC_PORT_D … #define ixPSX81_WRP_BIF_STRAP_LINK_TRAINING_D … #define ixPSX81_WRP_PCIE_PORT_IS_SB_D … #define ixPSX81_WRP_PCIE_HOLD_TRAINING_E … #define ixPSX81_WRP_BIF_STRAP_LINK_SPEED_PORT_E … #define ixPSX81_WRP_BIF_STRAP_ASPM_E … #define ixPSX81_WRP_BIF_STRAP_LC_MISC_PORT_E … #define ixPSX81_WRP_BIF_STRAP_MISC_PORT_E … #define ixPSX81_WRP_BIF_STRAP_LINK_TRAINING_E … #define ixPSX81_WRP_PCIE_PORT_IS_SB_E … #define ixPSX81_WRP_LNCNT_CONTROL … #define ixPSX81_WRP_CFG_LNC_WINDOW … #define ixPSX81_WRP_LNCNT_QUAN_THRD … #define ixPSX81_WRP_LNCNT_WEIGHT … #define ixPSX81_WRP_LNC_TOTAL_WACC … #define ixPSX81_WRP_LNC_BW_WACC … #define ixPSX81_WRP_LNC_CMN_WACC … #define ixPSX81_WRP_PCIE_EFUSE … #define ixPSX81_WRP_PCIE_EFUSE2 … #define ixPSX81_WRP_PCIE_EFUSE3 … #define ixPSX81_WRP_PCIE_EFUSE4 … #define ixPSX81_WRP_PCIE_EFUSE5 … #define ixPSX81_WRP_PCIE_EFUSE6 … #define ixPSX81_WRP_PCIE_EFUSE7 … #define ixPSX81_WRP_PCIE_WRAP_SCRATCH1 … #define ixPSX81_WRP_PCIE_WRAP_SCRATCH2 … #define ixPSX81_WRP_PCIE_WRAP_REG_TARG_MISC … #define ixPSX81_WRP_PCIE_WRAP_DTM_MISC … #define ixPSX81_WRP_PCIE_WRAP_TURNAROUND_DAISYCHAIN … #define ixPSX81_WRP_PCIE_WRAP_MISC … #define ixPSX81_WRP_PCIE_WRAP_PIF_MISC … #define ixPSX81_WRP_PCIE_RXDET_OVERRIDE … #define ixPSX81_WRP_IMPCTL_CNTL_PIF0 … #define ixPSX81_WRP_REG_ADAPT_pciecore0_CONTROL … #define ixPSX81_WRP_REG_ADAPT_pwregt_CONTROL … #define ixPSX81_WRP_REG_ADAPT_pwregr_CONTROL … #define ixPSX81_WRP_REG_ADAPT_pif0_CONTROL … #define ixPSX81_WRP_BIOSTIMER_CMD … #define ixPSX81_WRP_BIOSTIMER_CNTL … #define ixPSX81_WRP_BIOSTIMER_DEBUG … #define ixPSX81_WRP_DTM_RX_BP_CNTL … #define ixPSX81_WRP_DTM_CNTL … #define ixPSX81_WRP_DTM_CNTL_LEGACY … #define ixPSX81_WRP_DTM_STI_LCLK_CTRL … #define ixPSX81_WRP_DTM_DENTIST_GATE_TIMING_DI_clk10x … #define ixPSX81_WRP_DTM_DENTIST_GATE_TIMING_DI_clkGskt … #define ixPSX81_WRP_DTM_DENTIST_GATE_TIMING_FI_clk10x … #define ixPSX81_WRP_DTM_DENTIST_GATE_TIMING_FI_clkGskt … #define ixPSX81_WRP_DELAYLINE_COMMAND … #define ixPSX81_WRP_DELAYLINE_STATUS … #define ixRFE_WARMRST_CNTL … #define ixRFE_SOFTRST_CNTL … #define ixRFE_IMPRST_CNTL … #define ixRFE_CLIENT_SOFTRST_TRIGGER … #define ixRFE_MASTER_SOFTRST_TRIGGER … #define ixRFE_PWDN_COMMAND … #define ixRFE_PWDN_STATUS … #define ixRFE_MST_PCIEW0_CMDSTATUS … #define ixRFE_MST_PCIEW1_CMDSTATUS … #define ixRFE_MST_RWREG_RFEWRC_CMDSTATUS … #define ixRFE_MST_TMOUT_STATUS … #define ixRFE_IMPARBH_STATUS … #define ixRFE_IMPARBH_CONTROL … #define ixPSX80_BIF_PCIE_RESERVED … #define ixPSX80_BIF_PCIE_SCRATCH … #define ixPSX80_BIF_PCIE_HW_DEBUG … #define ixPSX80_BIF_PCIE_RX_NUM_NAK … #define ixPSX80_BIF_PCIE_RX_NUM_NAK_GENERATED … #define ixPSX80_BIF_PCIE_CNTL … #define ixPSX80_BIF_PCIE_CONFIG_CNTL … #define ixPSX80_BIF_PCIE_DEBUG_CNTL … #define ixPSX80_BIF_PCIE_CNTL2 … #define ixPSX80_BIF_PCIE_RX_CNTL2 … #define ixPSX80_BIF_PCIE_TX_F0_ATTR_CNTL … #define ixPSX80_BIF_PCIE_CI_CNTL … #define ixPSX80_BIF_PCIE_BUS_CNTL … #define ixPSX80_BIF_PCIE_LC_STATE6 … #define ixPSX80_BIF_PCIE_LC_STATE7 … #define ixPSX80_BIF_PCIE_LC_STATE8 … #define ixPSX80_BIF_PCIE_LC_STATE9 … #define ixPSX80_BIF_PCIE_LC_STATE10 … #define ixPSX80_BIF_PCIE_LC_STATE11 … #define ixPSX80_BIF_PCIE_LC_STATUS1 … #define ixPSX80_BIF_PCIE_LC_STATUS2 … #define ixPSX80_BIF_PCIE_WPR_CNTL … #define ixPSX80_BIF_PCIE_RX_LAST_TLP0 … #define ixPSX80_BIF_PCIE_RX_LAST_TLP1 … #define ixPSX80_BIF_PCIE_RX_LAST_TLP2 … #define ixPSX80_BIF_PCIE_RX_LAST_TLP3 … #define ixPSX80_BIF_PCIE_TX_LAST_TLP0 … #define ixPSX80_BIF_PCIE_TX_LAST_TLP1 … #define ixPSX80_BIF_PCIE_TX_LAST_TLP2 … #define ixPSX80_BIF_PCIE_TX_LAST_TLP3 … #define ixPSX80_BIF_PCIE_I2C_REG_ADDR_EXPAND … #define ixPSX80_BIF_PCIE_I2C_REG_DATA … #define ixPSX80_BIF_PCIE_CFG_CNTL … #define ixPSX80_BIF_PCIE_LC_PM_CNTL … #define ixPSX80_BIF_PCIE_P_CNTL … #define ixPSX80_BIF_PCIE_P_BUF_STATUS … #define ixPSX80_BIF_PCIE_P_DECODER_STATUS … #define ixPSX80_BIF_PCIE_P_MISC_STATUS … #define ixPSX80_BIF_PCIE_P_RCV_L0S_FTS_DET … #define ixPSX80_BIF_PCIE_PERF_COUNT_CNTL … #define ixPSX80_BIF_PCIE_PERF_CNTL_TXCLK … #define ixPSX80_BIF_PCIE_PERF_COUNT0_TXCLK … #define ixPSX80_BIF_PCIE_PERF_COUNT1_TXCLK … #define ixPSX80_BIF_PCIE_PERF_CNTL_MST_R_CLK … #define ixPSX80_BIF_PCIE_PERF_COUNT0_MST_R_CLK … #define ixPSX80_BIF_PCIE_PERF_COUNT1_MST_R_CLK … #define ixPSX80_BIF_PCIE_PERF_CNTL_MST_C_CLK … #define ixPSX80_BIF_PCIE_PERF_COUNT0_MST_C_CLK … #define ixPSX80_BIF_PCIE_PERF_COUNT1_MST_C_CLK … #define ixPSX80_BIF_PCIE_PERF_CNTL_SLV_R_CLK … #define ixPSX80_BIF_PCIE_PERF_COUNT0_SLV_R_CLK … #define ixPSX80_BIF_PCIE_PERF_COUNT1_SLV_R_CLK … #define ixPSX80_BIF_PCIE_PERF_CNTL_SLV_S_C_CLK … #define ixPSX80_BIF_PCIE_PERF_COUNT0_SLV_S_C_CLK … #define ixPSX80_BIF_PCIE_PERF_COUNT1_SLV_S_C_CLK … #define ixPSX80_BIF_PCIE_PERF_CNTL_SLV_NS_C_CLK … #define ixPSX80_BIF_PCIE_PERF_COUNT0_SLV_NS_C_CLK … #define ixPSX80_BIF_PCIE_PERF_COUNT1_SLV_NS_C_CLK … #define ixPSX80_BIF_PCIE_PERF_CNTL_EVENT0_PORT_SEL … #define ixPSX80_BIF_PCIE_PERF_CNTL_EVENT1_PORT_SEL … #define ixPSX80_BIF_PCIE_PERF_CNTL_TXCLK2 … #define ixPSX80_BIF_PCIE_PERF_COUNT0_TXCLK2 … #define ixPSX80_BIF_PCIE_PERF_COUNT1_TXCLK2 … #define ixPSX80_BIF_PCIE_STRAP_F0 … #define ixPSX80_BIF_PCIE_STRAP_MISC … #define ixPSX80_BIF_PCIE_STRAP_MISC2 … #define ixPSX80_BIF_PCIE_STRAP_PI … #define ixPSX80_BIF_PCIE_STRAP_I2C_BD … #define ixPSX80_BIF_PCIE_PRBS_CLR … #define ixPSX80_BIF_PCIE_PRBS_STATUS1 … #define ixPSX80_BIF_PCIE_PRBS_STATUS2 … #define ixPSX80_BIF_PCIE_PRBS_FREERUN … #define ixPSX80_BIF_PCIE_PRBS_MISC … #define ixPSX80_BIF_PCIE_PRBS_USER_PATTERN … #define ixPSX80_BIF_PCIE_PRBS_LO_BITCNT … #define ixPSX80_BIF_PCIE_PRBS_HI_BITCNT … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_0 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_1 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_2 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_3 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_4 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_5 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_6 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_7 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_8 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_9 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_10 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_11 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_12 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_13 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_14 … #define ixPSX80_BIF_PCIE_PRBS_ERRCNT_15 … #define ixPSX80_BIF_SWRST_COMMAND_STATUS … #define ixPSX80_BIF_SWRST_GENERAL_CONTROL … #define ixPSX80_BIF_SWRST_COMMAND_0 … #define ixPSX80_BIF_SWRST_COMMAND_1 … #define ixPSX80_BIF_SWRST_CONTROL_0 … #define ixPSX80_BIF_SWRST_CONTROL_1 … #define ixPSX80_BIF_SWRST_CONTROL_2 … #define ixPSX80_BIF_SWRST_CONTROL_3 … #define ixPSX80_BIF_SWRST_CONTROL_4 … #define ixPSX80_BIF_SWRST_CONTROL_5 … #define ixPSX80_BIF_SWRST_CONTROL_6 … #define ixPSX80_BIF_CPM_CONTROL … #define ixPSX80_BIF_LM_CONTROL … #define ixPSX80_BIF_LM_PCIETXMUX0 … #define ixPSX80_BIF_LM_PCIETXMUX1 … #define ixPSX80_BIF_LM_PCIETXMUX2 … #define ixPSX80_BIF_LM_PCIETXMUX3 … #define ixPSX80_BIF_LM_PCIERXMUX0 … #define ixPSX80_BIF_LM_PCIERXMUX1 … #define ixPSX80_BIF_LM_PCIERXMUX2 … #define ixPSX80_BIF_LM_PCIERXMUX3 … #define ixPSX80_BIF_LM_LANEENABLE … #define ixPSX80_BIF_LM_PRBSCONTROL … #define ixPSX80_BIF_LM_POWERCONTROL … #define ixPSX80_BIF_LM_POWERCONTROL1 … #define ixPSX80_BIF_LM_POWERCONTROL2 … #define ixPSX80_BIF_LM_POWERCONTROL3 … #define ixPSX80_BIF_LM_POWERCONTROL4 … #define ixPSX81_BIF_PCIE_RESERVED … #define ixPSX81_BIF_PCIE_SCRATCH … #define ixPSX81_BIF_PCIE_HW_DEBUG … #define ixPSX81_BIF_PCIE_RX_NUM_NAK … #define ixPSX81_BIF_PCIE_RX_NUM_NAK_GENERATED … #define ixPSX81_BIF_PCIE_CNTL … #define ixPSX81_BIF_PCIE_CONFIG_CNTL … #define ixPSX81_BIF_PCIE_DEBUG_CNTL … #define ixPSX81_BIF_PCIE_CNTL2 … #define ixPSX81_BIF_PCIE_RX_CNTL2 … #define ixPSX81_BIF_PCIE_TX_F0_ATTR_CNTL … #define ixPSX81_BIF_PCIE_CI_CNTL … #define ixPSX81_BIF_PCIE_BUS_CNTL … #define ixPSX81_BIF_PCIE_LC_STATE6 … #define ixPSX81_BIF_PCIE_LC_STATE7 … #define ixPSX81_BIF_PCIE_LC_STATE8 … #define ixPSX81_BIF_PCIE_LC_STATE9 … #define ixPSX81_BIF_PCIE_LC_STATE10 … #define ixPSX81_BIF_PCIE_LC_STATE11 … #define ixPSX81_BIF_PCIE_LC_STATUS1 … #define ixPSX81_BIF_PCIE_LC_STATUS2 … #define ixPSX81_BIF_PCIE_WPR_CNTL … #define ixPSX81_BIF_PCIE_RX_LAST_TLP0 … #define ixPSX81_BIF_PCIE_RX_LAST_TLP1 … #define ixPSX81_BIF_PCIE_RX_LAST_TLP2 … #define ixPSX81_BIF_PCIE_RX_LAST_TLP3 … #define ixPSX81_BIF_PCIE_TX_LAST_TLP0 … #define ixPSX81_BIF_PCIE_TX_LAST_TLP1 … #define ixPSX81_BIF_PCIE_TX_LAST_TLP2 … #define ixPSX81_BIF_PCIE_TX_LAST_TLP3 … #define ixPSX81_BIF_PCIE_I2C_REG_ADDR_EXPAND … #define ixPSX81_BIF_PCIE_I2C_REG_DATA … #define ixPSX81_BIF_PCIE_CFG_CNTL … #define ixPSX81_BIF_PCIE_LC_PM_CNTL … #define ixPSX81_BIF_PCIE_P_CNTL … #define ixPSX81_BIF_PCIE_P_BUF_STATUS … #define ixPSX81_BIF_PCIE_P_DECODER_STATUS … #define ixPSX81_BIF_PCIE_P_MISC_STATUS … #define ixPSX81_BIF_PCIE_P_RCV_L0S_FTS_DET … #define ixPSX81_BIF_PCIE_PERF_COUNT_CNTL … #define ixPSX81_BIF_PCIE_PERF_CNTL_TXCLK … #define ixPSX81_BIF_PCIE_PERF_COUNT0_TXCLK … #define ixPSX81_BIF_PCIE_PERF_COUNT1_TXCLK … #define ixPSX81_BIF_PCIE_PERF_CNTL_MST_R_CLK … #define ixPSX81_BIF_PCIE_PERF_COUNT0_MST_R_CLK … #define ixPSX81_BIF_PCIE_PERF_COUNT1_MST_R_CLK … #define ixPSX81_BIF_PCIE_PERF_CNTL_MST_C_CLK … #define ixPSX81_BIF_PCIE_PERF_COUNT0_MST_C_CLK … #define ixPSX81_BIF_PCIE_PERF_COUNT1_MST_C_CLK … #define ixPSX81_BIF_PCIE_PERF_CNTL_SLV_R_CLK … #define ixPSX81_BIF_PCIE_PERF_COUNT0_SLV_R_CLK … #define ixPSX81_BIF_PCIE_PERF_COUNT1_SLV_R_CLK … #define ixPSX81_BIF_PCIE_PERF_CNTL_SLV_S_C_CLK … #define ixPSX81_BIF_PCIE_PERF_COUNT0_SLV_S_C_CLK … #define ixPSX81_BIF_PCIE_PERF_COUNT1_SLV_S_C_CLK … #define ixPSX81_BIF_PCIE_PERF_CNTL_SLV_NS_C_CLK … #define ixPSX81_BIF_PCIE_PERF_COUNT0_SLV_NS_C_CLK … #define ixPSX81_BIF_PCIE_PERF_COUNT1_SLV_NS_C_CLK … #define ixPSX81_BIF_PCIE_PERF_CNTL_EVENT0_PORT_SEL … #define ixPSX81_BIF_PCIE_PERF_CNTL_EVENT1_PORT_SEL … #define ixPSX81_BIF_PCIE_PERF_CNTL_TXCLK2 … #define ixPSX81_BIF_PCIE_PERF_COUNT0_TXCLK2 … #define ixPSX81_BIF_PCIE_PERF_COUNT1_TXCLK2 … #define ixPSX81_BIF_PCIE_STRAP_F0 … #define ixPSX81_BIF_PCIE_STRAP_MISC … #define ixPSX81_BIF_PCIE_STRAP_MISC2 … #define ixPSX81_BIF_PCIE_STRAP_PI … #define ixPSX81_BIF_PCIE_STRAP_I2C_BD … #define ixPSX81_BIF_PCIE_PRBS_CLR … #define ixPSX81_BIF_PCIE_PRBS_STATUS1 … #define ixPSX81_BIF_PCIE_PRBS_STATUS2 … #define ixPSX81_BIF_PCIE_PRBS_FREERUN … #define ixPSX81_BIF_PCIE_PRBS_MISC … #define ixPSX81_BIF_PCIE_PRBS_USER_PATTERN … #define ixPSX81_BIF_PCIE_PRBS_LO_BITCNT … #define ixPSX81_BIF_PCIE_PRBS_HI_BITCNT … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_0 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_1 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_2 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_3 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_4 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_5 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_6 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_7 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_8 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_9 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_10 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_11 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_12 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_13 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_14 … #define ixPSX81_BIF_PCIE_PRBS_ERRCNT_15 … #define ixPSX81_BIF_SWRST_COMMAND_STATUS … #define ixPSX81_BIF_SWRST_GENERAL_CONTROL … #define ixPSX81_BIF_SWRST_COMMAND_0 … #define ixPSX81_BIF_SWRST_COMMAND_1 … #define ixPSX81_BIF_SWRST_CONTROL_0 … #define ixPSX81_BIF_SWRST_CONTROL_1 … #define ixPSX81_BIF_SWRST_CONTROL_2 … #define ixPSX81_BIF_SWRST_CONTROL_3 … #define ixPSX81_BIF_SWRST_CONTROL_4 … #define ixPSX81_BIF_SWRST_CONTROL_5 … #define ixPSX81_BIF_SWRST_CONTROL_6 … #define ixPSX81_BIF_CPM_CONTROL … #define ixPSX81_BIF_LM_CONTROL … #define ixPSX81_BIF_LM_PCIETXMUX0 … #define ixPSX81_BIF_LM_PCIETXMUX1 … #define ixPSX81_BIF_LM_PCIETXMUX2 … #define ixPSX81_BIF_LM_PCIETXMUX3 … #define ixPSX81_BIF_LM_PCIERXMUX0 … #define ixPSX81_BIF_LM_PCIERXMUX1 … #define ixPSX81_BIF_LM_PCIERXMUX2 … #define ixPSX81_BIF_LM_PCIERXMUX3 … #define ixPSX81_BIF_LM_LANEENABLE … #define ixPSX81_BIF_LM_PRBSCONTROL … #define ixPSX81_BIF_LM_POWERCONTROL … #define ixPSX81_BIF_LM_POWERCONTROL1 … #define ixPSX81_BIF_LM_POWERCONTROL2 … #define ixPSX81_BIF_LM_POWERCONTROL3 … #define ixPSX81_BIF_LM_POWERCONTROL4 … #define ixPSX80_PHY0_COM_COMMON_FUSE1 … #define ixPSX80_PHY0_COM_COMMON_FUSE2 … #define ixPSX80_PHY0_COM_COMMON_FUSE3 … #define ixPSX80_PHY0_COM_COMMON_ELECIDLE … #define ixPSX80_PHY0_COM_COMMON_DFX … #define ixPSX80_PHY0_COM_COMMON_MAR_DEEMPH_NOM … #define ixPSX80_PHY0_COM_COMMON_SELDEEMPH35 … #define ixPSX80_PHY0_COM_COMMON_SELDEEMPH60 … #define ixPSX80_PHY0_COM_COMMON_LANE_PWRMGMT … #define ixPSX80_PHY0_COM_COMMON_ADAPTCTL1 … #define ixPSX80_PHY0_COM_COMMON_ADAPTCTL2 … #define ixPSX80_PHY0_COM_COMMON_ADAPT_CFG_BYP_VAL … #define ixPSX80_PHY0_COM_COMMON_ADAPT_CFG_BYP_VAL1 … #define ixPSX80_PHY0_COM_COMMON_ADAPT_DBG_BYP_VAL … #define ixPSX80_PHY0_COM_COMMON_ADAPT_DBG_BYP_VAL1 … #define ixPSX80_PHY0_COM_COMMON_ADAPT_DBG1 … #define ixPSX80_PHY0_COM_COMMON_LNCNTRL … #define ixPSX80_PHY0_COM_COMMON_TXTESTDEBUG … #define ixPSX80_PHY0_COM_COMMON_RXTESTDEBUG … #define ixPSX80_PHY0_COM_COMMON_CDR_PHCTL … #define ixPSX80_PHY0_COM_COMMON_CDR_FRCTL … #define ixPSX80_PHY0_RX_CMD_BUS_RX_CONTROL_BROADCAST … #define ixPSX80_PHY0_RX_CMD_BUS_RX_CONTROL_LANE0 … #define ixPSX80_PHY0_RX_CMD_BUS_RX_CONTROL_LANE1 … #define ixPSX80_PHY0_RX_CMD_BUS_RX_CONTROL_LANE2 … #define ixPSX80_PHY0_RX_CMD_BUS_RX_CONTROL_LANE3 … #define ixPSX80_PHY0_RX_CMD_BUS_RX_CONTROL_LANE4 … #define ixPSX80_PHY0_RX_CMD_BUS_RX_CONTROL_LANE5 … #define ixPSX80_PHY0_RX_CMD_BUS_RX_CONTROL_LANE6 … #define ixPSX80_PHY0_RX_CMD_BUS_RX_CONTROL_LANE7 … #define ixPSX80_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_BROADCAST … #define ixPSX80_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE0 … #define ixPSX80_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE1 … #define ixPSX80_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE2 … #define ixPSX80_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE3 … #define ixPSX80_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE4 … #define ixPSX80_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE5 … #define ixPSX80_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE6 … #define ixPSX80_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE7 … #define ixPSX80_PHY0_RX_RX_CTL_BROADCAST … #define ixPSX80_PHY0_RX_RX_CTL_LANE0 … #define ixPSX80_PHY0_RX_RX_CTL_LANE1 … #define ixPSX80_PHY0_RX_RX_CTL_LANE2 … #define ixPSX80_PHY0_RX_RX_CTL_LANE3 … #define ixPSX80_PHY0_RX_RX_CTL_LANE4 … #define ixPSX80_PHY0_RX_RX_CTL_LANE5 … #define ixPSX80_PHY0_RX_RX_CTL_LANE6 … #define ixPSX80_PHY0_RX_RX_CTL_LANE7 … #define ixPSX80_PHY0_RX_DLL_CTL_BROADCAST … #define ixPSX80_PHY0_RX_DLL_CTL_LANE0 … #define ixPSX80_PHY0_RX_DLL_CTL_LANE1 … #define ixPSX80_PHY0_RX_DLL_CTL_LANE2 … #define ixPSX80_PHY0_RX_DLL_CTL_LANE3 … #define ixPSX80_PHY0_RX_DLL_CTL_LANE4 … #define ixPSX80_PHY0_RX_DLL_CTL_LANE5 … #define ixPSX80_PHY0_RX_DLL_CTL_LANE6 … #define ixPSX80_PHY0_RX_DLL_CTL_LANE7 … #define ixPSX80_PHY0_RX_RXTEST_REGS_BROADCAST … #define ixPSX80_PHY0_RX_RXTEST_REGS_LANE0 … #define ixPSX80_PHY0_RX_RXTEST_REGS_LANE1 … #define ixPSX80_PHY0_RX_RXTEST_REGS_LANE2 … #define ixPSX80_PHY0_RX_RXTEST_REGS_LANE3 … #define ixPSX80_PHY0_RX_RXTEST_REGS_LANE4 … #define ixPSX80_PHY0_RX_RXTEST_REGS_LANE5 … #define ixPSX80_PHY0_RX_RXTEST_REGS_LANE6 … #define ixPSX80_PHY0_RX_RXTEST_REGS_LANE7 … #define ixPSX80_PHY0_RX_ELECIDLE_DEBUG_BROADCAST … #define ixPSX80_PHY0_RX_ELECIDLE_DEBUG_LANE0 … #define ixPSX80_PHY0_RX_ELECIDLE_DEBUG_LANE1 … #define ixPSX80_PHY0_RX_ELECIDLE_DEBUG_LANE2 … #define ixPSX80_PHY0_RX_ELECIDLE_DEBUG_LANE3 … #define ixPSX80_PHY0_RX_ELECIDLE_DEBUG_LANE4 … #define ixPSX80_PHY0_RX_ELECIDLE_DEBUG_LANE5 … #define ixPSX80_PHY0_RX_ELECIDLE_DEBUG_LANE6 … #define ixPSX80_PHY0_RX_ELECIDLE_DEBUG_LANE7 … #define ixPSX80_PHY0_RX_ADAPTCTL_BROADCAST … #define ixPSX80_PHY0_RX_ADAPTCTL_LANE0 … #define ixPSX80_PHY0_RX_ADAPTCTL_LANE1 … #define ixPSX80_PHY0_RX_ADAPTCTL_LANE2 … #define ixPSX80_PHY0_RX_ADAPTCTL_LANE3 … #define ixPSX80_PHY0_RX_ADAPTCTL_LANE4 … #define ixPSX80_PHY0_RX_ADAPTCTL_LANE5 … #define ixPSX80_PHY0_RX_ADAPTCTL_LANE6 … #define ixPSX80_PHY0_RX_ADAPTCTL_LANE7 … #define ixPSX80_PHY0_RX_FOMCALCCTL_BROADCAST … #define ixPSX80_PHY0_RX_FOMCALCCTL_LANE0 … #define ixPSX80_PHY0_RX_FOMCALCCTL_LANE1 … #define ixPSX80_PHY0_RX_FOMCALCCTL_LANE2 … #define ixPSX80_PHY0_RX_FOMCALCCTL_LANE3 … #define ixPSX80_PHY0_RX_FOMCALCCTL_LANE4 … #define ixPSX80_PHY0_RX_FOMCALCCTL_LANE5 … #define ixPSX80_PHY0_RX_FOMCALCCTL_LANE6 … #define ixPSX80_PHY0_RX_FOMCALCCTL_LANE7 … #define ixPSX80_PHY0_RX_ADAPT_CFG_BYP_EN_BROADCAST … #define ixPSX80_PHY0_RX_ADAPT_CFG_BYP_EN_LANE0 … #define ixPSX80_PHY0_RX_ADAPT_CFG_BYP_EN_LANE1 … #define ixPSX80_PHY0_RX_ADAPT_CFG_BYP_EN_LANE2 … #define ixPSX80_PHY0_RX_ADAPT_CFG_BYP_EN_LANE3 … #define ixPSX80_PHY0_RX_ADAPT_CFG_BYP_EN_LANE4 … #define ixPSX80_PHY0_RX_ADAPT_CFG_BYP_EN_LANE5 … #define ixPSX80_PHY0_RX_ADAPT_CFG_BYP_EN_LANE6 … #define ixPSX80_PHY0_RX_ADAPT_CFG_BYP_EN_LANE7 … #define ixPSX80_PHY0_RX_DBG_BYP_EN_BROADCAST … #define ixPSX80_PHY0_RX_DBG_BYP_EN_LANE0 … #define ixPSX80_PHY0_RX_DBG_BYP_EN_LANE1 … #define ixPSX80_PHY0_RX_DBG_BYP_EN_LANE2 … #define ixPSX80_PHY0_RX_DBG_BYP_EN_LANE3 … #define ixPSX80_PHY0_RX_DBG_BYP_EN_LANE4 … #define ixPSX80_PHY0_RX_DBG_BYP_EN_LANE5 … #define ixPSX80_PHY0_RX_DBG_BYP_EN_LANE6 … #define ixPSX80_PHY0_RX_DBG_BYP_EN_LANE7 … #define ixPSX80_PHY0_RX_ADAPTDBG1_BROADCAST … #define ixPSX80_PHY0_RX_ADAPTDBG1_LANE0 … #define ixPSX80_PHY0_RX_ADAPTDBG1_LANE1 … #define ixPSX80_PHY0_RX_ADAPTDBG1_LANE2 … #define ixPSX80_PHY0_RX_ADAPTDBG1_LANE3 … #define ixPSX80_PHY0_RX_ADAPTDBG1_LANE4 … #define ixPSX80_PHY0_RX_ADAPTDBG1_LANE5 … #define ixPSX80_PHY0_RX_ADAPTDBG1_LANE6 … #define ixPSX80_PHY0_RX_ADAPTDBG1_LANE7 … #define ixPSX80_PHY0_TX_CMD_BUS_TX_CONTROL_BROADCAST … #define ixPSX80_PHY0_TX_CMD_BUS_TX_CONTROL_LANE0 … #define ixPSX80_PHY0_TX_CMD_BUS_TX_CONTROL_LANE1 … #define ixPSX80_PHY0_TX_CMD_BUS_TX_CONTROL_LANE2 … #define ixPSX80_PHY0_TX_CMD_BUS_TX_CONTROL_LANE3 … #define ixPSX80_PHY0_TX_CMD_BUS_TX_CONTROL_LANE4 … #define ixPSX80_PHY0_TX_CMD_BUS_TX_CONTROL_LANE5 … #define ixPSX80_PHY0_TX_CMD_BUS_TX_CONTROL_LANE6 … #define ixPSX80_PHY0_TX_CMD_BUS_TX_CONTROL_LANE7 … #define ixPSX80_PHY0_TX_DFX_BROADCAST … #define ixPSX80_PHY0_TX_DFX_LANE0 … #define ixPSX80_PHY0_TX_DFX_LANE1 … #define ixPSX80_PHY0_TX_DFX_LANE2 … #define ixPSX80_PHY0_TX_DFX_LANE3 … #define ixPSX80_PHY0_TX_DFX_LANE4 … #define ixPSX80_PHY0_TX_DFX_LANE5 … #define ixPSX80_PHY0_TX_DFX_LANE6 … #define ixPSX80_PHY0_TX_DFX_LANE7 … #define ixPSX80_PHY0_TX_DEEMPH_BROADCAST … #define ixPSX80_PHY0_TX_DEEMPH_LANE0 … #define ixPSX80_PHY0_TX_DEEMPH_LANE1 … #define ixPSX80_PHY0_TX_DEEMPH_LANE2 … #define ixPSX80_PHY0_TX_DEEMPH_LANE3 … #define ixPSX80_PHY0_TX_DEEMPH_LANE4 … #define ixPSX80_PHY0_TX_DEEMPH_LANE5 … #define ixPSX80_PHY0_TX_DEEMPH_LANE6 … #define ixPSX80_PHY0_TX_DEEMPH_LANE7 … #define ixPSX80_PHY0_TX_TSTMARGDEEMPH_BROADCAST … #define ixPSX80_PHY0_TX_TSTMARGDEEMPH_LANE0 … #define ixPSX80_PHY0_TX_TSTMARGDEEMPH_LANE1 … #define ixPSX80_PHY0_TX_TSTMARGDEEMPH_LANE2 … #define ixPSX80_PHY0_TX_TSTMARGDEEMPH_LANE3 … #define ixPSX80_PHY0_TX_TSTMARGDEEMPH_LANE4 … #define ixPSX80_PHY0_TX_TSTMARGDEEMPH_LANE5 … #define ixPSX80_PHY0_TX_TSTMARGDEEMPH_LANE6 … #define ixPSX80_PHY0_TX_TSTMARGDEEMPH_LANE7 … #define ixPSX80_PHY0_TX_MARGDEEMPHSTATUS_BROADCAST … #define ixPSX80_PHY0_TX_MARGDEEMPHSTATUS_LANE0 … #define ixPSX80_PHY0_TX_MARGDEEMPHSTATUS_LANE1 … #define ixPSX80_PHY0_TX_MARGDEEMPHSTATUS_LANE2 … #define ixPSX80_PHY0_TX_MARGDEEMPHSTATUS_LANE3 … #define ixPSX80_PHY0_TX_MARGDEEMPHSTATUS_LANE4 … #define ixPSX80_PHY0_TX_MARGDEEMPHSTATUS_LANE5 … #define ixPSX80_PHY0_TX_MARGDEEMPHSTATUS_LANE6 … #define ixPSX80_PHY0_TX_MARGDEEMPHSTATUS_LANE7 … #define ixPSX80_PHY0_TX_TXCNTRL_BROADCAST … #define ixPSX80_PHY0_TX_TXCNTRL_LANE0 … #define ixPSX80_PHY0_TX_TXCNTRL_LANE1 … #define ixPSX80_PHY0_TX_TXCNTRL_LANE2 … #define ixPSX80_PHY0_TX_TXCNTRL_LANE3 … #define ixPSX80_PHY0_TX_TXCNTRL_LANE4 … #define ixPSX80_PHY0_TX_TXCNTRL_LANE5 … #define ixPSX80_PHY0_TX_TXCNTRL_LANE6 … #define ixPSX80_PHY0_TX_TXCNTRL_LANE7 … #define ixPSX80_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_BROADCAST … #define ixPSX80_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE0 … #define ixPSX80_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE1 … #define ixPSX80_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE2 … #define ixPSX80_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE3 … #define ixPSX80_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE4 … #define ixPSX80_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE5 … #define ixPSX80_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE6 … #define ixPSX80_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE7 … #define ixPSX80_PHY0_HTPLL_ROPLL_PowerDownEn … #define ixPSX80_PHY0_HTPLL_ROPLL_PciPllControlExt … #define ixPSX80_PHY0_HTPLL_ROPLL_PciPllControl … #define ixPSX80_PHY0_HTPLL_ROPLL_PciPllTestDebug1 … #define ixPSX80_PHY0_HTPLL_ROPLL_PciPllTestDebug2 … #define ixPSX80_PHY0_HTPLL_ROPLL_PciPllFreqMode … #define ixPSX80_PHY0_HTPLL_ROPLL_PciPllUpdateCtrl … #define ixPSX80_PHY0_HTPLL_ROPLL_PciPllTestDebug3 … #define ixPSX80_PHY0_HTPLL_ROPLL_PciFuseProcess … #define ixPSX80_PHY0_HTPLL_ROPLL_PciPllTestDebug4 … #define ixPSX80_PHY0_HTPLL_ROPLL_PciPllTestDebug5 … #define ixPSX80_PHY0_LCPLL_LCPLL_PowerDownEn … #define ixPSX80_PHY0_LCPLL_LCPLL_PciPllControlExt … #define ixPSX80_PHY0_LCPLL_LCPLL_PciPllControl … #define ixPSX80_PHY0_LCPLL_LCPLL_PciPllTestDebug1 … #define ixPSX80_PHY0_LCPLL_LCPLL_PciPllTestDebug2 … #define ixPSX80_PHY0_LCPLL_LCPLL_PciPllFreqMode … #define ixPSX80_PHY0_LCPLL_LCPLL_PciLcVcoCtrl … #define ixPSX80_PHY0_LCPLL_LCPLL_PciPllUpdateCtrl … #define ixPSX80_PHY0_LCPLL_LCPLL_PciPllTestDebug3 … #define ixPSX80_PHY0_LCPLL_LCPLL_PciPllTestDebug4 … #define ixPSX80_PHY0_LCPLL_LCPLL_PciPllTestDebug5 … #define ixPSX81_PHY0_COM_COMMON_FUSE1 … #define ixPSX81_PHY0_COM_COMMON_FUSE2 … #define ixPSX81_PHY0_COM_COMMON_FUSE3 … #define ixPSX81_PHY0_COM_COMMON_ELECIDLE … #define ixPSX81_PHY0_COM_COMMON_DFX … #define ixPSX81_PHY0_COM_COMMON_MAR_DEEMPH_NOM … #define ixPSX81_PHY0_COM_COMMON_SELDEEMPH35 … #define ixPSX81_PHY0_COM_COMMON_SELDEEMPH60 … #define ixPSX81_PHY0_COM_COMMON_LANE_PWRMGMT … #define ixPSX81_PHY0_COM_COMMON_ADAPTCTL1 … #define ixPSX81_PHY0_COM_COMMON_ADAPTCTL2 … #define ixPSX81_PHY0_COM_COMMON_ADAPT_CFG_BYP_VAL … #define ixPSX81_PHY0_COM_COMMON_ADAPT_CFG_BYP_VAL1 … #define ixPSX81_PHY0_COM_COMMON_ADAPT_DBG_BYP_VAL … #define ixPSX81_PHY0_COM_COMMON_ADAPT_DBG_BYP_VAL1 … #define ixPSX81_PHY0_COM_COMMON_ADAPT_DBG1 … #define ixPSX81_PHY0_COM_COMMON_LNCNTRL … #define ixPSX81_PHY0_COM_COMMON_TXTESTDEBUG … #define ixPSX81_PHY0_COM_COMMON_RXTESTDEBUG … #define ixPSX81_PHY0_COM_COMMON_CDR_PHCTL … #define ixPSX81_PHY0_COM_COMMON_CDR_FRCTL … #define ixPSX81_PHY0_RX_CMD_BUS_RX_CONTROL_BROADCAST … #define ixPSX81_PHY0_RX_CMD_BUS_RX_CONTROL_LANE0 … #define ixPSX81_PHY0_RX_CMD_BUS_RX_CONTROL_LANE1 … #define ixPSX81_PHY0_RX_CMD_BUS_RX_CONTROL_LANE2 … #define ixPSX81_PHY0_RX_CMD_BUS_RX_CONTROL_LANE3 … #define ixPSX81_PHY0_RX_CMD_BUS_RX_CONTROL_LANE4 … #define ixPSX81_PHY0_RX_CMD_BUS_RX_CONTROL_LANE5 … #define ixPSX81_PHY0_RX_CMD_BUS_RX_CONTROL_LANE6 … #define ixPSX81_PHY0_RX_CMD_BUS_RX_CONTROL_LANE7 … #define ixPSX81_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_BROADCAST … #define ixPSX81_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE0 … #define ixPSX81_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE1 … #define ixPSX81_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE2 … #define ixPSX81_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE3 … #define ixPSX81_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE4 … #define ixPSX81_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE5 … #define ixPSX81_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE6 … #define ixPSX81_PHY0_RX_CMD_BUS_GLOBAL_FOR_RX_LANE7 … #define ixPSX81_PHY0_RX_RX_CTL_BROADCAST … #define ixPSX81_PHY0_RX_RX_CTL_LANE0 … #define ixPSX81_PHY0_RX_RX_CTL_LANE1 … #define ixPSX81_PHY0_RX_RX_CTL_LANE2 … #define ixPSX81_PHY0_RX_RX_CTL_LANE3 … #define ixPSX81_PHY0_RX_RX_CTL_LANE4 … #define ixPSX81_PHY0_RX_RX_CTL_LANE5 … #define ixPSX81_PHY0_RX_RX_CTL_LANE6 … #define ixPSX81_PHY0_RX_RX_CTL_LANE7 … #define ixPSX81_PHY0_RX_DLL_CTL_BROADCAST … #define ixPSX81_PHY0_RX_DLL_CTL_LANE0 … #define ixPSX81_PHY0_RX_DLL_CTL_LANE1 … #define ixPSX81_PHY0_RX_DLL_CTL_LANE2 … #define ixPSX81_PHY0_RX_DLL_CTL_LANE3 … #define ixPSX81_PHY0_RX_DLL_CTL_LANE4 … #define ixPSX81_PHY0_RX_DLL_CTL_LANE5 … #define ixPSX81_PHY0_RX_DLL_CTL_LANE6 … #define ixPSX81_PHY0_RX_DLL_CTL_LANE7 … #define ixPSX81_PHY0_RX_RXTEST_REGS_BROADCAST … #define ixPSX81_PHY0_RX_RXTEST_REGS_LANE0 … #define ixPSX81_PHY0_RX_RXTEST_REGS_LANE1 … #define ixPSX81_PHY0_RX_RXTEST_REGS_LANE2 … #define ixPSX81_PHY0_RX_RXTEST_REGS_LANE3 … #define ixPSX81_PHY0_RX_RXTEST_REGS_LANE4 … #define ixPSX81_PHY0_RX_RXTEST_REGS_LANE5 … #define ixPSX81_PHY0_RX_RXTEST_REGS_LANE6 … #define ixPSX81_PHY0_RX_RXTEST_REGS_LANE7 … #define ixPSX81_PHY0_RX_ELECIDLE_DEBUG_BROADCAST … #define ixPSX81_PHY0_RX_ELECIDLE_DEBUG_LANE0 … #define ixPSX81_PHY0_RX_ELECIDLE_DEBUG_LANE1 … #define ixPSX81_PHY0_RX_ELECIDLE_DEBUG_LANE2 … #define ixPSX81_PHY0_RX_ELECIDLE_DEBUG_LANE3 … #define ixPSX81_PHY0_RX_ELECIDLE_DEBUG_LANE4 … #define ixPSX81_PHY0_RX_ELECIDLE_DEBUG_LANE5 … #define ixPSX81_PHY0_RX_ELECIDLE_DEBUG_LANE6 … #define ixPSX81_PHY0_RX_ELECIDLE_DEBUG_LANE7 … #define ixPSX81_PHY0_RX_ADAPTCTL_BROADCAST … #define ixPSX81_PHY0_RX_ADAPTCTL_LANE0 … #define ixPSX81_PHY0_RX_ADAPTCTL_LANE1 … #define ixPSX81_PHY0_RX_ADAPTCTL_LANE2 … #define ixPSX81_PHY0_RX_ADAPTCTL_LANE3 … #define ixPSX81_PHY0_RX_ADAPTCTL_LANE4 … #define ixPSX81_PHY0_RX_ADAPTCTL_LANE5 … #define ixPSX81_PHY0_RX_ADAPTCTL_LANE6 … #define ixPSX81_PHY0_RX_ADAPTCTL_LANE7 … #define ixPSX81_PHY0_RX_FOMCALCCTL_BROADCAST … #define ixPSX81_PHY0_RX_FOMCALCCTL_LANE0 … #define ixPSX81_PHY0_RX_FOMCALCCTL_LANE1 … #define ixPSX81_PHY0_RX_FOMCALCCTL_LANE2 … #define ixPSX81_PHY0_RX_FOMCALCCTL_LANE3 … #define ixPSX81_PHY0_RX_FOMCALCCTL_LANE4 … #define ixPSX81_PHY0_RX_FOMCALCCTL_LANE5 … #define ixPSX81_PHY0_RX_FOMCALCCTL_LANE6 … #define ixPSX81_PHY0_RX_FOMCALCCTL_LANE7 … #define ixPSX81_PHY0_RX_ADAPT_CFG_BYP_EN_BROADCAST … #define ixPSX81_PHY0_RX_ADAPT_CFG_BYP_EN_LANE0 … #define ixPSX81_PHY0_RX_ADAPT_CFG_BYP_EN_LANE1 … #define ixPSX81_PHY0_RX_ADAPT_CFG_BYP_EN_LANE2 … #define ixPSX81_PHY0_RX_ADAPT_CFG_BYP_EN_LANE3 … #define ixPSX81_PHY0_RX_ADAPT_CFG_BYP_EN_LANE4 … #define ixPSX81_PHY0_RX_ADAPT_CFG_BYP_EN_LANE5 … #define ixPSX81_PHY0_RX_ADAPT_CFG_BYP_EN_LANE6 … #define ixPSX81_PHY0_RX_ADAPT_CFG_BYP_EN_LANE7 … #define ixPSX81_PHY0_RX_DBG_BYP_EN_BROADCAST … #define ixPSX81_PHY0_RX_DBG_BYP_EN_LANE0 … #define ixPSX81_PHY0_RX_DBG_BYP_EN_LANE1 … #define ixPSX81_PHY0_RX_DBG_BYP_EN_LANE2 … #define ixPSX81_PHY0_RX_DBG_BYP_EN_LANE3 … #define ixPSX81_PHY0_RX_DBG_BYP_EN_LANE4 … #define ixPSX81_PHY0_RX_DBG_BYP_EN_LANE5 … #define ixPSX81_PHY0_RX_DBG_BYP_EN_LANE6 … #define ixPSX81_PHY0_RX_DBG_BYP_EN_LANE7 … #define ixPSX81_PHY0_RX_ADAPTDBG1_BROADCAST … #define ixPSX81_PHY0_RX_ADAPTDBG1_LANE0 … #define ixPSX81_PHY0_RX_ADAPTDBG1_LANE1 … #define ixPSX81_PHY0_RX_ADAPTDBG1_LANE2 … #define ixPSX81_PHY0_RX_ADAPTDBG1_LANE3 … #define ixPSX81_PHY0_RX_ADAPTDBG1_LANE4 … #define ixPSX81_PHY0_RX_ADAPTDBG1_LANE5 … #define ixPSX81_PHY0_RX_ADAPTDBG1_LANE6 … #define ixPSX81_PHY0_RX_ADAPTDBG1_LANE7 … #define ixPSX81_PHY0_TX_CMD_BUS_TX_CONTROL_BROADCAST … #define ixPSX81_PHY0_TX_CMD_BUS_TX_CONTROL_LANE0 … #define ixPSX81_PHY0_TX_CMD_BUS_TX_CONTROL_LANE1 … #define ixPSX81_PHY0_TX_CMD_BUS_TX_CONTROL_LANE2 … #define ixPSX81_PHY0_TX_CMD_BUS_TX_CONTROL_LANE3 … #define ixPSX81_PHY0_TX_CMD_BUS_TX_CONTROL_LANE4 … #define ixPSX81_PHY0_TX_CMD_BUS_TX_CONTROL_LANE5 … #define ixPSX81_PHY0_TX_CMD_BUS_TX_CONTROL_LANE6 … #define ixPSX81_PHY0_TX_CMD_BUS_TX_CONTROL_LANE7 … #define ixPSX81_PHY0_TX_DFX_BROADCAST … #define ixPSX81_PHY0_TX_DFX_LANE0 … #define ixPSX81_PHY0_TX_DFX_LANE1 … #define ixPSX81_PHY0_TX_DFX_LANE2 … #define ixPSX81_PHY0_TX_DFX_LANE3 … #define ixPSX81_PHY0_TX_DFX_LANE4 … #define ixPSX81_PHY0_TX_DFX_LANE5 … #define ixPSX81_PHY0_TX_DFX_LANE6 … #define ixPSX81_PHY0_TX_DFX_LANE7 … #define ixPSX81_PHY0_TX_DEEMPH_BROADCAST … #define ixPSX81_PHY0_TX_DEEMPH_LANE0 … #define ixPSX81_PHY0_TX_DEEMPH_LANE1 … #define ixPSX81_PHY0_TX_DEEMPH_LANE2 … #define ixPSX81_PHY0_TX_DEEMPH_LANE3 … #define ixPSX81_PHY0_TX_DEEMPH_LANE4 … #define ixPSX81_PHY0_TX_DEEMPH_LANE5 … #define ixPSX81_PHY0_TX_DEEMPH_LANE6 … #define ixPSX81_PHY0_TX_DEEMPH_LANE7 … #define ixPSX81_PHY0_TX_TSTMARGDEEMPH_BROADCAST … #define ixPSX81_PHY0_TX_TSTMARGDEEMPH_LANE0 … #define ixPSX81_PHY0_TX_TSTMARGDEEMPH_LANE1 … #define ixPSX81_PHY0_TX_TSTMARGDEEMPH_LANE2 … #define ixPSX81_PHY0_TX_TSTMARGDEEMPH_LANE3 … #define ixPSX81_PHY0_TX_TSTMARGDEEMPH_LANE4 … #define ixPSX81_PHY0_TX_TSTMARGDEEMPH_LANE5 … #define ixPSX81_PHY0_TX_TSTMARGDEEMPH_LANE6 … #define ixPSX81_PHY0_TX_TSTMARGDEEMPH_LANE7 … #define ixPSX81_PHY0_TX_MARGDEEMPHSTATUS_BROADCAST … #define ixPSX81_PHY0_TX_MARGDEEMPHSTATUS_LANE0 … #define ixPSX81_PHY0_TX_MARGDEEMPHSTATUS_LANE1 … #define ixPSX81_PHY0_TX_MARGDEEMPHSTATUS_LANE2 … #define ixPSX81_PHY0_TX_MARGDEEMPHSTATUS_LANE3 … #define ixPSX81_PHY0_TX_MARGDEEMPHSTATUS_LANE4 … #define ixPSX81_PHY0_TX_MARGDEEMPHSTATUS_LANE5 … #define ixPSX81_PHY0_TX_MARGDEEMPHSTATUS_LANE6 … #define ixPSX81_PHY0_TX_MARGDEEMPHSTATUS_LANE7 … #define ixPSX81_PHY0_TX_TXCNTRL_BROADCAST … #define ixPSX81_PHY0_TX_TXCNTRL_LANE0 … #define ixPSX81_PHY0_TX_TXCNTRL_LANE1 … #define ixPSX81_PHY0_TX_TXCNTRL_LANE2 … #define ixPSX81_PHY0_TX_TXCNTRL_LANE3 … #define ixPSX81_PHY0_TX_TXCNTRL_LANE4 … #define ixPSX81_PHY0_TX_TXCNTRL_LANE5 … #define ixPSX81_PHY0_TX_TXCNTRL_LANE6 … #define ixPSX81_PHY0_TX_TXCNTRL_LANE7 … #define ixPSX81_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_BROADCAST … #define ixPSX81_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE0 … #define ixPSX81_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE1 … #define ixPSX81_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE2 … #define ixPSX81_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE3 … #define ixPSX81_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE4 … #define ixPSX81_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE5 … #define ixPSX81_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE6 … #define ixPSX81_PHY0_TX_CMD_BUS_GLOBAL_FOR_TX_LANE7 … #define ixPSX81_PHY0_HTPLL_ROPLL_PowerDownEn … #define ixPSX81_PHY0_HTPLL_ROPLL_PciPllControlExt … #define ixPSX81_PHY0_HTPLL_ROPLL_PciPllControl … #define ixPSX81_PHY0_HTPLL_ROPLL_PciPllTestDebug1 … #define ixPSX81_PHY0_HTPLL_ROPLL_PciPllTestDebug2 … #define ixPSX81_PHY0_HTPLL_ROPLL_PciPllFreqMode … #define ixPSX81_PHY0_HTPLL_ROPLL_PciPllUpdateCtrl … #define ixPSX81_PHY0_HTPLL_ROPLL_PciPllTestDebug3 … #define ixPSX81_PHY0_HTPLL_ROPLL_PciFuseProcess … #define ixPSX81_PHY0_HTPLL_ROPLL_PciPllTestDebug4 … #define ixPSX81_PHY0_HTPLL_ROPLL_PciPllTestDebug5 … #define ixPSX81_PHY0_LCPLL_LCPLL_PowerDownEn … #define ixPSX81_PHY0_LCPLL_LCPLL_PciPllControlExt … #define ixPSX81_PHY0_LCPLL_LCPLL_PciPllControl … #define ixPSX81_PHY0_LCPLL_LCPLL_PciPllTestDebug1 … #define ixPSX81_PHY0_LCPLL_LCPLL_PciPllTestDebug2 … #define ixPSX81_PHY0_LCPLL_LCPLL_PciPllFreqMode … #define ixPSX81_PHY0_LCPLL_LCPLL_PciLcVcoCtrl … #define ixPSX81_PHY0_LCPLL_LCPLL_PciPllUpdateCtrl … #define ixPSX81_PHY0_LCPLL_LCPLL_PciPllTestDebug3 … #define ixPSX81_PHY0_LCPLL_LCPLL_PciPllTestDebug4 … #define ixPSX81_PHY0_LCPLL_LCPLL_PciPllTestDebug5 … #define ixPSX80_PIF0_SCRATCH … #define ixPSX80_PIF0_HW_DEBUG … #define ixPSX80_PIF0_STRAP_0 … #define ixPSX80_PIF0_CTRL … #define ixPSX80_PIF0_TX_CTRL … #define ixPSX80_PIF0_TX_CTRL2 … #define ixPSX80_PIF0_RX_CTRL … #define ixPSX80_PIF0_RX_CTRL2 … #define ixPSX80_PIF0_GLB_OVRD … #define ixPSX80_PIF0_GLB_OVRD2 … #define ixPSX80_PIF0_BIF_CMD_STATUS … #define ixPSX80_PIF0_CMD_BUS_CTRL … #define ixPSX80_PIF0_CMD_BUS_GLB_OVRD … #define ixPSX80_PIF0_LANE0_OVRD … #define ixPSX80_PIF0_LANE0_OVRD2 … #define ixPSX80_PIF0_LANE1_OVRD … #define ixPSX80_PIF0_LANE1_OVRD2 … #define ixPSX80_PIF0_LANE2_OVRD … #define ixPSX80_PIF0_LANE2_OVRD2 … #define ixPSX80_PIF0_LANE3_OVRD … #define ixPSX80_PIF0_LANE3_OVRD2 … #define ixPSX80_PIF0_LANE4_OVRD … #define ixPSX80_PIF0_LANE4_OVRD2 … #define ixPSX80_PIF0_LANE5_OVRD … #define ixPSX80_PIF0_LANE5_OVRD2 … #define ixPSX80_PIF0_LANE6_OVRD … #define ixPSX80_PIF0_LANE6_OVRD2 … #define ixPSX80_PIF0_LANE7_OVRD … #define ixPSX80_PIF0_LANE7_OVRD2 … #define ixPSX81_PIF0_SCRATCH … #define ixPSX81_PIF0_HW_DEBUG … #define ixPSX81_PIF0_STRAP_0 … #define ixPSX81_PIF0_CTRL … #define ixPSX81_PIF0_TX_CTRL … #define ixPSX81_PIF0_TX_CTRL2 … #define ixPSX81_PIF0_RX_CTRL … #define ixPSX81_PIF0_RX_CTRL2 … #define ixPSX81_PIF0_GLB_OVRD … #define ixPSX81_PIF0_GLB_OVRD2 … #define ixPSX81_PIF0_BIF_CMD_STATUS … #define ixPSX81_PIF0_CMD_BUS_CTRL … #define ixPSX81_PIF0_CMD_BUS_GLB_OVRD … #define ixPSX81_PIF0_LANE0_OVRD … #define ixPSX81_PIF0_LANE0_OVRD2 … #define ixPSX81_PIF0_LANE1_OVRD … #define ixPSX81_PIF0_LANE1_OVRD2 … #define ixPSX81_PIF0_LANE2_OVRD … #define ixPSX81_PIF0_LANE2_OVRD2 … #define ixPSX81_PIF0_LANE3_OVRD … #define ixPSX81_PIF0_LANE3_OVRD2 … #define ixPSX81_PIF0_LANE4_OVRD … #define ixPSX81_PIF0_LANE4_OVRD2 … #define ixPSX81_PIF0_LANE5_OVRD … #define ixPSX81_PIF0_LANE5_OVRD2 … #define ixPSX81_PIF0_LANE6_OVRD … #define ixPSX81_PIF0_LANE6_OVRD2 … #define ixPSX81_PIF0_LANE7_OVRD … #define ixPSX81_PIF0_LANE7_OVRD2 … #endif /* BIF_5_1_D_H */
Codebase Browser
linux