// SPDX-License-Identifier: GPL-2.0-only /* * Copyright (c) 2024 AIROHA Inc * Author: Lorenzo Bianconi <[email protected]> */ #ifndef _PHY_AIROHA_PCIE_H #define _PHY_AIROHA_PCIE_H /* CSR_2L */ #define REG_CSR_2L_CMN … #define CSR_2L_PXP_CMN_LANE_EN … #define CSR_2L_PXP_CMN_TRIM_MASK … #define REG_CSR_2L_JCPLL_IB_EXT … #define REG_CSR_2L_JCPLL_LPF_SHCK_EN … #define CSR_2L_PXP_JCPLL_CHP_IBIAS … #define CSR_2L_PXP_JCPLL_CHP_IOFST … #define REG_CSR_2L_JCPLL_LPF_BR … #define CSR_2L_PXP_JCPLL_LPF_BR … #define CSR_2L_PXP_JCPLL_LPF_BC … #define CSR_2L_PXP_JCPLL_LPF_BP … #define CSR_2L_PXP_JCPLL_LPF_BWR … #define REG_CSR_2L_JCPLL_LPF_BWC … #define CSR_2L_PXP_JCPLL_LPF_BWC … #define CSR_2L_PXP_JCPLL_KBAND_CODE … #define CSR_2L_PXP_JCPLL_KBAND_DIV … #define REG_CSR_2L_JCPLL_KBAND_KFC … #define CSR_2L_PXP_JCPLL_KBAND_KFC … #define CSR_2L_PXP_JCPLL_KBAND_KF … #define CSR_2L_PXP_JCPLL_KBAND_KS … #define CSR_2L_PXP_JCPLL_POSTDIV_EN … #define REG_CSR_2L_JCPLL_MMD_PREDIV_MODE … #define CSR_2L_PXP_JCPLL_MMD_PREDIV_MODE … #define CSR_2L_PXP_JCPLL_POSTDIV_D2 … #define CSR_2L_PXP_JCPLL_POSTDIV_D5 … #define CSR_2L_PXP_JCPLL_MONCK … #define CSR_2L_PXP_JCPLL_REFIN_DIV … #define REG_CSR_2L_JCPLL_RST_DLY … #define CSR_2L_PXP_JCPLL_RST_DLY … #define CSR_2L_PXP_JCPLL_RST … #define CSR_2L_PXP_JCPLL_SDM_DI_EN … #define CSR_2L_PXP_JCPLL_SDM_DI_LS … #define REG_CSR_2L_JCPLL_SDM_IFM … #define CSR_2L_PXP_JCPLL_SDM_IFM … #define REG_CSR_2L_JCPLL_SDM_HREN … #define CSR_2L_PXP_JCPLL_SDM_HREN … #define CSR_2L_PXP_JCPLL_TCL_AMP_EN … #define CSR_2L_PXP_JCPLL_TCL_AMP_GAIN … #define CSR_2L_PXP_JCPLL_TCL_AMP_VREF … #define REG_CSR_2L_JCPLL_TCL_CMP … #define CSR_2L_PXP_JCPLL_TCL_LPF_EN … #define CSR_2L_PXP_JCPLL_TCL_LPF_BW … #define REG_CSR_2L_JCPLL_VCODIV … #define CSR_2L_PXP_JCPLL_VCO_CFIX … #define CSR_2L_PXP_JCPLL_VCO_HALFLSB_EN … #define CSR_2L_PXP_JCPLL_VCO_SCAPWR … #define REG_CSR_2L_JCPLL_VCO_TCLVAR … #define CSR_2L_PXP_JCPLL_VCO_TCLVAR … #define REG_CSR_2L_JCPLL_SSC … #define CSR_2L_PXP_JCPLL_SSC_EN … #define CSR_2L_PXP_JCPLL_SSC_PHASE_INI … #define CSR_2L_PXP_JCPLL_SSC_TRI_EN … #define REG_CSR_2L_JCPLL_SSC_DELTA1 … #define CSR_2L_PXP_JCPLL_SSC_DELTA1 … #define CSR_2L_PXP_JCPLL_SSC_DELTA … #define REG_CSR_2L_JCPLL_SSC_PERIOD … #define CSR_2L_PXP_JCPLL_SSC_PERIOD … #define REG_CSR_2L_JCPLL_TCL_VTP_EN … #define CSR_2L_PXP_JCPLL_SPARE_LOW … #define REG_CSR_2L_JCPLL_TCL_KBAND_VREF … #define CSR_2L_PXP_JCPLL_TCL_KBAND_VREF … #define CSR_2L_PXP_JCPLL_VCO_KBAND_MEAS_EN … #define REG_CSR_2L_750M_SYS_CK … #define CSR_2L_PXP_TXPLL_LPF_SHCK_EN … #define CSR_2L_PXP_TXPLL_CHP_IBIAS … #define REG_CSR_2L_TXPLL_CHP_IOFST … #define CSR_2L_PXP_TXPLL_CHP_IOFST … #define CSR_2L_PXP_TXPLL_LPF_BR … #define CSR_2L_PXP_TXPLL_LPF_BC … #define CSR_2L_PXP_TXPLL_LPF_BP … #define REG_CSR_2L_TXPLL_LPF_BWR … #define CSR_2L_PXP_TXPLL_LPF_BWR … #define CSR_2L_PXP_TXPLL_LPF_BWC … #define CSR_2L_PXP_TXPLL_KBAND_CODE … #define REG_CSR_2L_TXPLL_KBAND_DIV … #define CSR_2L_PXP_TXPLL_KBAND_DIV … #define CSR_2L_PXP_TXPLL_KBAND_KFC … #define CSR_2L_PXP_TXPLL_KBAND_KF … #define CSR_2L_PXP_txpll_KBAND_KS … #define REG_CSR_2L_TXPLL_POSTDIV … #define CSR_2L_PXP_TXPLL_POSTDIV_EN … #define CSR_2L_PXP_TXPLL_MMD_PREDIV_MODE … #define CSR_2L_PXP_TXPLL_PHY_CK1_EN … #define REG_CSR_2L_TXPLL_PHY_CK2 … #define CSR_2L_PXP_TXPLL_REFIN_INTERNAL … #define REG_CSR_2L_TXPLL_REFIN_DIV … #define CSR_2L_PXP_TXPLL_REFIN_DIV … #define CSR_2L_PXP_TXPLL_RST_DLY … #define CSR_2L_PXP_TXPLL_PLL_RSTB … #define REG_CSR_2L_TXPLL_SDM_DI_LS … #define CSR_2L_PXP_TXPLL_SDM_DI_LS … #define CSR_2L_PXP_TXPLL_SDM_IFM … #define CSR_2L_PXP_TXPLL_SDM_ORD … #define REG_CSR_2L_TXPLL_SDM_OUT … #define CSR_2L_PXP_TXPLL_TCL_AMP_EN … #define CSR_2L_PXP_TXPLL_TCL_AMP_GAIN … #define REG_CSR_2L_TXPLL_TCL_AMP_VREF … #define CSR_2L_PXP_TXPLL_TCL_AMP_VREF … #define CSR_2L_PXP_TXPLL_TCL_LPF_EN … #define REG_CSR_2L_TXPLL_TCL_LPF_BW … #define CSR_2L_PXP_TXPLL_TCL_LPF_BW … #define CSR_2L_PXP_TXPLL_VCO_CFIX … #define CSR_2L_PXP_TXPLL_VCO_HALFLSB_EN … #define REG_CSR_2L_TXPLL_VCO_SCAPWR … #define CSR_2L_PXP_TXPLL_VCO_SCAPWR … #define REG_CSR_2L_TXPLL_SSC … #define CSR_2L_PXP_TXPLL_SSC_EN … #define CSR_2L_PXP_TXPLL_SSC_PHASE_INI … #define REG_CSR_2L_TXPLL_SSC_DELTA1 … #define CSR_2L_PXP_TXPLL_SSC_DELTA1 … #define CSR_2L_PXP_TXPLL_SSC_DELTA … #define REG_CSR_2L_TXPLL_SSC_PERIOD … #define CSR_2L_PXP_txpll_SSC_PERIOD … #define REG_CSR_2L_TXPLL_VTP … #define CSR_2L_PXP_TXPLL_VTP_EN … #define REG_CSR_2L_TXPLL_TCL_VTP … #define CSR_2L_PXP_TXPLL_SPARE_L … #define REG_CSR_2L_TXPLL_TCL_KBAND_VREF … #define CSR_2L_PXP_TXPLL_TCL_KBAND_VREF … #define CSR_2L_PXP_TXPLL_VCO_KBAND_MEAS_EN … #define REG_CSR_2L_TXPLL_POSTDIV_D256 … #define CSR_2L_PXP_CLKTX0_AMP … #define CSR_2L_PXP_CLKTX0_OFFSET … #define CSR_2L_PXP_CLKTX0_SR … #define REG_CSR_2L_CLKTX0_FORCE_OUT1 … #define CSR_2L_PXP_CLKTX0_HZ … #define CSR_2L_PXP_CLKTX0_IMP_SEL … #define CSR_2L_PXP_CLKTX1_AMP … #define REG_CSR_2L_CLKTX1_OFFSET … #define CSR_2L_PXP_CLKTX1_OFFSET … #define CSR_2L_PXP_CLKTX1_SR … #define CSR_2L_PXP_CLKTX1_HZ … #define REG_CSR_2L_CLKTX1_IMP_SEL … #define CSR_2L_PXP_CLKTX1_IMP_SEL … #define REG_CSR_2L_PLL_CMN_RESERVE0 … #define CSR_2L_PXP_PLL_RESERVE_MASK … #define REG_CSR_2L_TX0_CKLDO … #define CSR_2L_PXP_TX0_CKLDO_EN … #define CSR_2L_PXP_TX0_DMEDGEGEN_EN … #define REG_CSR_2L_TX1_CKLDO … #define CSR_2L_PXP_TX1_CKLDO_EN … #define CSR_2L_PXP_TX1_DMEDGEGEN_EN … #define REG_CSR_2L_TX1_MULTLANE … #define CSR_2L_PXP_TX1_MULTLANE_EN … #define REG_CSR_2L_RX0_REV0 … #define CSR_2L_PXP_VOS_PNINV … #define CSR_2L_PXP_FE_GAIN_NORMAL_MODE … #define CSR_2L_PXP_FE_GAIN_TRAIN_MODE … #define REG_CSR_2L_RX0_PHYCK_DIV … #define CSR_2L_PXP_RX0_PHYCK_SEL … #define CSR_2L_PXP_RX0_PHYCK_RSTB … #define CSR_2L_PXP_RX0_TDC_CK_SEL … #define REG_CSR_2L_CDR0_PD_PICAL_CKD8_INV … #define CSR_2L_PXP_CDR0_PD_EDGE_DISABLE … #define REG_CSR_2L_CDR0_LPF_RATIO … #define CSR_2L_PXP_CDR0_LPF_TOP_LIM … #define REG_CSR_2L_CDR0_PR_INJ_MODE … #define CSR_2L_PXP_CDR0_INJ_FORCE_OFF … #define REG_CSR_2L_CDR0_PR_BETA_DAC … #define CSR_2L_PXP_CDR0_PR_BETA_SEL … #define CSR_2L_PXP_CDR0_PR_KBAND_DIV … #define REG_CSR_2L_CDR0_PR_VREG_IBAND … #define CSR_2L_PXP_CDR0_PR_VREG_IBAND … #define CSR_2L_PXP_CDR0_PR_VREG_CKBUF … #define REG_CSR_2L_CDR0_PR_CKREF_DIV … #define CSR_2L_PXP_CDR0_PR_CKREF_DIV … #define REG_CSR_2L_CDR0_PR_MONCK … #define CSR_2L_PXP_CDR0_PR_MONCK_ENABLE … #define CSR_2L_PXP_CDR0_PR_RESERVE0 … #define REG_CSR_2L_CDR0_PR_COR_HBW … #define CSR_2L_PXP_CDR0_PR_LDO_FORCE_ON … #define CSR_2L_PXP_CDR0_PR_CKREF_DIV1 … #define REG_CSR_2L_CDR0_PR_MONPI … #define CSR_2L_PXP_CDR0_PR_XFICK_EN … #define REG_CSR_2L_RX0_SIGDET_DCTEST … #define CSR_2L_PXP_RX0_SIGDET_LPF_CTRL … #define CSR_2L_PXP_RX0_SIGDET_PEAK … #define REG_CSR_2L_RX0_SIGDET_VTH_SEL … #define CSR_2L_PXP_RX0_SIGDET_VTH_SEL … #define CSR_2L_PXP_RX0_FE_VB_EQ1_EN … #define REG_CSR_2L_PXP_RX0_FE_VB_EQ2 … #define CSR_2L_PXP_RX0_FE_VB_EQ2_EN … #define CSR_2L_PXP_RX0_FE_VB_EQ3_EN … #define CSR_2L_PXP_RX0_FE_VCM_GEN_PWDB … #define REG_CSR_2L_PXP_RX0_OSCAL_CTLE1IOS … #define CSR_2L_PXP_RX0_PR_OSCAL_VGA1IOS … #define REG_CSR_2L_PXP_RX0_OSCA_VGA1VOS … #define CSR_2L_PXP_RX0_PR_OSCAL_VGA1VOS … #define CSR_2L_PXP_RX0_PR_OSCAL_VGA2IOS … #define REG_CSR_2L_RX1_REV0 … #define REG_CSR_2L_RX1_PHYCK_DIV … #define CSR_2L_PXP_RX1_PHYCK_SEL … #define CSR_2L_PXP_RX1_PHYCK_RSTB … #define CSR_2L_PXP_RX1_TDC_CK_SEL … #define REG_CSR_2L_CDR1_PD_PICAL_CKD8_INV … #define CSR_2L_PXP_CDR1_PD_EDGE_DISABLE … #define REG_CSR_2L_CDR1_PR_BETA_DAC … #define CSR_2L_PXP_CDR1_PR_BETA_SEL … #define CSR_2L_PXP_CDR1_PR_KBAND_DIV … #define REG_CSR_2L_CDR1_PR_MONCK … #define CSR_2L_PXP_CDR1_PR_MONCK_ENABLE … #define CSR_2L_PXP_CDR1_PR_RESERVE0 … #define REG_CSR_2L_CDR1_LPF_RATIO … #define CSR_2L_PXP_CDR1_LPF_TOP_LIM … #define REG_CSR_2L_CDR1_PR_INJ_MODE … #define CSR_2L_PXP_CDR1_INJ_FORCE_OFF … #define REG_CSR_2L_CDR1_PR_VREG_IBAND_VAL … #define CSR_2L_PXP_CDR1_PR_VREG_IBAND … #define CSR_2L_PXP_CDR1_PR_VREG_CKBUF … #define REG_CSR_2L_CDR1_PR_CKREF_DIV … #define CSR_2L_PXP_CDR1_PR_CKREF_DIV … #define REG_CSR_2L_CDR1_PR_COR_HBW … #define CSR_2L_PXP_CDR1_PR_LDO_FORCE_ON … #define CSR_2L_PXP_CDR1_PR_CKREF_DIV1 … #define REG_CSR_2L_CDR1_PR_MONPI … #define CSR_2L_PXP_CDR1_PR_XFICK_EN … #define REG_CSR_2L_RX1_DAC_RANGE_EYE … #define CSR_2L_PXP_RX1_SIGDET_LPF_CTRL … #define REG_CSR_2L_RX1_SIGDET_NOVTH … #define CSR_2L_PXP_RX1_SIGDET_PEAK … #define CSR_2L_PXP_RX1_SIGDET_VTH_SEL … #define REG_CSR_2L_RX1_FE_VB_EQ1 … #define CSR_2L_PXP_RX1_FE_VB_EQ1_EN … #define CSR_2L_PXP_RX1_FE_VB_EQ2_EN … #define CSR_2L_PXP_RX1_FE_VB_EQ3_EN … #define CSR_2L_PXP_RX1_FE_VCM_GEN_PWDB … #define REG_CSR_2L_RX1_OSCAL_VGA1IOS … #define CSR_2L_PXP_RX1_PR_OSCAL_VGA1IOS … #define CSR_2L_PXP_RX1_PR_OSCAL_VGA1VOS … #define CSR_2L_PXP_RX1_PR_OSCAL_VGA2IOS … /* PMA */ #define REG_PCIE_PMA_SS_LCPLL_PWCTL_SETTING_1 … #define PCIE_LCPLL_MAN_PWDB … #define REG_PCIE_PMA_SEQUENCE_DISB_CTRL1 … #define PCIE_DISB_RX_SDCAL_EN … #define REG_PCIE_PMA_CTRL_SEQUENCE_FORCE_CTRL1 … #define PCIE_FORCE_RX_SDCAL_EN … #define REG_PCIE_PMA_SS_RX_FREQ_DET1 … #define PCIE_PLL_FT_LOCK_CYCLECNT … #define PCIE_PLL_FT_UNLOCK_CYCLECNT … #define REG_PCIE_PMA_SS_RX_FREQ_DET2 … #define PCIE_LOCK_TARGET_BEG … #define PCIE_LOCK_TARGET_END … #define REG_PCIE_PMA_SS_RX_FREQ_DET3 … #define PCIE_UNLOCK_TARGET_BEG … #define PCIE_UNLOCK_TARGET_END … #define REG_PCIE_PMA_SS_RX_FREQ_DET4 … #define PCIE_FREQLOCK_DET_EN … #define PCIE_LOCK_LOCKTH … #define PCIE_UNLOCK_LOCKTH … #define REG_PCIE_PMA_SS_RX_CAL1 … #define REG_PCIE_PMA_SS_RX_CAL2 … #define PCIE_CAL_OUT_OS … #define REG_PCIE_PMA_SS_RX_SIGDET0 … #define PCIE_SIGDET_WIN_NONVLD_TIMES … #define REG_PCIE_PMA_TX_RESET … #define PCIE_TX_TOP_RST … #define PCIE_TX_CAL_RST … #define REG_PCIE_PMA_RX_FORCE_MODE0 … #define PCIE_FORCE_DA_XPON_RX_FE_GAIN_CTRL … #define REG_PCIE_PMA_SS_DA_XPON_PWDB0 … #define PCIE_DA_XPON_CDR_PR_PWDB … #define REG_PCIE_PMA_SW_RESET … #define PCIE_SW_RX_FIFO_RST … #define PCIE_SW_RX_RST … #define PCIE_SW_TX_RST … #define PCIE_SW_PMA_RST … #define PCIE_SW_ALLPCS_RST … #define PCIE_SW_REF_RST … #define PCIE_SW_TX_FIFO_RST … #define PCIE_SW_XFI_TXPCS_RST … #define PCIE_SW_XFI_RXPCS_RST … #define PCIE_SW_XFI_RXPCS_BIST_RST … #define PCIE_SW_HSG_TXPCS_RST … #define PCIE_SW_HSG_RXPCS_RST … #define PCIE_PMA_SW_RST … #define REG_PCIE_PMA_RO_RX_FREQDET … #define PCIE_RO_FBCK_LOCK … #define PCIE_RO_FL_OUT … #define REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC … #define PCIE_FORCE_DA_PXP_CDR_PR_IDAC … #define PCIE_FORCE_SEL_DA_PXP_CDR_PR_IDAC … #define PCIE_FORCE_SEL_DA_PXP_TXPLL_SDM_PCW … #define REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_SDM_PCW … #define PCIE_FORCE_DA_PXP_TXPLL_SDM_PCW … #define REG_PCIE_PMA_FORCE_DA_PXP_RX_FE_VOS … #define PCIE_FORCE_SEL_DA_PXP_JCPLL_SDM_PCW … #define REG_PCIE_PMA_FORCE_DA_PXP_JCPLL_SDM_PCW … #define PCIE_FORCE_DA_PXP_JCPLL_SDM_PCW … #define REG_PCIE_PMA_FORCE_DA_PXP_CDR_PD_PWDB … #define PCIE_FORCE_DA_PXP_CDR_PD_PWDB … #define PCIE_FORCE_SEL_DA_PXP_CDR_PD_PWDB … #define REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C … #define PCIE_FORCE_DA_PXP_CDR_PR_LPF_C_EN … #define PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_C_EN … #define PCIE_FORCE_DA_PXP_CDR_PR_LPF_R_EN … #define PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_R_EN … #define REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_PIEYE_PWDB … #define PCIE_FORCE_DA_PXP_CDR_PR_PWDB … #define PCIE_FORCE_SEL_DA_PXP_CDR_PR_PWDB … #define REG_PCIE_PMA_FORCE_PXP_JCPLL_CKOUT … #define PCIE_FORCE_DA_PXP_JCPLL_CKOUT_EN … #define PCIE_FORCE_SEL_DA_PXP_JCPLL_CKOUT_EN … #define PCIE_FORCE_DA_PXP_JCPLL_EN … #define PCIE_FORCE_SEL_DA_PXP_JCPLL_EN … #define REG_PCIE_PMA_FORCE_DA_PXP_RX_SCAN_RST … #define PCIE_FORCE_DA_PXP_RX_SIGDET_PWDB … #define PCIE_FORCE_SEL_DA_PXP_RX_SIGDET_PWDB … #define REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT … #define PCIE_FORCE_DA_PXP_TXPLL_CKOUT_EN … #define PCIE_FORCE_SEL_DA_PXP_TXPLL_CKOUT_EN … #define PCIE_FORCE_DA_PXP_TXPLL_EN … #define PCIE_FORCE_SEL_DA_PXP_TXPLL_EN … #define REG_PCIE_PMA_SCAN_MODE … #define PCIE_FORCE_DA_PXP_JCPLL_KBAND_LOAD_EN … #define PCIE_FORCE_SEL_DA_PXP_JCPLL_KBAND_LOAD_EN … #define REG_PCIE_PMA_DIG_RESERVE_13 … #define PCIE_FLL_IDAC_PCIEG1 … #define PCIE_FLL_IDAC_PCIEG2 … #define REG_PCIE_PMA_DIG_RESERVE_14 … #define PCIE_FLL_IDAC_PCIEG3 … #define PCIE_FLL_LOAD_EN … #define REG_PCIE_PMA_FORCE_DA_PXP_RX_FE_GAIN_CTRL … #define PCIE_FORCE_DA_PXP_RX_FE_GAIN_CTRL … #define PCIE_FORCE_SEL_DA_PXP_RX_FE_GAIN_CTRL … #define REG_PCIE_PMA_FORCE_DA_PXP_RX_FE_PWDB … #define PCIE_FORCE_DA_PXP_RX_FE_PWDB … #define PCIE_FORCE_SEL_DA_PXP_RX_FE_PWDB … #define REG_PCIE_PMA_DIG_RESERVE_12 … #define PCIE_FORCE_PMA_RX_SPEED … #define PCIE_FORCE_SEL_PMA_RX_SPEED … #define REG_PCIE_PMA_DIG_RESERVE_17 … #define REG_PCIE_PMA_DIG_RESERVE_18 … #define PCIE_PXP_RX_VTH_SEL_PCIE_G1 … #define PCIE_PXP_RX_VTH_SEL_PCIE_G2 … #define PCIE_PXP_RX_VTH_SEL_PCIE_G3 … #define REG_PCIE_PMA_DIG_RESERVE_19 … #define PCIE_PCP_RX_REV0_PCIE_GEN1 … #define REG_PCIE_PMA_DIG_RESERVE_20 … #define PCIE_PCP_RX_REV0_PCIE_GEN2 … #define PCIE_PCP_RX_REV0_PCIE_GEN3 … #define REG_PCIE_PMA_DIG_RESERVE_21 … #define REG_PCIE_PMA_DIG_RESERVE_22 … #define REG_PCIE_PMA_DIG_RESERVE_27 … #define REG_PCIE_PMA_DIG_RESERVE_30 … /* DTIME */ #define REG_PCIE_PEXTP_DIG_GLB44 … #define PCIE_XTP_RXDET_VCM_OFF_STB_T_SEL … #define PCIE_XTP_RXDET_EN_STB_T_SEL … #define PCIE_XTP_RXDET_FINISH_STB_T_SEL … #define PCIE_XTP_TXPD_TX_DATA_EN_DLY … #define PCIE_XTP_TXPD_RXDET_DONE_CDT … #define PCIE_XTP_RXDET_LATCH_STB_T_SEL … /* RX AEQ */ #define REG_PCIE_PEXTP_DIG_LN_RX30_P0 … #define PCIE_XTP_LN_RX_PDOWN_L1P2_EXIT_WAIT … #define PCIE_XTP_LN_RX_PDOWN_T2RLB_DIG_EN … #define PCIE_XTP_LN_RX_PDOWN_E0_AEQEN_WAIT … #define REG_PCIE_PEXTP_DIG_LN_RX30_P1 … #endif /* _PHY_AIROHA_PCIE_H */
Codebase Browser
linux