/* * Copyright (C) 2017 Advanced Micro Devices, Inc. * * Permission is hereby granted, free of charge, to any person obtaining a * copy of this software and associated documentation files (the "Software"), * to deal in the Software without restriction, including without limitation * the rights to use, copy, modify, merge, publish, distribute, sublicense, * and/or sell copies of the Software, and to permit persons to whom the * Software is furnished to do so, subject to the following conditions: * * The above copyright notice and this permission notice shall be included * in all copies or substantial portions of the Software. * * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL * THE COPYRIGHT HOLDER(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN * AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. */ #ifndef _nbif_6_1_OFFSET_HEADER #define _nbif_6_1_OFFSET_HEADER // addressBlock: bif_cfg_dev0_epf0_bifcfgdecp // base address: 0x0 #define cfgVENDOR_ID … #define cfgDEVICE_ID … #define cfgCOMMAND … #define cfgSTATUS … #define cfgREVISION_ID … #define cfgPROG_INTERFACE … #define cfgSUB_CLASS … #define cfgBASE_CLASS … #define cfgCACHE_LINE … #define cfgLATENCY … #define cfgHEADER … #define cfgBIST … #define cfgBASE_ADDR_1 … #define cfgBASE_ADDR_2 … #define cfgBASE_ADDR_3 … #define cfgBASE_ADDR_4 … #define cfgBASE_ADDR_5 … #define cfgBASE_ADDR_6 … #define cfgADAPTER_ID … #define cfgROM_BASE_ADDR … #define cfgCAP_PTR … #define cfgINTERRUPT_LINE … #define cfgINTERRUPT_PIN … #define cfgMIN_GRANT … #define cfgMAX_LATENCY … #define cfgVENDOR_CAP_LIST … #define cfgADAPTER_ID_W … #define cfgPMI_CAP_LIST … #define cfgPMI_CAP … #define cfgPMI_STATUS_CNTL … #define cfgPCIE_CAP_LIST … #define cfgPCIE_CAP … #define cfgDEVICE_CAP … #define cfgDEVICE_CNTL … #define cfgDEVICE_STATUS … #define cfgLINK_CAP … #define cfgLINK_CNTL … #define cfgLINK_STATUS … #define cfgDEVICE_CAP2 … #define cfgDEVICE_CNTL2 … #define cfgDEVICE_STATUS2 … #define cfgLINK_CAP2 … #define cfgLINK_CNTL2 … #define cfgLINK_STATUS2 … #define cfgSLOT_CAP2 … #define cfgSLOT_CNTL2 … #define cfgSLOT_STATUS2 … #define cfgMSI_CAP_LIST … #define cfgMSI_MSG_CNTL … #define cfgMSI_MSG_ADDR_LO … #define cfgMSI_MSG_ADDR_HI … #define cfgMSI_MSG_DATA … #define cfgMSI_MSG_DATA_64 … #define cfgMSI_MASK … #define cfgMSI_PENDING … #define cfgMSI_MASK_64 … #define cfgMSI_PENDING_64 … #define cfgMSIX_CAP_LIST … #define cfgMSIX_MSG_CNTL … #define cfgMSIX_TABLE … #define cfgMSIX_PBA … #define cfgPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define cfgPCIE_VENDOR_SPECIFIC_HDR … #define cfgPCIE_VENDOR_SPECIFIC1 … #define cfgPCIE_VENDOR_SPECIFIC2 … #define cfgPCIE_VC_ENH_CAP_LIST … #define cfgPCIE_PORT_VC_CAP_REG1 … #define cfgPCIE_PORT_VC_CAP_REG2 … #define cfgPCIE_PORT_VC_CNTL … #define cfgPCIE_PORT_VC_STATUS … #define cfgPCIE_VC0_RESOURCE_CAP … #define cfgPCIE_VC0_RESOURCE_CNTL … #define cfgPCIE_VC0_RESOURCE_STATUS … #define cfgPCIE_VC1_RESOURCE_CAP … #define cfgPCIE_VC1_RESOURCE_CNTL … #define cfgPCIE_VC1_RESOURCE_STATUS … #define cfgPCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define cfgPCIE_DEV_SERIAL_NUM_DW1 … #define cfgPCIE_DEV_SERIAL_NUM_DW2 … #define cfgPCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define cfgPCIE_UNCORR_ERR_STATUS … #define cfgPCIE_UNCORR_ERR_MASK … #define cfgPCIE_UNCORR_ERR_SEVERITY … #define cfgPCIE_CORR_ERR_STATUS … #define cfgPCIE_CORR_ERR_MASK … #define cfgPCIE_ADV_ERR_CAP_CNTL … #define cfgPCIE_HDR_LOG0 … #define cfgPCIE_HDR_LOG1 … #define cfgPCIE_HDR_LOG2 … #define cfgPCIE_HDR_LOG3 … #define cfgPCIE_ROOT_ERR_CMD … #define cfgPCIE_ROOT_ERR_STATUS … #define cfgPCIE_ERR_SRC_ID … #define cfgPCIE_TLP_PREFIX_LOG0 … #define cfgPCIE_TLP_PREFIX_LOG1 … #define cfgPCIE_TLP_PREFIX_LOG2 … #define cfgPCIE_TLP_PREFIX_LOG3 … #define cfgPCIE_BAR_ENH_CAP_LIST … #define cfgPCIE_BAR1_CAP … #define cfgPCIE_BAR1_CNTL … #define cfgPCIE_BAR2_CAP … #define cfgPCIE_BAR2_CNTL … #define cfgPCIE_BAR3_CAP … #define cfgPCIE_BAR3_CNTL … #define cfgPCIE_BAR4_CAP … #define cfgPCIE_BAR4_CNTL … #define cfgPCIE_BAR5_CAP … #define cfgPCIE_BAR5_CNTL … #define cfgPCIE_BAR6_CAP … #define cfgPCIE_BAR6_CNTL … #define cfgPCIE_PWR_BUDGET_ENH_CAP_LIST … #define cfgPCIE_PWR_BUDGET_DATA_SELECT … #define cfgPCIE_PWR_BUDGET_DATA … #define cfgPCIE_PWR_BUDGET_CAP … #define cfgPCIE_DPA_ENH_CAP_LIST … #define cfgPCIE_DPA_CAP … #define cfgPCIE_DPA_LATENCY_INDICATOR … #define cfgPCIE_DPA_STATUS … #define cfgPCIE_DPA_CNTL … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define cfgPCIE_SECONDARY_ENH_CAP_LIST … #define cfgPCIE_LINK_CNTL3 … #define cfgPCIE_LANE_ERROR_STATUS … #define cfgPCIE_LANE_0_EQUALIZATION_CNTL … #define cfgPCIE_LANE_1_EQUALIZATION_CNTL … #define cfgPCIE_LANE_2_EQUALIZATION_CNTL … #define cfgPCIE_LANE_3_EQUALIZATION_CNTL … #define cfgPCIE_LANE_4_EQUALIZATION_CNTL … #define cfgPCIE_LANE_5_EQUALIZATION_CNTL … #define cfgPCIE_LANE_6_EQUALIZATION_CNTL … #define cfgPCIE_LANE_7_EQUALIZATION_CNTL … #define cfgPCIE_LANE_8_EQUALIZATION_CNTL … #define cfgPCIE_LANE_9_EQUALIZATION_CNTL … #define cfgPCIE_LANE_10_EQUALIZATION_CNTL … #define cfgPCIE_LANE_11_EQUALIZATION_CNTL … #define cfgPCIE_LANE_12_EQUALIZATION_CNTL … #define cfgPCIE_LANE_13_EQUALIZATION_CNTL … #define cfgPCIE_LANE_14_EQUALIZATION_CNTL … #define cfgPCIE_LANE_15_EQUALIZATION_CNTL … #define cfgPCIE_ACS_ENH_CAP_LIST … #define cfgPCIE_ACS_CAP … #define cfgPCIE_ACS_CNTL … #define cfgPCIE_ATS_ENH_CAP_LIST … #define cfgPCIE_ATS_CAP … #define cfgPCIE_ATS_CNTL … #define cfgPCIE_PAGE_REQ_ENH_CAP_LIST … #define cfgPCIE_PAGE_REQ_CNTL … #define cfgPCIE_PAGE_REQ_STATUS … #define cfgPCIE_OUTSTAND_PAGE_REQ_CAPACITY … #define cfgPCIE_OUTSTAND_PAGE_REQ_ALLOC … #define cfgPCIE_PASID_ENH_CAP_LIST … #define cfgPCIE_PASID_CAP … #define cfgPCIE_PASID_CNTL … #define cfgPCIE_TPH_REQR_ENH_CAP_LIST … #define cfgPCIE_TPH_REQR_CAP … #define cfgPCIE_TPH_REQR_CNTL … #define cfgPCIE_MC_ENH_CAP_LIST … #define cfgPCIE_MC_CAP … #define cfgPCIE_MC_CNTL … #define cfgPCIE_MC_ADDR0 … #define cfgPCIE_MC_ADDR1 … #define cfgPCIE_MC_RCV0 … #define cfgPCIE_MC_RCV1 … #define cfgPCIE_MC_BLOCK_ALL0 … #define cfgPCIE_MC_BLOCK_ALL1 … #define cfgPCIE_MC_BLOCK_UNTRANSLATED_0 … #define cfgPCIE_MC_BLOCK_UNTRANSLATED_1 … #define cfgPCIE_LTR_ENH_CAP_LIST … #define cfgPCIE_LTR_CAP … #define cfgPCIE_ARI_ENH_CAP_LIST … #define cfgPCIE_ARI_CAP … #define cfgPCIE_ARI_CNTL … #define cfgPCIE_SRIOV_ENH_CAP_LIST … #define cfgPCIE_SRIOV_CAP … #define cfgPCIE_SRIOV_CONTROL … #define cfgPCIE_SRIOV_STATUS … #define cfgPCIE_SRIOV_INITIAL_VFS … #define cfgPCIE_SRIOV_TOTAL_VFS … #define cfgPCIE_SRIOV_NUM_VFS … #define cfgPCIE_SRIOV_FUNC_DEP_LINK … #define cfgPCIE_SRIOV_FIRST_VF_OFFSET … #define cfgPCIE_SRIOV_VF_STRIDE … #define cfgPCIE_SRIOV_VF_DEVICE_ID … #define cfgPCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define cfgPCIE_SRIOV_SYSTEM_PAGE_SIZE … #define cfgPCIE_SRIOV_VF_BASE_ADDR_0 … #define cfgPCIE_SRIOV_VF_BASE_ADDR_1 … #define cfgPCIE_SRIOV_VF_BASE_ADDR_2 … #define cfgPCIE_SRIOV_VF_BASE_ADDR_3 … #define cfgPCIE_SRIOV_VF_BASE_ADDR_4 … #define cfgPCIE_SRIOV_VF_BASE_ADDR_5 … #define cfgPCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET … #define cfgPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6 … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7 … // addressBlock: bif_cfg_dev0_swds_bifcfgdecp // base address: 0x0 #define mmSUB_BUS_NUMBER_LATENCY … #define mmSUB_BUS_NUMBER_LATENCY_BASE_IDX … #define mmIO_BASE_LIMIT … #define mmIO_BASE_LIMIT_BASE_IDX … #define mmSECONDARY_STATUS … #define mmSECONDARY_STATUS_BASE_IDX … #define mmMEM_BASE_LIMIT … #define mmMEM_BASE_LIMIT_BASE_IDX … #define mmPREF_BASE_LIMIT … #define mmPREF_BASE_LIMIT_BASE_IDX … #define mmPREF_BASE_UPPER … #define mmPREF_BASE_UPPER_BASE_IDX … #define mmPREF_LIMIT_UPPER … #define mmPREF_LIMIT_UPPER_BASE_IDX … #define mmIO_BASE_LIMIT_HI … #define mmIO_BASE_LIMIT_HI_BASE_IDX … #define mmIRQ_BRIDGE_CNTL … #define mmIRQ_BRIDGE_CNTL_BASE_IDX … #define mmSLOT_CAP … #define mmSLOT_CAP_BASE_IDX … #define mmSLOT_CNTL … #define mmSLOT_CNTL_BASE_IDX … #define mmSLOT_STATUS … #define mmSLOT_STATUS_BASE_IDX … #define mmSSID_CAP_LIST … #define mmSSID_CAP_LIST_BASE_IDX … #define mmSSID_CAP … #define mmSSID_CAP_BASE_IDX … // addressBlock: rcc_shadow_reg_shadowdec // base address: 0x0 #define ixSHADOW_COMMAND … #define ixSHADOW_BASE_ADDR_1 … #define ixSHADOW_BASE_ADDR_2 … #define ixSHADOW_SUB_BUS_NUMBER_LATENCY … #define ixSHADOW_IO_BASE_LIMIT … #define ixSHADOW_MEM_BASE_LIMIT … #define ixSHADOW_PREF_BASE_LIMIT … #define ixSHADOW_PREF_BASE_UPPER … #define ixSHADOW_PREF_LIMIT_UPPER … #define ixSHADOW_IO_BASE_LIMIT_HI … #define ixSHADOW_IRQ_BRIDGE_CNTL … #define ixSUC_INDEX … #define ixSUC_DATA … // addressBlock: bif_bx_pf_SUMDEC // base address: 0x0 #define ixSUM_INDEX … #define ixSUM_DATA … // addressBlock: gdc_GDCDEC // base address: 0x1400000 #define mmA2S_CNTL_CL0 … #define mmA2S_CNTL_CL0_BASE_IDX … #define mmA2S_CNTL_CL1 … #define mmA2S_CNTL_CL1_BASE_IDX … #define mmA2S_CNTL_CL2 … #define mmA2S_CNTL_CL2_BASE_IDX … #define mmA2S_CNTL_CL3 … #define mmA2S_CNTL_CL3_BASE_IDX … #define mmA2S_CNTL_CL4 … #define mmA2S_CNTL_CL4_BASE_IDX … #define mmA2S_CNTL_SW0 … #define mmA2S_CNTL_SW0_BASE_IDX … #define mmA2S_CNTL_SW1 … #define mmA2S_CNTL_SW1_BASE_IDX … #define mmA2S_CNTL_SW2 … #define mmA2S_CNTL_SW2_BASE_IDX … #define mmNGDC_MGCG_CTRL … #define mmNGDC_MGCG_CTRL_BASE_IDX … #define mmA2S_MISC_CNTL … #define mmA2S_MISC_CNTL_BASE_IDX … #define mmNGDC_SDP_PORT_CTRL … #define mmNGDC_SDP_PORT_CTRL_BASE_IDX … #define mmNGDC_RESERVED_0 … #define mmNGDC_RESERVED_0_BASE_IDX … #define mmNGDC_RESERVED_1 … #define mmNGDC_RESERVED_1_BASE_IDX … #define mmBIF_SDMA0_DOORBELL_RANGE … #define mmBIF_SDMA0_DOORBELL_RANGE_BASE_IDX … #define mmBIF_SDMA1_DOORBELL_RANGE … #define mmBIF_SDMA1_DOORBELL_RANGE_BASE_IDX … #define mmBIF_IH_DOORBELL_RANGE … #define mmBIF_IH_DOORBELL_RANGE_BASE_IDX … #define mmBIF_MMSCH0_DOORBELL_RANGE … #define mmBIF_MMSCH0_DOORBELL_RANGE_BASE_IDX … #define mmBIF_DOORBELL_FENCE_CNTL … #define mmBIF_DOORBELL_FENCE_CNTL_BASE_IDX … #define mmS2A_MISC_CNTL … #define mmS2A_MISC_CNTL_BASE_IDX … #define mmA2S_CNTL2_SEC_CL0 … #define mmA2S_CNTL2_SEC_CL0_BASE_IDX … #define mmA2S_CNTL2_SEC_CL1 … #define mmA2S_CNTL2_SEC_CL1_BASE_IDX … #define mmA2S_CNTL2_SEC_CL2 … #define mmA2S_CNTL2_SEC_CL2_BASE_IDX … #define mmA2S_CNTL2_SEC_CL3 … #define mmA2S_CNTL2_SEC_CL3_BASE_IDX … #define mmA2S_CNTL2_SEC_CL4 … #define mmA2S_CNTL2_SEC_CL4_BASE_IDX … // addressBlock: nbif_sion_SIONDEC // base address: 0x1400000 #define ixSION_CL0_RdRsp_BurstTarget_REG0 … #define ixSION_CL0_RdRsp_BurstTarget_REG1 … #define ixSION_CL0_RdRsp_TimeSlot_REG0 … #define ixSION_CL0_RdRsp_TimeSlot_REG1 … #define ixSION_CL0_WrRsp_BurstTarget_REG0 … #define ixSION_CL0_WrRsp_BurstTarget_REG1 … #define ixSION_CL0_WrRsp_TimeSlot_REG0 … #define ixSION_CL0_WrRsp_TimeSlot_REG1 … #define ixSION_CL0_Req_BurstTarget_REG0 … #define ixSION_CL0_Req_BurstTarget_REG1 … #define ixSION_CL0_Req_TimeSlot_REG0 … #define ixSION_CL0_Req_TimeSlot_REG1 … #define ixSION_CL0_ReqPoolCredit_Alloc_REG0 … #define ixSION_CL0_ReqPoolCredit_Alloc_REG1 … #define ixSION_CL0_DataPoolCredit_Alloc_REG0 … #define ixSION_CL0_DataPoolCredit_Alloc_REG1 … #define ixSION_CL0_RdRspPoolCredit_Alloc_REG0 … #define ixSION_CL0_RdRspPoolCredit_Alloc_REG1 … #define ixSION_CL0_WrRspPoolCredit_Alloc_REG0 … #define ixSION_CL0_WrRspPoolCredit_Alloc_REG1 … #define ixSION_CL1_RdRsp_BurstTarget_REG0 … #define ixSION_CL1_RdRsp_BurstTarget_REG1 … #define ixSION_CL1_RdRsp_TimeSlot_REG0 … #define ixSION_CL1_RdRsp_TimeSlot_REG1 … #define ixSION_CL1_WrRsp_BurstTarget_REG0 … #define ixSION_CL1_WrRsp_BurstTarget_REG1 … #define ixSION_CL1_WrRsp_TimeSlot_REG0 … #define ixSION_CL1_WrRsp_TimeSlot_REG1 … #define ixSION_CL1_Req_BurstTarget_REG0 … #define ixSION_CL1_Req_BurstTarget_REG1 … #define ixSION_CL1_Req_TimeSlot_REG0 … #define ixSION_CL1_Req_TimeSlot_REG1 … #define ixSION_CL1_ReqPoolCredit_Alloc_REG0 … #define ixSION_CL1_ReqPoolCredit_Alloc_REG1 … #define ixSION_CL1_DataPoolCredit_Alloc_REG0 … #define ixSION_CL1_DataPoolCredit_Alloc_REG1 … #define ixSION_CL1_RdRspPoolCredit_Alloc_REG0 … #define ixSION_CL1_RdRspPoolCredit_Alloc_REG1 … #define ixSION_CL1_WrRspPoolCredit_Alloc_REG0 … #define ixSION_CL1_WrRspPoolCredit_Alloc_REG1 … #define ixSION_CL2_RdRsp_BurstTarget_REG0 … #define ixSION_CL2_RdRsp_BurstTarget_REG1 … #define ixSION_CL2_RdRsp_TimeSlot_REG0 … #define ixSION_CL2_RdRsp_TimeSlot_REG1 … #define ixSION_CL2_WrRsp_BurstTarget_REG0 … #define ixSION_CL2_WrRsp_BurstTarget_REG1 … #define ixSION_CL2_WrRsp_TimeSlot_REG0 … #define ixSION_CL2_WrRsp_TimeSlot_REG1 … #define ixSION_CL2_Req_BurstTarget_REG0 … #define ixSION_CL2_Req_BurstTarget_REG1 … #define ixSION_CL2_Req_TimeSlot_REG0 … #define ixSION_CL2_Req_TimeSlot_REG1 … #define ixSION_CL2_ReqPoolCredit_Alloc_REG0 … #define ixSION_CL2_ReqPoolCredit_Alloc_REG1 … #define ixSION_CL2_DataPoolCredit_Alloc_REG0 … #define ixSION_CL2_DataPoolCredit_Alloc_REG1 … #define ixSION_CL2_RdRspPoolCredit_Alloc_REG0 … #define ixSION_CL2_RdRspPoolCredit_Alloc_REG1 … #define ixSION_CL2_WrRspPoolCredit_Alloc_REG0 … #define ixSION_CL2_WrRspPoolCredit_Alloc_REG1 … #define ixSION_CL3_RdRsp_BurstTarget_REG0 … #define ixSION_CL3_RdRsp_BurstTarget_REG1 … #define ixSION_CL3_RdRsp_TimeSlot_REG0 … #define ixSION_CL3_RdRsp_TimeSlot_REG1 … #define ixSION_CL3_WrRsp_BurstTarget_REG0 … #define ixSION_CL3_WrRsp_BurstTarget_REG1 … #define ixSION_CL3_WrRsp_TimeSlot_REG0 … #define ixSION_CL3_WrRsp_TimeSlot_REG1 … #define ixSION_CL3_Req_BurstTarget_REG0 … #define ixSION_CL3_Req_BurstTarget_REG1 … #define ixSION_CL3_Req_TimeSlot_REG0 … #define ixSION_CL3_Req_TimeSlot_REG1 … #define ixSION_CL3_ReqPoolCredit_Alloc_REG0 … #define ixSION_CL3_ReqPoolCredit_Alloc_REG1 … #define ixSION_CL3_DataPoolCredit_Alloc_REG0 … #define ixSION_CL3_DataPoolCredit_Alloc_REG1 … #define ixSION_CL3_RdRspPoolCredit_Alloc_REG0 … #define ixSION_CL3_RdRspPoolCredit_Alloc_REG1 … #define ixSION_CL3_WrRspPoolCredit_Alloc_REG0 … #define ixSION_CL3_WrRspPoolCredit_Alloc_REG1 … #define ixSION_CL4_RdRsp_BurstTarget_REG0 … #define ixSION_CL4_RdRsp_BurstTarget_REG1 … #define ixSION_CL4_RdRsp_TimeSlot_REG0 … #define ixSION_CL4_RdRsp_TimeSlot_REG1 … #define ixSION_CL4_WrRsp_BurstTarget_REG0 … #define ixSION_CL4_WrRsp_BurstTarget_REG1 … #define ixSION_CL4_WrRsp_TimeSlot_REG0 … #define ixSION_CL4_WrRsp_TimeSlot_REG1 … #define ixSION_CL4_Req_BurstTarget_REG0 … #define ixSION_CL4_Req_BurstTarget_REG1 … #define ixSION_CL4_Req_TimeSlot_REG0 … #define ixSION_CL4_Req_TimeSlot_REG1 … #define ixSION_CL4_ReqPoolCredit_Alloc_REG0 … #define ixSION_CL4_ReqPoolCredit_Alloc_REG1 … #define ixSION_CL4_DataPoolCredit_Alloc_REG0 … #define ixSION_CL4_DataPoolCredit_Alloc_REG1 … #define ixSION_CL4_RdRspPoolCredit_Alloc_REG0 … #define ixSION_CL4_RdRspPoolCredit_Alloc_REG1 … #define ixSION_CL4_WrRspPoolCredit_Alloc_REG0 … #define ixSION_CL4_WrRspPoolCredit_Alloc_REG1 … #define ixSION_CL5_RdRsp_BurstTarget_REG0 … #define ixSION_CL5_RdRsp_BurstTarget_REG1 … #define ixSION_CL5_RdRsp_TimeSlot_REG0 … #define ixSION_CL5_RdRsp_TimeSlot_REG1 … #define ixSION_CL5_WrRsp_BurstTarget_REG0 … #define ixSION_CL5_WrRsp_BurstTarget_REG1 … #define ixSION_CL5_WrRsp_TimeSlot_REG0 … #define ixSION_CL5_WrRsp_TimeSlot_REG1 … #define ixSION_CL5_Req_BurstTarget_REG0 … #define ixSION_CL5_Req_BurstTarget_REG1 … #define ixSION_CL5_Req_TimeSlot_REG0 … #define ixSION_CL5_Req_TimeSlot_REG1 … #define ixSION_CL5_ReqPoolCredit_Alloc_REG0 … #define ixSION_CL5_ReqPoolCredit_Alloc_REG1 … #define ixSION_CL5_DataPoolCredit_Alloc_REG0 … #define ixSION_CL5_DataPoolCredit_Alloc_REG1 … #define ixSION_CL5_RdRspPoolCredit_Alloc_REG0 … #define ixSION_CL5_RdRspPoolCredit_Alloc_REG1 … #define ixSION_CL5_WrRspPoolCredit_Alloc_REG0 … #define ixSION_CL5_WrRspPoolCredit_Alloc_REG1 … #define ixSION_CNTL_REG0 … #define ixSION_CNTL_REG1 … // addressBlock: syshub_mmreg_direct_syshubdirect // base address: 0x1400000 #define ixSYSHUB_DS_CTRL_SOCCLK … #define ixSYSHUB_DS_CTRL2_SOCCLK … #define ixSYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SOCCLK … #define ixSYSHUB_BGEN_ENHANCEMENT_IMM_EN_SOCCLK … #define ixDMA_CLK0_SW0_SYSHUB_QOS_CNTL … #define ixDMA_CLK0_SW1_SYSHUB_QOS_CNTL … #define ixDMA_CLK0_SW0_CL0_CNTL … #define ixDMA_CLK0_SW0_CL1_CNTL … #define ixDMA_CLK0_SW0_CL2_CNTL … #define ixDMA_CLK0_SW0_CL3_CNTL … #define ixDMA_CLK0_SW0_CL4_CNTL … #define ixDMA_CLK0_SW0_CL5_CNTL … #define ixDMA_CLK0_SW1_CL0_CNTL … #define ixDMA_CLK0_SW2_CL0_CNTL … #define ixSYSHUB_CG_CNTL … #define ixSYSHUB_TRANS_IDLE … #define ixSYSHUB_HP_TIMER … #define ixSYSHUB_SCRATCH … #define ixSYSHUB_DS_CTRL_SHUBCLK … #define ixSYSHUB_DS_CTRL2_SHUBCLK … #define ixSYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SHUBCLK … #define ixSYSHUB_BGEN_ENHANCEMENT_IMM_EN_SHUBCLK … #define ixDMA_CLK1_SW0_SYSHUB_QOS_CNTL … #define ixDMA_CLK1_SW1_SYSHUB_QOS_CNTL … #define ixDMA_CLK1_SW0_CL0_CNTL … #define ixDMA_CLK1_SW0_CL1_CNTL … #define ixDMA_CLK1_SW0_CL2_CNTL … #define ixDMA_CLK1_SW0_CL3_CNTL … #define ixDMA_CLK1_SW0_CL4_CNTL … #define ixDMA_CLK1_SW1_CL0_CNTL … #define ixDMA_CLK1_SW1_CL1_CNTL … #define ixDMA_CLK1_SW1_CL2_CNTL … #define ixDMA_CLK1_SW1_CL3_CNTL … #define ixDMA_CLK1_SW1_CL4_CNTL … // addressBlock: gdc_ras_gdc_ras_regblk // base address: 0x1400000 #define ixGDC_RAS_LEAF0_CTRL … #define ixGDC_RAS_LEAF1_CTRL … #define ixGDC_RAS_LEAF2_CTRL … #define ixGDC_RAS_LEAF3_CTRL … #define ixGDC_RAS_LEAF4_CTRL … #define ixGDC_RAS_LEAF5_CTRL … // addressBlock: gdc_rst_GDCRST_DEC // base address: 0x1400000 #define ixSHUB_PF_FLR_RST … #define ixSHUB_GFX_DRV_MODE1_RST … #define ixSHUB_LINK_RESET … #define ixSHUB_PF0_VF_FLR_RST … #define ixSHUB_HARD_RST_CTRL … #define ixSHUB_SOFT_RST_CTRL … #define ixSHUB_SDP_PORT_RST … // memoryMap:EP0F0Reg // addressBlock: bif_bx_pf_SYSDEC // base address: 0x0 #define mmSBIOS_SCRATCH_0 … #define mmSBIOS_SCRATCH_0_BASE_IDX … #define mmSBIOS_SCRATCH_1 … #define mmSBIOS_SCRATCH_1_BASE_IDX … #define mmSBIOS_SCRATCH_2 … #define mmSBIOS_SCRATCH_2_BASE_IDX … #define mmSBIOS_SCRATCH_3 … #define mmSBIOS_SCRATCH_3_BASE_IDX … #define mmBIOS_SCRATCH_0 … #define mmBIOS_SCRATCH_0_BASE_IDX … #define mmBIOS_SCRATCH_1 … #define mmBIOS_SCRATCH_1_BASE_IDX … #define mmBIOS_SCRATCH_2 … #define mmBIOS_SCRATCH_2_BASE_IDX … #define mmBIOS_SCRATCH_3 … #define mmBIOS_SCRATCH_3_BASE_IDX … #define mmBIOS_SCRATCH_4 … #define mmBIOS_SCRATCH_4_BASE_IDX … #define mmBIOS_SCRATCH_5 … #define mmBIOS_SCRATCH_5_BASE_IDX … #define mmBIOS_SCRATCH_6 … #define mmBIOS_SCRATCH_6_BASE_IDX … #define mmBIOS_SCRATCH_7 … #define mmBIOS_SCRATCH_7_BASE_IDX … #define mmBIOS_SCRATCH_8 … #define mmBIOS_SCRATCH_8_BASE_IDX … #define mmBIOS_SCRATCH_9 … #define mmBIOS_SCRATCH_9_BASE_IDX … #define mmBIOS_SCRATCH_10 … #define mmBIOS_SCRATCH_10_BASE_IDX … #define mmBIOS_SCRATCH_11 … #define mmBIOS_SCRATCH_11_BASE_IDX … #define mmBIOS_SCRATCH_12 … #define mmBIOS_SCRATCH_12_BASE_IDX … #define mmBIOS_SCRATCH_13 … #define mmBIOS_SCRATCH_13_BASE_IDX … #define mmBIOS_SCRATCH_14 … #define mmBIOS_SCRATCH_14_BASE_IDX … #define mmBIOS_SCRATCH_15 … #define mmBIOS_SCRATCH_15_BASE_IDX … #define mmBIF_RLC_INTR_CNTL … #define mmBIF_RLC_INTR_CNTL_BASE_IDX … #define mmBIF_VCE_INTR_CNTL … #define mmBIF_VCE_INTR_CNTL_BASE_IDX … #define mmBIF_UVD_INTR_CNTL … #define mmBIF_UVD_INTR_CNTL_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR0 … #define mmGFX_MMIOREG_CAM_ADDR0_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR0 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR1 … #define mmGFX_MMIOREG_CAM_ADDR1_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR1 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR2 … #define mmGFX_MMIOREG_CAM_ADDR2_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR2 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR3 … #define mmGFX_MMIOREG_CAM_ADDR3_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR3 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR4 … #define mmGFX_MMIOREG_CAM_ADDR4_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR4 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR5 … #define mmGFX_MMIOREG_CAM_ADDR5_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR5 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR6 … #define mmGFX_MMIOREG_CAM_ADDR6_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR6 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX … #define mmGFX_MMIOREG_CAM_ADDR7 … #define mmGFX_MMIOREG_CAM_ADDR7_BASE_IDX … #define mmGFX_MMIOREG_CAM_REMAP_ADDR7 … #define mmGFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX … #define mmGFX_MMIOREG_CAM_CNTL … #define mmGFX_MMIOREG_CAM_CNTL_BASE_IDX … #define mmGFX_MMIOREG_CAM_ZERO_CPL … #define mmGFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX … #define mmGFX_MMIOREG_CAM_ONE_CPL … #define mmGFX_MMIOREG_CAM_ONE_CPL_BASE_IDX … #define mmGFX_MMIOREG_CAM_PROGRAMMABLE_CPL … #define mmGFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX … // addressBlock: bif_bx_pf_SYSPFVFDEC // base address: 0x0 #define mmMM_INDEX … #define mmMM_INDEX_BASE_IDX … #define mmMM_DATA … #define mmMM_DATA_BASE_IDX … #define mmMM_INDEX_HI … #define mmMM_INDEX_HI_BASE_IDX … #define mmSYSHUB_INDEX_OVLP … #define mmSYSHUB_INDEX_OVLP_BASE_IDX … #define mmSYSHUB_DATA_OVLP … #define mmSYSHUB_DATA_OVLP_BASE_IDX … #define mmPCIE_INDEX … #define mmPCIE_INDEX_BASE_IDX … #define mmPCIE_DATA … #define mmPCIE_DATA_BASE_IDX … #define mmPCIE_INDEX2 … #define mmPCIE_INDEX2_BASE_IDX … #define mmPCIE_DATA2 … #define mmPCIE_DATA2_BASE_IDX … // addressBlock: rcc_dwn_BIFDEC1 // base address: 0x0 #define mmDN_PCIE_RESERVED … #define mmDN_PCIE_RESERVED_BASE_IDX … #define mmDN_PCIE_SCRATCH … #define mmDN_PCIE_SCRATCH_BASE_IDX … #define mmDN_PCIE_CNTL … #define mmDN_PCIE_CNTL_BASE_IDX … #define mmDN_PCIE_CONFIG_CNTL … #define mmDN_PCIE_CONFIG_CNTL_BASE_IDX … #define mmDN_PCIE_RX_CNTL2 … #define mmDN_PCIE_RX_CNTL2_BASE_IDX … #define mmDN_PCIE_BUS_CNTL … #define mmDN_PCIE_BUS_CNTL_BASE_IDX … #define mmDN_PCIE_CFG_CNTL … #define mmDN_PCIE_CFG_CNTL_BASE_IDX … #define mmDN_PCIE_STRAP_F0 … #define mmDN_PCIE_STRAP_F0_BASE_IDX … #define mmDN_PCIE_STRAP_MISC … #define mmDN_PCIE_STRAP_MISC_BASE_IDX … #define mmDN_PCIE_STRAP_MISC2 … #define mmDN_PCIE_STRAP_MISC2_BASE_IDX … // addressBlock: rcc_dwnp_BIFDEC1 // base address: 0x0 #define mmPCIEP_RESERVED … #define mmPCIEP_RESERVED_BASE_IDX … #define mmPCIEP_SCRATCH … #define mmPCIEP_SCRATCH_BASE_IDX … #define mmPCIE_ERR_CNTL … #define mmPCIE_ERR_CNTL_BASE_IDX … #define mmPCIE_RX_CNTL … #define mmPCIE_RX_CNTL_BASE_IDX … #define mmPCIE_LC_SPEED_CNTL … #define mmPCIE_LC_SPEED_CNTL_BASE_IDX … #define mmPCIE_LC_CNTL2 … #define mmPCIE_LC_CNTL2_BASE_IDX … #define mmPCIEP_STRAP_MISC … #define mmPCIEP_STRAP_MISC_BASE_IDX … #define mmLTR_MSG_INFO_FROM_EP … #define mmLTR_MSG_INFO_FROM_EP_BASE_IDX … // addressBlock: rcc_ep_BIFDEC1 // base address: 0x0 #define mmEP_PCIE_SCRATCH … #define mmEP_PCIE_SCRATCH_BASE_IDX … #define mmEP_PCIE_CNTL … #define mmEP_PCIE_CNTL_BASE_IDX … #define mmEP_PCIE_INT_CNTL … #define mmEP_PCIE_INT_CNTL_BASE_IDX … #define mmEP_PCIE_INT_STATUS … #define mmEP_PCIE_INT_STATUS_BASE_IDX … #define mmEP_PCIE_RX_CNTL2 … #define mmEP_PCIE_RX_CNTL2_BASE_IDX … #define mmEP_PCIE_BUS_CNTL … #define mmEP_PCIE_BUS_CNTL_BASE_IDX … #define mmEP_PCIE_CFG_CNTL … #define mmEP_PCIE_CFG_CNTL_BASE_IDX … #define mmEP_PCIE_OBFF_CNTL … #define mmEP_PCIE_OBFF_CNTL_BASE_IDX … #define mmEP_PCIE_TX_LTR_CNTL … #define mmEP_PCIE_TX_LTR_CNTL_BASE_IDX … #define mmEP_PCIE_STRAP_MISC … #define mmEP_PCIE_STRAP_MISC_BASE_IDX … #define mmEP_PCIE_STRAP_MISC2 … #define mmEP_PCIE_STRAP_MISC2_BASE_IDX … #define mmEP_PCIE_STRAP_PI … #define mmEP_PCIE_STRAP_PI_BASE_IDX … #define mmEP_PCIE_F0_DPA_CAP … #define mmEP_PCIE_F0_DPA_CAP_BASE_IDX … #define mmEP_PCIE_F0_DPA_LATENCY_INDICATOR … #define mmEP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX … #define mmEP_PCIE_F0_DPA_CNTL … #define mmEP_PCIE_F0_DPA_CNTL_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX … #define mmEP_PCIE_PME_CONTROL … #define mmEP_PCIE_PME_CONTROL_BASE_IDX … #define mmEP_PCIEP_RESERVED … #define mmEP_PCIEP_RESERVED_BASE_IDX … #define mmEP_PCIE_TX_CNTL … #define mmEP_PCIE_TX_CNTL_BASE_IDX … #define mmEP_PCIE_TX_REQUESTER_ID … #define mmEP_PCIE_TX_REQUESTER_ID_BASE_IDX … #define mmEP_PCIE_ERR_CNTL … #define mmEP_PCIE_ERR_CNTL_BASE_IDX … #define mmEP_PCIE_RX_CNTL … #define mmEP_PCIE_RX_CNTL_BASE_IDX … #define mmEP_PCIE_LC_SPEED_CNTL … #define mmEP_PCIE_LC_SPEED_CNTL_BASE_IDX … // addressBlock: bif_bx_pf_BIFDEC1 // base address: 0x0 #define mmBIF_MM_INDACCESS_CNTL … #define mmBIF_MM_INDACCESS_CNTL_BASE_IDX … #define mmBUS_CNTL … #define mmBUS_CNTL_BASE_IDX … #define mmBIF_SCRATCH0 … #define mmBIF_SCRATCH0_BASE_IDX … #define mmBIF_SCRATCH1 … #define mmBIF_SCRATCH1_BASE_IDX … #define mmBX_RESET_EN … #define mmBX_RESET_EN_BASE_IDX … #define mmMM_CFGREGS_CNTL … #define mmMM_CFGREGS_CNTL_BASE_IDX … #define mmBX_RESET_CNTL … #define mmBX_RESET_CNTL_BASE_IDX … #define mmINTERRUPT_CNTL … #define mmINTERRUPT_CNTL_BASE_IDX … #define mmINTERRUPT_CNTL2 … #define mmINTERRUPT_CNTL2_BASE_IDX … #define mmCLKREQB_PAD_CNTL … #define mmCLKREQB_PAD_CNTL_BASE_IDX … #define mmCLKREQB_PERF_COUNTER … #define mmCLKREQB_PERF_COUNTER_BASE_IDX … #define mmBIF_CLK_CTRL … #define mmBIF_CLK_CTRL_BASE_IDX … #define mmBIF_FEATURES_CONTROL_MISC … #define mmBIF_FEATURES_CONTROL_MISC_BASE_IDX … #define mmBIF_DOORBELL_CNTL … #define mmBIF_DOORBELL_CNTL_BASE_IDX … #define mmBIF_DOORBELL_INT_CNTL … #define mmBIF_DOORBELL_INT_CNTL_BASE_IDX … #define mmBIF_SLVARB_MODE … #define mmBIF_SLVARB_MODE_BASE_IDX … #define mmBIF_FB_EN … #define mmBIF_FB_EN_BASE_IDX … #define mmBIF_BUSY_DELAY_CNTR … #define mmBIF_BUSY_DELAY_CNTR_BASE_IDX … #define mmBIF_PERFMON_CNTL … #define mmBIF_PERFMON_CNTL_BASE_IDX … #define mmBIF_PERFCOUNTER0_RESULT … #define mmBIF_PERFCOUNTER0_RESULT_BASE_IDX … #define mmBIF_PERFCOUNTER1_RESULT … #define mmBIF_PERFCOUNTER1_RESULT_BASE_IDX … #define mmBIF_MST_TRANS_PENDING_VF … #define mmBIF_MST_TRANS_PENDING_VF_BASE_IDX … #define mmBIF_SLV_TRANS_PENDING_VF … #define mmBIF_SLV_TRANS_PENDING_VF_BASE_IDX … #define mmBACO_CNTL … #define mmBACO_CNTL_BASE_IDX … #define mmBIF_BACO_EXIT_TIME0 … #define mmBIF_BACO_EXIT_TIME0_BASE_IDX … #define mmBIF_BACO_EXIT_TIMER1 … #define mmBIF_BACO_EXIT_TIMER1_BASE_IDX … #define mmBIF_BACO_EXIT_TIMER2 … #define mmBIF_BACO_EXIT_TIMER2_BASE_IDX … #define mmBIF_BACO_EXIT_TIMER3 … #define mmBIF_BACO_EXIT_TIMER3_BASE_IDX … #define mmBIF_BACO_EXIT_TIMER4 … #define mmBIF_BACO_EXIT_TIMER4_BASE_IDX … #define mmMEM_TYPE_CNTL … #define mmMEM_TYPE_CNTL_BASE_IDX … #define mmSMU_BIF_VDDGFX_PWR_STATUS … #define mmSMU_BIF_VDDGFX_PWR_STATUS_BASE_IDX … #define mmBIF_VDDGFX_GFX0_LOWER … #define mmBIF_VDDGFX_GFX0_LOWER_BASE_IDX … #define mmBIF_VDDGFX_GFX0_UPPER … #define mmBIF_VDDGFX_GFX0_UPPER_BASE_IDX … #define mmBIF_VDDGFX_GFX1_LOWER … #define mmBIF_VDDGFX_GFX1_LOWER_BASE_IDX … #define mmBIF_VDDGFX_GFX1_UPPER … #define mmBIF_VDDGFX_GFX1_UPPER_BASE_IDX … #define mmBIF_VDDGFX_GFX2_LOWER … #define mmBIF_VDDGFX_GFX2_LOWER_BASE_IDX … #define mmBIF_VDDGFX_GFX2_UPPER … #define mmBIF_VDDGFX_GFX2_UPPER_BASE_IDX … #define mmBIF_VDDGFX_GFX3_LOWER … #define mmBIF_VDDGFX_GFX3_LOWER_BASE_IDX … #define mmBIF_VDDGFX_GFX3_UPPER … #define mmBIF_VDDGFX_GFX3_UPPER_BASE_IDX … #define mmBIF_VDDGFX_GFX4_LOWER … #define mmBIF_VDDGFX_GFX4_LOWER_BASE_IDX … #define mmBIF_VDDGFX_GFX4_UPPER … #define mmBIF_VDDGFX_GFX4_UPPER_BASE_IDX … #define mmBIF_VDDGFX_GFX5_LOWER … #define mmBIF_VDDGFX_GFX5_LOWER_BASE_IDX … #define mmBIF_VDDGFX_GFX5_UPPER … #define mmBIF_VDDGFX_GFX5_UPPER_BASE_IDX … #define mmBIF_VDDGFX_RSV1_LOWER … #define mmBIF_VDDGFX_RSV1_LOWER_BASE_IDX … #define mmBIF_VDDGFX_RSV1_UPPER … #define mmBIF_VDDGFX_RSV1_UPPER_BASE_IDX … #define mmBIF_VDDGFX_RSV2_LOWER … #define mmBIF_VDDGFX_RSV2_LOWER_BASE_IDX … #define mmBIF_VDDGFX_RSV2_UPPER … #define mmBIF_VDDGFX_RSV2_UPPER_BASE_IDX … #define mmBIF_VDDGFX_RSV3_LOWER … #define mmBIF_VDDGFX_RSV3_LOWER_BASE_IDX … #define mmBIF_VDDGFX_RSV3_UPPER … #define mmBIF_VDDGFX_RSV3_UPPER_BASE_IDX … #define mmBIF_VDDGFX_RSV4_LOWER … #define mmBIF_VDDGFX_RSV4_LOWER_BASE_IDX … #define mmBIF_VDDGFX_RSV4_UPPER … #define mmBIF_VDDGFX_RSV4_UPPER_BASE_IDX … #define mmBIF_VDDGFX_FB_CMP … #define mmBIF_VDDGFX_FB_CMP_BASE_IDX … #define mmBIF_DOORBELL_GBLAPER1_LOWER … #define mmBIF_DOORBELL_GBLAPER1_LOWER_BASE_IDX … #define mmBIF_DOORBELL_GBLAPER1_UPPER … #define mmBIF_DOORBELL_GBLAPER1_UPPER_BASE_IDX … #define mmBIF_DOORBELL_GBLAPER2_LOWER … #define mmBIF_DOORBELL_GBLAPER2_LOWER_BASE_IDX … #define mmBIF_DOORBELL_GBLAPER2_UPPER … #define mmBIF_DOORBELL_GBLAPER2_UPPER_BASE_IDX … #define mmREMAP_HDP_MEM_FLUSH_CNTL … #define mmREMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX … #define mmREMAP_HDP_REG_FLUSH_CNTL … #define mmREMAP_HDP_REG_FLUSH_CNTL_BASE_IDX … #define mmBIF_RB_CNTL … #define mmBIF_RB_CNTL_BASE_IDX … #define mmBIF_RB_BASE … #define mmBIF_RB_BASE_BASE_IDX … #define mmBIF_RB_RPTR … #define mmBIF_RB_RPTR_BASE_IDX … #define mmBIF_RB_WPTR … #define mmBIF_RB_WPTR_BASE_IDX … #define mmBIF_RB_WPTR_ADDR_HI … #define mmBIF_RB_WPTR_ADDR_HI_BASE_IDX … #define mmBIF_RB_WPTR_ADDR_LO … #define mmBIF_RB_WPTR_ADDR_LO_BASE_IDX … #define mmMAILBOX_INDEX … #define mmMAILBOX_INDEX_BASE_IDX … #define mmBIF_GPUIOV_RESET_NOTIFICATION … #define mmBIF_GPUIOV_RESET_NOTIFICATION_BASE_IDX … #define mmBIF_UVD_GPUIOV_CFG_SIZE … #define mmBIF_UVD_GPUIOV_CFG_SIZE_BASE_IDX … #define mmBIF_VCE_GPUIOV_CFG_SIZE … #define mmBIF_VCE_GPUIOV_CFG_SIZE_BASE_IDX … #define mmBIF_GFX_SDMA_GPUIOV_CFG_SIZE … #define mmBIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX … #define mmBIF_GMI_WRR_WEIGHT … #define mmBIF_GMI_WRR_WEIGHT_BASE_IDX … #define mmNBIF_STRAP_WRITE_CTRL … #define mmNBIF_STRAP_WRITE_CTRL_BASE_IDX … #define mmBIF_PERSTB_PAD_CNTL … #define mmBIF_PERSTB_PAD_CNTL_BASE_IDX … #define mmBIF_PX_EN_PAD_CNTL … #define mmBIF_PX_EN_PAD_CNTL_BASE_IDX … #define mmBIF_REFPADKIN_PAD_CNTL … #define mmBIF_REFPADKIN_PAD_CNTL_BASE_IDX … #define mmBIF_CLKREQB_PAD_CNTL … #define mmBIF_CLKREQB_PAD_CNTL_BASE_IDX … // addressBlock: rcc_pf_0_BIFDEC1 // base address: 0x0 #define mmRCC_BACO_CNTL_MISC … #define mmRCC_BACO_CNTL_MISC_BASE_IDX … #define mmRCC_RESET_EN … #define mmRCC_RESET_EN_BASE_IDX … #define mmRCC_VDM_SUPPORT … #define mmRCC_VDM_SUPPORT_BASE_IDX … #define mmRCC_PEER_REG_RANGE0 … #define mmRCC_PEER_REG_RANGE0_BASE_IDX … #define mmRCC_PEER_REG_RANGE1 … #define mmRCC_PEER_REG_RANGE1_BASE_IDX … #define mmRCC_BUS_CNTL … #define mmRCC_BUS_CNTL_BASE_IDX … #define mmRCC_CONFIG_CNTL … #define mmRCC_CONFIG_CNTL_BASE_IDX … #define mmRCC_CONFIG_F0_BASE … #define mmRCC_CONFIG_F0_BASE_BASE_IDX … #define mmRCC_CONFIG_APER_SIZE … #define mmRCC_CONFIG_APER_SIZE_BASE_IDX … #define mmRCC_CONFIG_REG_APER_SIZE … #define mmRCC_CONFIG_REG_APER_SIZE_BASE_IDX … #define mmRCC_XDMA_LO … #define mmRCC_XDMA_LO_BASE_IDX … #define mmRCC_XDMA_HI … #define mmRCC_XDMA_HI_BASE_IDX … #define mmRCC_FEATURES_CONTROL_MISC … #define mmRCC_FEATURES_CONTROL_MISC_BASE_IDX … #define mmRCC_BUSNUM_CNTL1 … #define mmRCC_BUSNUM_CNTL1_BASE_IDX … #define mmRCC_BUSNUM_LIST0 … #define mmRCC_BUSNUM_LIST0_BASE_IDX … #define mmRCC_BUSNUM_LIST1 … #define mmRCC_BUSNUM_LIST1_BASE_IDX … #define mmRCC_BUSNUM_CNTL2 … #define mmRCC_BUSNUM_CNTL2_BASE_IDX … #define mmRCC_CAPTURE_HOST_BUSNUM … #define mmRCC_CAPTURE_HOST_BUSNUM_BASE_IDX … #define mmRCC_HOST_BUSNUM … #define mmRCC_HOST_BUSNUM_BASE_IDX … #define mmRCC_PEER0_FB_OFFSET_HI … #define mmRCC_PEER0_FB_OFFSET_HI_BASE_IDX … #define mmRCC_PEER0_FB_OFFSET_LO … #define mmRCC_PEER0_FB_OFFSET_LO_BASE_IDX … #define mmRCC_PEER1_FB_OFFSET_HI … #define mmRCC_PEER1_FB_OFFSET_HI_BASE_IDX … #define mmRCC_PEER1_FB_OFFSET_LO … #define mmRCC_PEER1_FB_OFFSET_LO_BASE_IDX … #define mmRCC_PEER2_FB_OFFSET_HI … #define mmRCC_PEER2_FB_OFFSET_HI_BASE_IDX … #define mmRCC_PEER2_FB_OFFSET_LO … #define mmRCC_PEER2_FB_OFFSET_LO_BASE_IDX … #define mmRCC_PEER3_FB_OFFSET_HI … #define mmRCC_PEER3_FB_OFFSET_HI_BASE_IDX … #define mmRCC_PEER3_FB_OFFSET_LO … #define mmRCC_PEER3_FB_OFFSET_LO_BASE_IDX … #define mmRCC_DEVFUNCNUM_LIST0 … #define mmRCC_DEVFUNCNUM_LIST0_BASE_IDX … #define mmRCC_DEVFUNCNUM_LIST1 … #define mmRCC_DEVFUNCNUM_LIST1_BASE_IDX … #define mmRCC_DEV0_LINK_CNTL … #define mmRCC_DEV0_LINK_CNTL_BASE_IDX … #define mmRCC_CMN_LINK_CNTL … #define mmRCC_CMN_LINK_CNTL_BASE_IDX … #define mmRCC_EP_REQUESTERID_RESTORE … #define mmRCC_EP_REQUESTERID_RESTORE_BASE_IDX … #define mmRCC_LTR_LSWITCH_CNTL … #define mmRCC_LTR_LSWITCH_CNTL_BASE_IDX … #define mmRCC_MH_ARB_CNTL … #define mmRCC_MH_ARB_CNTL_BASE_IDX … // addressBlock: rcc_pf_0_BIFDEC2 // base address: 0x0 #define mmGFXMSIX_VECT0_ADDR_LO … #define mmGFXMSIX_VECT0_ADDR_LO_BASE_IDX … #define mmGFXMSIX_VECT0_ADDR_HI … #define mmGFXMSIX_VECT0_ADDR_HI_BASE_IDX … #define mmGFXMSIX_VECT0_MSG_DATA … #define mmGFXMSIX_VECT0_MSG_DATA_BASE_IDX … #define mmGFXMSIX_VECT0_CONTROL … #define mmGFXMSIX_VECT0_CONTROL_BASE_IDX … #define mmGFXMSIX_VECT1_ADDR_LO … #define mmGFXMSIX_VECT1_ADDR_LO_BASE_IDX … #define mmGFXMSIX_VECT1_ADDR_HI … #define mmGFXMSIX_VECT1_ADDR_HI_BASE_IDX … #define mmGFXMSIX_VECT1_MSG_DATA … #define mmGFXMSIX_VECT1_MSG_DATA_BASE_IDX … #define mmGFXMSIX_VECT1_CONTROL … #define mmGFXMSIX_VECT1_CONTROL_BASE_IDX … #define mmGFXMSIX_VECT2_ADDR_LO … #define mmGFXMSIX_VECT2_ADDR_LO_BASE_IDX … #define mmGFXMSIX_VECT2_ADDR_HI … #define mmGFXMSIX_VECT2_ADDR_HI_BASE_IDX … #define mmGFXMSIX_VECT2_MSG_DATA … #define mmGFXMSIX_VECT2_MSG_DATA_BASE_IDX … #define mmGFXMSIX_VECT2_CONTROL … #define mmGFXMSIX_VECT2_CONTROL_BASE_IDX … #define mmGFXMSIX_PBA … #define mmGFXMSIX_PBA_BASE_IDX … // addressBlock: rcc_strap_BIFDEC1 // base address: 0x0 #define mmRCC_DEV0_PORT_STRAP0 … #define mmRCC_DEV0_PORT_STRAP0_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP1 … #define mmRCC_DEV0_PORT_STRAP1_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP2 … #define mmRCC_DEV0_PORT_STRAP2_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP3 … #define mmRCC_DEV0_PORT_STRAP3_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP4 … #define mmRCC_DEV0_PORT_STRAP4_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP5 … #define mmRCC_DEV0_PORT_STRAP5_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP6 … #define mmRCC_DEV0_PORT_STRAP6_BASE_IDX … #define mmRCC_DEV0_PORT_STRAP7 … #define mmRCC_DEV0_PORT_STRAP7_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP0 … #define mmRCC_DEV0_EPF0_STRAP0_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP1 … #define mmRCC_DEV0_EPF0_STRAP1_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP13 … #define mmRCC_DEV0_EPF0_STRAP13_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP2 … #define mmRCC_DEV0_EPF0_STRAP2_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP3 … #define mmRCC_DEV0_EPF0_STRAP3_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP4 … #define mmRCC_DEV0_EPF0_STRAP4_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP5 … #define mmRCC_DEV0_EPF0_STRAP5_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP8 … #define mmRCC_DEV0_EPF0_STRAP8_BASE_IDX … #define mmRCC_DEV0_EPF0_STRAP9 … #define mmRCC_DEV0_EPF0_STRAP9_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP0 … #define mmRCC_DEV0_EPF1_STRAP0_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP10 … #define mmRCC_DEV0_EPF1_STRAP10_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP11 … #define mmRCC_DEV0_EPF1_STRAP11_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP12 … #define mmRCC_DEV0_EPF1_STRAP12_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP13 … #define mmRCC_DEV0_EPF1_STRAP13_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP2 … #define mmRCC_DEV0_EPF1_STRAP2_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP3 … #define mmRCC_DEV0_EPF1_STRAP3_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP4 … #define mmRCC_DEV0_EPF1_STRAP4_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP5 … #define mmRCC_DEV0_EPF1_STRAP5_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP6 … #define mmRCC_DEV0_EPF1_STRAP6_BASE_IDX … #define mmRCC_DEV0_EPF1_STRAP7 … #define mmRCC_DEV0_EPF1_STRAP7_BASE_IDX … // addressBlock: bif_bx_pf_BIFPFVFDEC1 // base address: 0x0 #define mmBIF_BME_STATUS … #define mmBIF_BME_STATUS_BASE_IDX … #define mmBIF_ATOMIC_ERR_LOG … #define mmBIF_ATOMIC_ERR_LOG_BASE_IDX … #define mmDOORBELL_SELFRING_GPA_APER_BASE_HIGH … #define mmDOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX … #define mmDOORBELL_SELFRING_GPA_APER_BASE_LOW … #define mmDOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX … #define mmDOORBELL_SELFRING_GPA_APER_CNTL … #define mmDOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX … #define mmHDP_REG_COHERENCY_FLUSH_CNTL … #define mmHDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmHDP_MEM_COHERENCY_FLUSH_CNTL … #define mmHDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX … #define mmGPU_HDP_FLUSH_REQ … #define mmGPU_HDP_FLUSH_REQ_BASE_IDX … #define mmGPU_HDP_FLUSH_DONE … #define mmGPU_HDP_FLUSH_DONE_BASE_IDX … #define mmBIF_TRANS_PENDING … #define mmBIF_TRANS_PENDING_BASE_IDX … #define mmMAILBOX_MSGBUF_TRN_DW0 … #define mmMAILBOX_MSGBUF_TRN_DW0_BASE_IDX … #define mmMAILBOX_MSGBUF_TRN_DW1 … #define mmMAILBOX_MSGBUF_TRN_DW1_BASE_IDX … #define mmMAILBOX_MSGBUF_TRN_DW2 … #define mmMAILBOX_MSGBUF_TRN_DW2_BASE_IDX … #define mmMAILBOX_MSGBUF_TRN_DW3 … #define mmMAILBOX_MSGBUF_TRN_DW3_BASE_IDX … #define mmMAILBOX_MSGBUF_RCV_DW0 … #define mmMAILBOX_MSGBUF_RCV_DW0_BASE_IDX … #define mmMAILBOX_MSGBUF_RCV_DW1 … #define mmMAILBOX_MSGBUF_RCV_DW1_BASE_IDX … #define mmMAILBOX_MSGBUF_RCV_DW2 … #define mmMAILBOX_MSGBUF_RCV_DW2_BASE_IDX … #define mmMAILBOX_MSGBUF_RCV_DW3 … #define mmMAILBOX_MSGBUF_RCV_DW3_BASE_IDX … #define mmMAILBOX_CONTROL … #define mmMAILBOX_CONTROL_BASE_IDX … #define mmMAILBOX_INT_CNTL … #define mmMAILBOX_INT_CNTL_BASE_IDX … #define mmBIF_VMHV_MAILBOX … #define mmBIF_VMHV_MAILBOX_BASE_IDX … // addressBlock: rcc_pf_0_BIFPFVFDEC1 // base address: 0x0 #define mmRCC_DOORBELL_APER_EN … #define mmRCC_DOORBELL_APER_EN_BASE_IDX … #define mmRCC_CONFIG_MEMSIZE … #define mmRCC_CONFIG_MEMSIZE_BASE_IDX … #define mmRCC_CONFIG_RESERVED … #define mmRCC_CONFIG_RESERVED_BASE_IDX … #ifndef mmRCC_IOV_FUNC_IDENTIFIER #define mmRCC_IOV_FUNC_IDENTIFIER … #define mmRCC_IOV_FUNC_IDENTIFIER_BASE_IDX … #endif // addressBlock: syshub_mmreg_ind_syshubdec // base address: 0x0 #define mmSYSHUB_INDEX … #define mmSYSHUB_INDEX_BASE_IDX … #define mmSYSHUB_DATA … #define mmSYSHUB_DATA_BASE_IDX … // addressBlock: rcc_strap_rcc_strap_internal // base address: 0x10100000 #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP0 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP0_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP1 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP1_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP2 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP2_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP3 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP3_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP4 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP4_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP5 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP5_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP6 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP6_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP7 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_PORT_STRAP7_BASE_IDX … #define mmRCC_DEV1_PORT_STRAP0 … #define mmRCC_DEV1_PORT_STRAP0_BASE_IDX … #define mmRCC_DEV1_PORT_STRAP1 … #define mmRCC_DEV1_PORT_STRAP1_BASE_IDX … #define mmRCC_DEV1_PORT_STRAP2 … #define mmRCC_DEV1_PORT_STRAP2_BASE_IDX … #define mmRCC_DEV1_PORT_STRAP3 … #define mmRCC_DEV1_PORT_STRAP3_BASE_IDX … #define mmRCC_DEV1_PORT_STRAP4 … #define mmRCC_DEV1_PORT_STRAP4_BASE_IDX … #define mmRCC_DEV1_PORT_STRAP5 … #define mmRCC_DEV1_PORT_STRAP5_BASE_IDX … #define mmRCC_DEV1_PORT_STRAP6 … #define mmRCC_DEV1_PORT_STRAP6_BASE_IDX … #define mmRCC_DEV1_PORT_STRAP7 … #define mmRCC_DEV1_PORT_STRAP7_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP0 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP0_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP1 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP1_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP2 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP2_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP3 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP3_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP4 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP4_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP5 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP5_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP8 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP8_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP9 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP9_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP13 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF0_STRAP13_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP0 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP0_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP2 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP2_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP3 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP3_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP4 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP4_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP5 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP5_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP6 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP6_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP7 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP7_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP10 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP10_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP11 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP11_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP12 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP12_BASE_IDX … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP13 … #define mmRCCSTRAPRCCSTRAP_RCC_DEV0_EPF1_STRAP13_BASE_IDX … #define mmRCC_DEV0_EPF2_STRAP0 … #define mmRCC_DEV0_EPF2_STRAP0_BASE_IDX … #define mmRCC_DEV0_EPF2_STRAP2 … #define mmRCC_DEV0_EPF2_STRAP2_BASE_IDX … #define mmRCC_DEV0_EPF2_STRAP3 … #define mmRCC_DEV0_EPF2_STRAP3_BASE_IDX … #define mmRCC_DEV0_EPF2_STRAP4 … #define mmRCC_DEV0_EPF2_STRAP4_BASE_IDX … #define mmRCC_DEV0_EPF2_STRAP5 … #define mmRCC_DEV0_EPF2_STRAP5_BASE_IDX … #define mmRCC_DEV0_EPF2_STRAP6 … #define mmRCC_DEV0_EPF2_STRAP6_BASE_IDX … #define mmRCC_DEV0_EPF2_STRAP13 … #define mmRCC_DEV0_EPF2_STRAP13_BASE_IDX … #define mmRCC_DEV0_EPF3_STRAP0 … #define mmRCC_DEV0_EPF3_STRAP0_BASE_IDX … #define mmRCC_DEV0_EPF3_STRAP2 … #define mmRCC_DEV0_EPF3_STRAP2_BASE_IDX … #define mmRCC_DEV0_EPF3_STRAP3 … #define mmRCC_DEV0_EPF3_STRAP3_BASE_IDX … #define mmRCC_DEV0_EPF3_STRAP4 … #define mmRCC_DEV0_EPF3_STRAP4_BASE_IDX … #define mmRCC_DEV0_EPF3_STRAP5 … #define mmRCC_DEV0_EPF3_STRAP5_BASE_IDX … #define mmRCC_DEV0_EPF3_STRAP6 … #define mmRCC_DEV0_EPF3_STRAP6_BASE_IDX … #define mmRCC_DEV0_EPF3_STRAP13 … #define mmRCC_DEV0_EPF3_STRAP13_BASE_IDX … #define mmRCC_DEV0_EPF4_STRAP0 … #define mmRCC_DEV0_EPF4_STRAP0_BASE_IDX … #define mmRCC_DEV0_EPF4_STRAP2 … #define mmRCC_DEV0_EPF4_STRAP2_BASE_IDX … #define mmRCC_DEV0_EPF4_STRAP3 … #define mmRCC_DEV0_EPF4_STRAP3_BASE_IDX … #define mmRCC_DEV0_EPF4_STRAP4 … #define mmRCC_DEV0_EPF4_STRAP4_BASE_IDX … #define mmRCC_DEV0_EPF4_STRAP5 … #define mmRCC_DEV0_EPF4_STRAP5_BASE_IDX … #define mmRCC_DEV0_EPF4_STRAP6 … #define mmRCC_DEV0_EPF4_STRAP6_BASE_IDX … #define mmRCC_DEV0_EPF4_STRAP13 … #define mmRCC_DEV0_EPF4_STRAP13_BASE_IDX … #define mmRCC_DEV0_EPF5_STRAP0 … #define mmRCC_DEV0_EPF5_STRAP0_BASE_IDX … #define mmRCC_DEV0_EPF5_STRAP2 … #define mmRCC_DEV0_EPF5_STRAP2_BASE_IDX … #define mmRCC_DEV0_EPF5_STRAP3 … #define mmRCC_DEV0_EPF5_STRAP3_BASE_IDX … #define mmRCC_DEV0_EPF5_STRAP4 … #define mmRCC_DEV0_EPF5_STRAP4_BASE_IDX … #define mmRCC_DEV0_EPF5_STRAP5 … #define mmRCC_DEV0_EPF5_STRAP5_BASE_IDX … #define mmRCC_DEV0_EPF5_STRAP6 … #define mmRCC_DEV0_EPF5_STRAP6_BASE_IDX … #define mmRCC_DEV0_EPF5_STRAP13 … #define mmRCC_DEV0_EPF5_STRAP13_BASE_IDX … #define mmRCC_DEV0_EPF6_STRAP0 … #define mmRCC_DEV0_EPF6_STRAP0_BASE_IDX … #define mmRCC_DEV0_EPF6_STRAP2 … #define mmRCC_DEV0_EPF6_STRAP2_BASE_IDX … #define mmRCC_DEV0_EPF6_STRAP3 … #define mmRCC_DEV0_EPF6_STRAP3_BASE_IDX … #define mmRCC_DEV0_EPF6_STRAP4 … #define mmRCC_DEV0_EPF6_STRAP4_BASE_IDX … #define mmRCC_DEV0_EPF6_STRAP5 … #define mmRCC_DEV0_EPF6_STRAP5_BASE_IDX … #define mmRCC_DEV0_EPF6_STRAP6 … #define mmRCC_DEV0_EPF6_STRAP6_BASE_IDX … #define mmRCC_DEV0_EPF6_STRAP13 … #define mmRCC_DEV0_EPF6_STRAP13_BASE_IDX … #define mmRCC_DEV0_EPF7_STRAP0 … #define mmRCC_DEV0_EPF7_STRAP0_BASE_IDX … #define mmRCC_DEV0_EPF7_STRAP2 … #define mmRCC_DEV0_EPF7_STRAP2_BASE_IDX … #define mmRCC_DEV0_EPF7_STRAP3 … #define mmRCC_DEV0_EPF7_STRAP3_BASE_IDX … #define mmRCC_DEV0_EPF7_STRAP4 … #define mmRCC_DEV0_EPF7_STRAP4_BASE_IDX … #define mmRCC_DEV0_EPF7_STRAP5 … #define mmRCC_DEV0_EPF7_STRAP5_BASE_IDX … #define mmRCC_DEV0_EPF7_STRAP6 … #define mmRCC_DEV0_EPF7_STRAP6_BASE_IDX … #define mmRCC_DEV0_EPF7_STRAP13 … #define mmRCC_DEV0_EPF7_STRAP13_BASE_IDX … #define mmRCC_DEV1_EPF0_STRAP0 … #define mmRCC_DEV1_EPF0_STRAP0_BASE_IDX … #define mmRCC_DEV1_EPF0_STRAP2 … #define mmRCC_DEV1_EPF0_STRAP2_BASE_IDX … #define mmRCC_DEV1_EPF0_STRAP3 … #define mmRCC_DEV1_EPF0_STRAP3_BASE_IDX … #define mmRCC_DEV1_EPF0_STRAP4 … #define mmRCC_DEV1_EPF0_STRAP4_BASE_IDX … #define mmRCC_DEV1_EPF0_STRAP5 … #define mmRCC_DEV1_EPF0_STRAP5_BASE_IDX … #define mmRCC_DEV1_EPF0_STRAP6 … #define mmRCC_DEV1_EPF0_STRAP6_BASE_IDX … #define mmRCC_DEV1_EPF0_STRAP13 … #define mmRCC_DEV1_EPF0_STRAP13_BASE_IDX … #define mmRCC_DEV1_EPF1_STRAP0 … #define mmRCC_DEV1_EPF1_STRAP0_BASE_IDX … #define mmRCC_DEV1_EPF1_STRAP2 … #define mmRCC_DEV1_EPF1_STRAP2_BASE_IDX … #define mmRCC_DEV1_EPF1_STRAP3 … #define mmRCC_DEV1_EPF1_STRAP3_BASE_IDX … #define mmRCC_DEV1_EPF1_STRAP4 … #define mmRCC_DEV1_EPF1_STRAP4_BASE_IDX … #define mmRCC_DEV1_EPF1_STRAP5 … #define mmRCC_DEV1_EPF1_STRAP5_BASE_IDX … #define mmRCC_DEV1_EPF1_STRAP6 … #define mmRCC_DEV1_EPF1_STRAP6_BASE_IDX … #define mmRCC_DEV1_EPF1_STRAP13 … #define mmRCC_DEV1_EPF1_STRAP13_BASE_IDX … #define mmRCC_DEV1_EPF2_STRAP0 … #define mmRCC_DEV1_EPF2_STRAP0_BASE_IDX … #define mmRCC_DEV1_EPF2_STRAP2 … #define mmRCC_DEV1_EPF2_STRAP2_BASE_IDX … #define mmRCC_DEV1_EPF2_STRAP3 … #define mmRCC_DEV1_EPF2_STRAP3_BASE_IDX … #define mmRCC_DEV1_EPF2_STRAP4 … #define mmRCC_DEV1_EPF2_STRAP4_BASE_IDX … #define mmRCC_DEV1_EPF2_STRAP5 … #define mmRCC_DEV1_EPF2_STRAP5_BASE_IDX … #define mmRCC_DEV1_EPF2_STRAP6 … #define mmRCC_DEV1_EPF2_STRAP6_BASE_IDX … #define mmRCC_DEV1_EPF2_STRAP13 … #define mmRCC_DEV1_EPF2_STRAP13_BASE_IDX … // addressBlock: bif_rst_bif_rst_regblk // base address: 0x10100000 #define ixHARD_RST_CTRL … #define ixRSMU_SOFT_RST_CTRL … #define ixSELF_SOFT_RST … #define ixGFX_DRV_MODE1_RST_CTRL … #define ixBIF_RST_MISC_CTRL … #define ixBIF_RST_MISC_CTRL2 … #define ixBIF_RST_MISC_CTRL3 … #define ixBIF_RST_GFXVF_FLR_IDLE … #define ixDEV0_PF0_FLR_RST_CTRL … #define ixDEV0_PF1_FLR_RST_CTRL … #define ixDEV0_PF2_FLR_RST_CTRL … #define ixDEV0_PF3_FLR_RST_CTRL … #define ixDEV0_PF4_FLR_RST_CTRL … #define ixDEV0_PF5_FLR_RST_CTRL … #define ixDEV0_PF6_FLR_RST_CTRL … #define ixDEV0_PF7_FLR_RST_CTRL … #define ixBIF_INST_RESET_INTR_STS … #define ixBIF_PF_FLR_INTR_STS … #define ixBIF_D3HOTD0_INTR_STS … #define ixBIF_POWER_INTR_STS … #define ixBIF_PF_DSTATE_INTR_STS … #define ixBIF_PF0_VF_FLR_INTR_STS … #define ixBIF_INST_RESET_INTR_MASK … #define ixBIF_PF_FLR_INTR_MASK … #define ixBIF_D3HOTD0_INTR_MASK … #define ixBIF_POWER_INTR_MASK … #define ixBIF_PF_DSTATE_INTR_MASK … #define ixBIF_PF0_VF_FLR_INTR_MASK … #define ixBIF_PF_FLR_RST … #define ixBIF_PF0_VF_FLR_RST … #define ixBIF_DEV0_PF0_DSTATE_VALUE … #define ixBIF_DEV0_PF1_DSTATE_VALUE … #define ixBIF_DEV0_PF2_DSTATE_VALUE … #define ixBIF_DEV0_PF3_DSTATE_VALUE … #define ixBIF_DEV0_PF4_DSTATE_VALUE … #define ixBIF_DEV0_PF5_DSTATE_VALUE … #define ixBIF_DEV0_PF6_DSTATE_VALUE … #define ixBIF_DEV0_PF7_DSTATE_VALUE … #define ixDEV0_PF0_D3HOTD0_RST_CTRL … #define ixDEV0_PF1_D3HOTD0_RST_CTRL … #define ixDEV0_PF2_D3HOTD0_RST_CTRL … #define ixDEV0_PF3_D3HOTD0_RST_CTRL … #define ixDEV0_PF4_D3HOTD0_RST_CTRL … #define ixDEV0_PF5_D3HOTD0_RST_CTRL … #define ixDEV0_PF6_D3HOTD0_RST_CTRL … #define ixDEV0_PF7_D3HOTD0_RST_CTRL … #define ixBIF_PORT0_DSTATE_VALUE … // addressBlock: bif_misc_bif_misc_regblk // base address: 0x10100000 #define ixMISC_SCRATCH … #define ixINTR_LINE_POLARITY … #define ixINTR_LINE_ENABLE … #define ixOUTSTANDING_VC_ALLOC … #define ixBIFC_MISC_CTRL0 … #define ixBIFC_MISC_CTRL1 … #define ixBIFC_BME_ERR_LOG … #define ixBIFC_RCCBIH_BME_ERR_LOG … #define ixBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1 … #define ixBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3 … #define ixBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5 … #define ixBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7 … #define ixNBIF_VWIRE_CTRL … #define ixNBIF_SMN_VWR_VCHG_DIS_CTRL … #define ixNBIF_SMN_VWR_VCHG_RST_CTRL0 … #define ixNBIF_SMN_VWR_VCHG_TRIG … #define ixNBIF_SMN_VWR_WTRIG_CNTL … #define ixNBIF_SMN_VWR_VCHG_DIS_CTRL_1 … #define ixNBIF_MGCG_CTRL … #define ixNBIF_DS_CTRL_LCLK … #define ixSMN_MST_CNTL0 … #define ixSMN_MST_EP_CNTL1 … #define ixSMN_MST_EP_CNTL2 … #define ixNBIF_SDP_VWR_VCHG_DIS_CTRL … #define ixNBIF_SDP_VWR_VCHG_RST_CTRL0 … #define ixNBIF_SDP_VWR_VCHG_RST_CTRL1 … #define ixNBIF_SDP_VWR_VCHG_TRIG … #define ixBME_DUMMY_CNTL_0 … #define ixBIFC_THT_CNTL … #define ixBIFC_HSTARB_CNTL … #define ixBIFC_GSI_CNTL … #define ixBIFC_PCIEFUNC_CNTL … #define ixBIFC_SDP_CNTL_0 … #define ixBIFC_PERF_CNTL_0 … #define ixBIFC_PERF_CNTL_1 … #define ixBIFC_PERF_CNT_MMIO_RD … #define ixBIFC_PERF_CNT_MMIO_WR … #define ixBIFC_PERF_CNT_DMA_RD … #define ixBIFC_PERF_CNT_DMA_WR … #define ixNBIF_REGIF_ERRSET_CTRL … #define ixSMN_MST_EP_CNTL3 … #define ixSMN_MST_EP_CNTL4 … #define ixBIF_SELFRING_BUFFER_VID … #define ixBIF_SELFRING_VECTOR_CNTL … // addressBlock: bif_ras_bif_ras_regblk // base address: 0x10100000 #define ixBIF_RAS_LEAF0_CTRL … #define ixBIF_RAS_LEAF1_CTRL … #define ixBIF_RAS_LEAF2_CTRL … #define ixBIF_RAS_MISC_CTRL … #define ixBIF_IOHUB_RAS_IH_CNTL … #define ixBIF_RAS_VWR_FROM_IOHUB … // addressBlock: rcc_pfc_amdgfx_RCCPFCDEC // base address: 0x10134000 #define ixRCC_PFC_LTR_CNTL … #define ixRCC_PFC_PME_RESTORE … #define ixRCC_PFC_STICKY_RESTORE_0 … #define ixRCC_PFC_STICKY_RESTORE_1 … #define ixRCC_PFC_STICKY_RESTORE_2 … #define ixRCC_PFC_STICKY_RESTORE_3 … #define ixRCC_PFC_STICKY_RESTORE_4 … #define ixRCC_PFC_STICKY_RESTORE_5 … #define ixRCC_PFC_AUXPWR_CNTL … // addressBlock: rcc_pfc_amdgfxaz_RCCPFCDEC // base address: 0x10134200 #define ixRCCPFCAMDGFXAZ_RCC_PFC_LTR_CNTL … #define ixRCCPFCAMDGFXAZ_RCC_PFC_PME_RESTORE … #define ixRCCPFCAMDGFXAZ_RCC_PFC_STICKY_RESTORE_0 … #define ixRCCPFCAMDGFXAZ_RCC_PFC_STICKY_RESTORE_1 … #define ixRCCPFCAMDGFXAZ_RCC_PFC_STICKY_RESTORE_2 … #define ixRCCPFCAMDGFXAZ_RCC_PFC_STICKY_RESTORE_3 … #define ixRCCPFCAMDGFXAZ_RCC_PFC_STICKY_RESTORE_4 … #define ixRCCPFCAMDGFXAZ_RCC_PFC_STICKY_RESTORE_5 … #define ixRCCPFCAMDGFXAZ_RCC_PFC_AUXPWR_CNTL … // addressBlock: pciemsix_amdgfx_MSIXTDEC // base address: 0x10170000 #define ixPCIEMSIX_VECT0_ADDR_LO … #define ixPCIEMSIX_VECT0_ADDR_HI … #define ixPCIEMSIX_VECT0_MSG_DATA … #define ixPCIEMSIX_VECT0_CONTROL … #define ixPCIEMSIX_VECT1_ADDR_LO … #define ixPCIEMSIX_VECT1_ADDR_HI … #define ixPCIEMSIX_VECT1_MSG_DATA … #define ixPCIEMSIX_VECT1_CONTROL … #define ixPCIEMSIX_VECT2_ADDR_LO … #define ixPCIEMSIX_VECT2_ADDR_HI … #define ixPCIEMSIX_VECT2_MSG_DATA … #define ixPCIEMSIX_VECT2_CONTROL … #define ixPCIEMSIX_VECT3_ADDR_LO … #define ixPCIEMSIX_VECT3_ADDR_HI … #define ixPCIEMSIX_VECT3_MSG_DATA … #define ixPCIEMSIX_VECT3_CONTROL … #define ixPCIEMSIX_VECT4_ADDR_LO … #define ixPCIEMSIX_VECT4_ADDR_HI … #define ixPCIEMSIX_VECT4_MSG_DATA … #define ixPCIEMSIX_VECT4_CONTROL … #define ixPCIEMSIX_VECT5_ADDR_LO … #define ixPCIEMSIX_VECT5_ADDR_HI … #define ixPCIEMSIX_VECT5_MSG_DATA … #define ixPCIEMSIX_VECT5_CONTROL … #define ixPCIEMSIX_VECT6_ADDR_LO … #define ixPCIEMSIX_VECT6_ADDR_HI … #define ixPCIEMSIX_VECT6_MSG_DATA … #define ixPCIEMSIX_VECT6_CONTROL … #define ixPCIEMSIX_VECT7_ADDR_LO … #define ixPCIEMSIX_VECT7_ADDR_HI … #define ixPCIEMSIX_VECT7_MSG_DATA … #define ixPCIEMSIX_VECT7_CONTROL … #define ixPCIEMSIX_VECT8_ADDR_LO … #define ixPCIEMSIX_VECT8_ADDR_HI … #define ixPCIEMSIX_VECT8_MSG_DATA … #define ixPCIEMSIX_VECT8_CONTROL … #define ixPCIEMSIX_VECT9_ADDR_LO … #define ixPCIEMSIX_VECT9_ADDR_HI … #define ixPCIEMSIX_VECT9_MSG_DATA … #define ixPCIEMSIX_VECT9_CONTROL … #define ixPCIEMSIX_VECT10_ADDR_LO … #define ixPCIEMSIX_VECT10_ADDR_HI … #define ixPCIEMSIX_VECT10_MSG_DATA … #define ixPCIEMSIX_VECT10_CONTROL … #define ixPCIEMSIX_VECT11_ADDR_LO … #define ixPCIEMSIX_VECT11_ADDR_HI … #define ixPCIEMSIX_VECT11_MSG_DATA … #define ixPCIEMSIX_VECT11_CONTROL … #define ixPCIEMSIX_VECT12_ADDR_LO … #define ixPCIEMSIX_VECT12_ADDR_HI … #define ixPCIEMSIX_VECT12_MSG_DATA … #define ixPCIEMSIX_VECT12_CONTROL … #define ixPCIEMSIX_VECT13_ADDR_LO … #define ixPCIEMSIX_VECT13_ADDR_HI … #define ixPCIEMSIX_VECT13_MSG_DATA … #define ixPCIEMSIX_VECT13_CONTROL … #define ixPCIEMSIX_VECT14_ADDR_LO … #define ixPCIEMSIX_VECT14_ADDR_HI … #define ixPCIEMSIX_VECT14_MSG_DATA … #define ixPCIEMSIX_VECT14_CONTROL … #define ixPCIEMSIX_VECT15_ADDR_LO … #define ixPCIEMSIX_VECT15_ADDR_HI … #define ixPCIEMSIX_VECT15_MSG_DATA … #define ixPCIEMSIX_VECT15_CONTROL … #define ixPCIEMSIX_VECT16_ADDR_LO … #define ixPCIEMSIX_VECT16_ADDR_HI … #define ixPCIEMSIX_VECT16_MSG_DATA … #define ixPCIEMSIX_VECT16_CONTROL … #define ixPCIEMSIX_VECT17_ADDR_LO … #define ixPCIEMSIX_VECT17_ADDR_HI … #define ixPCIEMSIX_VECT17_MSG_DATA … #define ixPCIEMSIX_VECT17_CONTROL … #define ixPCIEMSIX_VECT18_ADDR_LO … #define ixPCIEMSIX_VECT18_ADDR_HI … #define ixPCIEMSIX_VECT18_MSG_DATA … #define ixPCIEMSIX_VECT18_CONTROL … #define ixPCIEMSIX_VECT19_ADDR_LO … #define ixPCIEMSIX_VECT19_ADDR_HI … #define ixPCIEMSIX_VECT19_MSG_DATA … #define ixPCIEMSIX_VECT19_CONTROL … #define ixPCIEMSIX_VECT20_ADDR_LO … #define ixPCIEMSIX_VECT20_ADDR_HI … #define ixPCIEMSIX_VECT20_MSG_DATA … #define ixPCIEMSIX_VECT20_CONTROL … #define ixPCIEMSIX_VECT21_ADDR_LO … #define ixPCIEMSIX_VECT21_ADDR_HI … #define ixPCIEMSIX_VECT21_MSG_DATA … #define ixPCIEMSIX_VECT21_CONTROL … #define ixPCIEMSIX_VECT22_ADDR_LO … #define ixPCIEMSIX_VECT22_ADDR_HI … #define ixPCIEMSIX_VECT22_MSG_DATA … #define ixPCIEMSIX_VECT22_CONTROL … #define ixPCIEMSIX_VECT23_ADDR_LO … #define ixPCIEMSIX_VECT23_ADDR_HI … #define ixPCIEMSIX_VECT23_MSG_DATA … #define ixPCIEMSIX_VECT23_CONTROL … #define ixPCIEMSIX_VECT24_ADDR_LO … #define ixPCIEMSIX_VECT24_ADDR_HI … #define ixPCIEMSIX_VECT24_MSG_DATA … #define ixPCIEMSIX_VECT24_CONTROL … #define ixPCIEMSIX_VECT25_ADDR_LO … #define ixPCIEMSIX_VECT25_ADDR_HI … #define ixPCIEMSIX_VECT25_MSG_DATA … #define ixPCIEMSIX_VECT25_CONTROL … #define ixPCIEMSIX_VECT26_ADDR_LO … #define ixPCIEMSIX_VECT26_ADDR_HI … #define ixPCIEMSIX_VECT26_MSG_DATA … #define ixPCIEMSIX_VECT26_CONTROL … #define ixPCIEMSIX_VECT27_ADDR_LO … #define ixPCIEMSIX_VECT27_ADDR_HI … #define ixPCIEMSIX_VECT27_MSG_DATA … #define ixPCIEMSIX_VECT27_CONTROL … #define ixPCIEMSIX_VECT28_ADDR_LO … #define ixPCIEMSIX_VECT28_ADDR_HI … #define ixPCIEMSIX_VECT28_MSG_DATA … #define ixPCIEMSIX_VECT28_CONTROL … #define ixPCIEMSIX_VECT29_ADDR_LO … #define ixPCIEMSIX_VECT29_ADDR_HI … #define ixPCIEMSIX_VECT29_MSG_DATA … #define ixPCIEMSIX_VECT29_CONTROL … #define ixPCIEMSIX_VECT30_ADDR_LO … #define ixPCIEMSIX_VECT30_ADDR_HI … #define ixPCIEMSIX_VECT30_MSG_DATA … #define ixPCIEMSIX_VECT30_CONTROL … #define ixPCIEMSIX_VECT31_ADDR_LO … #define ixPCIEMSIX_VECT31_ADDR_HI … #define ixPCIEMSIX_VECT31_MSG_DATA … #define ixPCIEMSIX_VECT31_CONTROL … // addressBlock: pciemsix_amdgfx_MSIXPDEC // base address: 0x10171000 #define ixPCIEMSIX_PBA … // addressBlock: syshub_mmreg_ind_syshubind // base address: 0x0 #define ixSYSHUBMMREGIND_SYSHUB_DS_CTRL_SOCCLK … #define ixSYSHUBMMREGIND_SYSHUB_DS_CTRL2_SOCCLK … #define ixSYSHUBMMREGIND_SYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SOCCLK … #define ixSYSHUBMMREGIND_SYSHUB_BGEN_ENHANCEMENT_IMM_EN_SOCCLK … #define ixSYSHUBMMREGIND_DMA_CLK0_SW0_SYSHUB_QOS_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK0_SW1_SYSHUB_QOS_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK0_SW0_CL0_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK0_SW0_CL1_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK0_SW0_CL2_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK0_SW0_CL3_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK0_SW0_CL4_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK0_SW0_CL5_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK0_SW1_CL0_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK0_SW2_CL0_CNTL … #define ixSYSHUBMMREGIND_SYSHUB_CG_CNTL … #define ixSYSHUBMMREGIND_SYSHUB_TRANS_IDLE … #define ixSYSHUBMMREGIND_SYSHUB_HP_TIMER … #define ixSYSHUBMMREGIND_SYSHUB_SCRATCH … #define ixSYSHUBMMREGIND_SYSHUB_DS_CTRL_SHUBCLK … #define ixSYSHUBMMREGIND_SYSHUB_DS_CTRL2_SHUBCLK … #define ixSYSHUBMMREGIND_SYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SHUBCLK … #define ixSYSHUBMMREGIND_SYSHUB_BGEN_ENHANCEMENT_IMM_EN_SHUBCLK … #define ixSYSHUBMMREGIND_DMA_CLK1_SW0_SYSHUB_QOS_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK1_SW1_SYSHUB_QOS_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK1_SW0_CL0_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK1_SW0_CL1_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK1_SW0_CL2_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK1_SW0_CL3_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK1_SW0_CL4_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK1_SW1_CL0_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK1_SW1_CL1_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK1_SW1_CL2_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK1_SW1_CL3_CNTL … #define ixSYSHUBMMREGIND_DMA_CLK1_SW1_CL4_CNTL … #endif
Codebase Browser
linux