/* * Copyright (C) 2019 Advanced Micro Devices, Inc. * * Permission is hereby granted, free of charge, to any person obtaining a * copy of this software and associated documentation files (the "Software"), * to deal in the Software without restriction, including without limitation * the rights to use, copy, modify, merge, publish, distribute, sublicense, * and/or sell copies of the Software, and to permit persons to whom the * Software is furnished to do so, subject to the following conditions: * * The above copyright notice and this permission notice shall be included * in all copies or substantial portions of the Software. * * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL * THE COPYRIGHT HOLDER(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN * AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. */ #ifndef _dpcs_2_0_0_OFFSET_HEADER #define _dpcs_2_0_0_OFFSET_HEADER // addressBlock: dpcssys_dpcs0_dpcstx0_dispdec // base address: 0x0 #define mmDPCSTX0_DPCSTX_TX_CLOCK_CNTL … #define mmDPCSTX0_DPCSTX_TX_CLOCK_CNTL_BASE_IDX … #define mmDPCSTX0_DPCSTX_TX_CNTL … #define mmDPCSTX0_DPCSTX_TX_CNTL_BASE_IDX … #define mmDPCSTX0_DPCSTX_CBUS_CNTL … #define mmDPCSTX0_DPCSTX_CBUS_CNTL_BASE_IDX … #define mmDPCSTX0_DPCSTX_INTERRUPT_CNTL … #define mmDPCSTX0_DPCSTX_INTERRUPT_CNTL_BASE_IDX … #define mmDPCSTX0_DPCSTX_PLL_UPDATE_ADDR … #define mmDPCSTX0_DPCSTX_PLL_UPDATE_ADDR_BASE_IDX … #define mmDPCSTX0_DPCSTX_PLL_UPDATE_DATA … #define mmDPCSTX0_DPCSTX_PLL_UPDATE_DATA_BASE_IDX … #define mmDPCSTX0_DPCSTX_DEBUG_CONFIG … #define mmDPCSTX0_DPCSTX_DEBUG_CONFIG_BASE_IDX … // addressBlock: dpcssys_dpcs0_rdpcstx0_dispdec // base address: 0x0 #define mmRDPCSTX0_RDPCSTX_CNTL … #define mmRDPCSTX0_RDPCSTX_CNTL_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_CLOCK_CNTL … #define mmRDPCSTX0_RDPCSTX_CLOCK_CNTL_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_INTERRUPT_CONTROL … #define mmRDPCSTX0_RDPCSTX_INTERRUPT_CONTROL_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PLL_UPDATE_DATA … #define mmRDPCSTX0_RDPCSTX_PLL_UPDATE_DATA_BASE_IDX … #define mmRDPCSTX0_RDPCS_TX_CR_ADDR … #define mmRDPCSTX0_RDPCS_TX_CR_ADDR_BASE_IDX … #define mmRDPCSTX0_RDPCS_TX_CR_DATA … #define mmRDPCSTX0_RDPCS_TX_CR_DATA_BASE_IDX … #define mmRDPCSTX0_RDPCS_TX_SRAM_CNTL … #define mmRDPCSTX0_RDPCS_TX_SRAM_CNTL_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_MEM_POWER_CTRL … #define mmRDPCSTX0_RDPCSTX_MEM_POWER_CTRL_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_MEM_POWER_CTRL2 … #define mmRDPCSTX0_RDPCSTX_MEM_POWER_CTRL2_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_SCRATCH … #define mmRDPCSTX0_RDPCSTX_SCRATCH_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG … #define mmRDPCSTX0_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_DEBUG_CONFIG … #define mmRDPCSTX0_RDPCSTX_DEBUG_CONFIG_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL0 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL0_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL1 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL1_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL2 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL2_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL3 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL3_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL4 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL4_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL5 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL5_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL6 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL6_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL7 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL7_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL8 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL8_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL9 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL9_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL10 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL10_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL11 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL11_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL12 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL12_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL13 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL13_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL14 … #define mmRDPCSTX0_RDPCSTX_PHY_CNTL14_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_FUSE0 … #define mmRDPCSTX0_RDPCSTX_PHY_FUSE0_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_FUSE1 … #define mmRDPCSTX0_RDPCSTX_PHY_FUSE1_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_FUSE2 … #define mmRDPCSTX0_RDPCSTX_PHY_FUSE2_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_FUSE3 … #define mmRDPCSTX0_RDPCSTX_PHY_FUSE3_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_PHY_RX_LD_VAL … #define mmRDPCSTX0_RDPCSTX_PHY_RX_LD_VAL_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_DMCU_DPALT_PHY_CNTL3 … #define mmRDPCSTX0_RDPCSTX_DMCU_DPALT_PHY_CNTL3_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_DMCU_DPALT_PHY_CNTL6 … #define mmRDPCSTX0_RDPCSTX_DMCU_DPALT_PHY_CNTL6_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_DPALT_CONTROL_REG … #define mmRDPCSTX0_RDPCSTX_DPALT_CONTROL_REG_BASE_IDX … // addressBlock: dpcssys_dpcssys_cr0_dispdec // base address: 0x0 #define mmDPCSSYS_CR0_DPCSSYS_CR_ADDR … #define mmDPCSSYS_CR0_DPCSSYS_CR_ADDR_BASE_IDX … #define mmDPCSSYS_CR0_DPCSSYS_CR_DATA … #define mmDPCSSYS_CR0_DPCSSYS_CR_DATA_BASE_IDX … // addressBlock: dpcssys_dpcs0_dpcstx1_dispdec // base address: 0x360 #define mmDPCSTX1_DPCSTX_TX_CLOCK_CNTL … #define mmDPCSTX1_DPCSTX_TX_CLOCK_CNTL_BASE_IDX … #define mmDPCSTX1_DPCSTX_TX_CNTL … #define mmDPCSTX1_DPCSTX_TX_CNTL_BASE_IDX … #define mmDPCSTX1_DPCSTX_CBUS_CNTL … #define mmDPCSTX1_DPCSTX_CBUS_CNTL_BASE_IDX … #define mmDPCSTX1_DPCSTX_INTERRUPT_CNTL … #define mmDPCSTX1_DPCSTX_INTERRUPT_CNTL_BASE_IDX … #define mmDPCSTX1_DPCSTX_PLL_UPDATE_ADDR … #define mmDPCSTX1_DPCSTX_PLL_UPDATE_ADDR_BASE_IDX … #define mmDPCSTX1_DPCSTX_PLL_UPDATE_DATA … #define mmDPCSTX1_DPCSTX_PLL_UPDATE_DATA_BASE_IDX … #define mmDPCSTX1_DPCSTX_DEBUG_CONFIG … #define mmDPCSTX1_DPCSTX_DEBUG_CONFIG_BASE_IDX … // addressBlock: dpcssys_dpcs0_rdpcstx1_dispdec // base address: 0x360 #define mmRDPCSTX1_RDPCSTX_CNTL … #define mmRDPCSTX1_RDPCSTX_CNTL_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_CLOCK_CNTL … #define mmRDPCSTX1_RDPCSTX_CLOCK_CNTL_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_INTERRUPT_CONTROL … #define mmRDPCSTX1_RDPCSTX_INTERRUPT_CONTROL_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PLL_UPDATE_DATA … #define mmRDPCSTX1_RDPCSTX_PLL_UPDATE_DATA_BASE_IDX … #define mmRDPCSTX1_RDPCS_TX_CR_ADDR … #define mmRDPCSTX1_RDPCS_TX_CR_ADDR_BASE_IDX … #define mmRDPCSTX1_RDPCS_TX_CR_DATA … #define mmRDPCSTX1_RDPCS_TX_CR_DATA_BASE_IDX … #define mmRDPCSTX1_RDPCS_TX_SRAM_CNTL … #define mmRDPCSTX1_RDPCS_TX_SRAM_CNTL_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_MEM_POWER_CTRL … #define mmRDPCSTX1_RDPCSTX_MEM_POWER_CTRL_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_MEM_POWER_CTRL2 … #define mmRDPCSTX1_RDPCSTX_MEM_POWER_CTRL2_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_SCRATCH … #define mmRDPCSTX1_RDPCSTX_SCRATCH_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG … #define mmRDPCSTX1_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_DEBUG_CONFIG … #define mmRDPCSTX1_RDPCSTX_DEBUG_CONFIG_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL0 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL0_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL1 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL1_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL2 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL2_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL3 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL3_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL4 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL4_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL5 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL5_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL6 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL6_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL7 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL7_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL8 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL8_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL9 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL9_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL10 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL10_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL11 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL11_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL12 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL12_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL13 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL13_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL14 … #define mmRDPCSTX1_RDPCSTX_PHY_CNTL14_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_FUSE0 … #define mmRDPCSTX1_RDPCSTX_PHY_FUSE0_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_FUSE1 … #define mmRDPCSTX1_RDPCSTX_PHY_FUSE1_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_FUSE2 … #define mmRDPCSTX1_RDPCSTX_PHY_FUSE2_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_FUSE3 … #define mmRDPCSTX1_RDPCSTX_PHY_FUSE3_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_PHY_RX_LD_VAL … #define mmRDPCSTX1_RDPCSTX_PHY_RX_LD_VAL_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_DMCU_DPALT_PHY_CNTL3 … #define mmRDPCSTX1_RDPCSTX_DMCU_DPALT_PHY_CNTL3_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_DMCU_DPALT_PHY_CNTL6 … #define mmRDPCSTX1_RDPCSTX_DMCU_DPALT_PHY_CNTL6_BASE_IDX … #define mmRDPCSTX1_RDPCSTX_DPALT_CONTROL_REG … #define mmRDPCSTX1_RDPCSTX_DPALT_CONTROL_REG_BASE_IDX … // addressBlock: dpcssys_dpcssys_cr1_dispdec // base address: 0x360 #define mmDPCSSYS_CR1_DPCSSYS_CR_ADDR … #define mmDPCSSYS_CR1_DPCSSYS_CR_ADDR_BASE_IDX … #define mmDPCSSYS_CR1_DPCSSYS_CR_DATA … #define mmDPCSSYS_CR1_DPCSSYS_CR_DATA_BASE_IDX … // addressBlock: dpcssys_dpcs0_dpcstx2_dispdec // base address: 0x6c0 #define mmDPCSTX2_DPCSTX_TX_CLOCK_CNTL … #define mmDPCSTX2_DPCSTX_TX_CLOCK_CNTL_BASE_IDX … #define mmDPCSTX2_DPCSTX_TX_CNTL … #define mmDPCSTX2_DPCSTX_TX_CNTL_BASE_IDX … #define mmDPCSTX2_DPCSTX_CBUS_CNTL … #define mmDPCSTX2_DPCSTX_CBUS_CNTL_BASE_IDX … #define mmDPCSTX2_DPCSTX_INTERRUPT_CNTL … #define mmDPCSTX2_DPCSTX_INTERRUPT_CNTL_BASE_IDX … #define mmDPCSTX2_DPCSTX_PLL_UPDATE_ADDR … #define mmDPCSTX2_DPCSTX_PLL_UPDATE_ADDR_BASE_IDX … #define mmDPCSTX2_DPCSTX_PLL_UPDATE_DATA … #define mmDPCSTX2_DPCSTX_PLL_UPDATE_DATA_BASE_IDX … #define mmDPCSTX2_DPCSTX_DEBUG_CONFIG … #define mmDPCSTX2_DPCSTX_DEBUG_CONFIG_BASE_IDX … // addressBlock: dpcssys_dpcs0_rdpcstx2_dispdec // base address: 0x6c0 #define mmRDPCSTX2_RDPCSTX_CNTL … #define mmRDPCSTX2_RDPCSTX_CNTL_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_CLOCK_CNTL … #define mmRDPCSTX2_RDPCSTX_CLOCK_CNTL_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_INTERRUPT_CONTROL … #define mmRDPCSTX2_RDPCSTX_INTERRUPT_CONTROL_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PLL_UPDATE_DATA … #define mmRDPCSTX2_RDPCSTX_PLL_UPDATE_DATA_BASE_IDX … #define mmRDPCSTX2_RDPCS_TX_CR_ADDR … #define mmRDPCSTX2_RDPCS_TX_CR_ADDR_BASE_IDX … #define mmRDPCSTX2_RDPCS_TX_CR_DATA … #define mmRDPCSTX2_RDPCS_TX_CR_DATA_BASE_IDX … #define mmRDPCSTX2_RDPCS_TX_SRAM_CNTL … #define mmRDPCSTX2_RDPCS_TX_SRAM_CNTL_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_MEM_POWER_CTRL … #define mmRDPCSTX2_RDPCSTX_MEM_POWER_CTRL_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_MEM_POWER_CTRL2 … #define mmRDPCSTX2_RDPCSTX_MEM_POWER_CTRL2_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_SCRATCH … #define mmRDPCSTX2_RDPCSTX_SCRATCH_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG … #define mmRDPCSTX2_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_DEBUG_CONFIG … #define mmRDPCSTX2_RDPCSTX_DEBUG_CONFIG_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL0 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL0_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL1 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL1_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL2 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL2_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL3 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL3_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL4 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL4_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL5 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL5_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL6 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL6_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL7 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL7_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL8 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL8_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL9 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL9_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL10 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL10_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL11 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL11_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL12 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL12_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL13 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL13_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL14 … #define mmRDPCSTX2_RDPCSTX_PHY_CNTL14_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_FUSE0 … #define mmRDPCSTX2_RDPCSTX_PHY_FUSE0_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_FUSE1 … #define mmRDPCSTX2_RDPCSTX_PHY_FUSE1_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_FUSE2 … #define mmRDPCSTX2_RDPCSTX_PHY_FUSE2_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_FUSE3 … #define mmRDPCSTX2_RDPCSTX_PHY_FUSE3_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_PHY_RX_LD_VAL … #define mmRDPCSTX2_RDPCSTX_PHY_RX_LD_VAL_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_DMCU_DPALT_PHY_CNTL3 … #define mmRDPCSTX2_RDPCSTX_DMCU_DPALT_PHY_CNTL3_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_DMCU_DPALT_PHY_CNTL6 … #define mmRDPCSTX2_RDPCSTX_DMCU_DPALT_PHY_CNTL6_BASE_IDX … #define mmRDPCSTX2_RDPCSTX_DPALT_CONTROL_REG … #define mmRDPCSTX2_RDPCSTX_DPALT_CONTROL_REG_BASE_IDX … // addressBlock: dpcssys_dpcssys_cr2_dispdec // base address: 0x6c0 #define mmDPCSSYS_CR2_DPCSSYS_CR_ADDR … #define mmDPCSSYS_CR2_DPCSSYS_CR_ADDR_BASE_IDX … #define mmDPCSSYS_CR2_DPCSSYS_CR_DATA … #define mmDPCSSYS_CR2_DPCSSYS_CR_DATA_BASE_IDX … // addressBlock: dpcssys_dpcs0_dpcstx3_dispdec // base address: 0xa20 #define mmDPCSTX3_DPCSTX_TX_CLOCK_CNTL … #define mmDPCSTX3_DPCSTX_TX_CLOCK_CNTL_BASE_IDX … #define mmDPCSTX3_DPCSTX_TX_CNTL … #define mmDPCSTX3_DPCSTX_TX_CNTL_BASE_IDX … #define mmDPCSTX3_DPCSTX_CBUS_CNTL … #define mmDPCSTX3_DPCSTX_CBUS_CNTL_BASE_IDX … #define mmDPCSTX3_DPCSTX_INTERRUPT_CNTL … #define mmDPCSTX3_DPCSTX_INTERRUPT_CNTL_BASE_IDX … #define mmDPCSTX3_DPCSTX_PLL_UPDATE_ADDR … #define mmDPCSTX3_DPCSTX_PLL_UPDATE_ADDR_BASE_IDX … #define mmDPCSTX3_DPCSTX_PLL_UPDATE_DATA … #define mmDPCSTX3_DPCSTX_PLL_UPDATE_DATA_BASE_IDX … #define mmDPCSTX3_DPCSTX_DEBUG_CONFIG … #define mmDPCSTX3_DPCSTX_DEBUG_CONFIG_BASE_IDX … // addressBlock: dpcssys_dpcs0_rdpcstx3_dispdec // base address: 0xa20 #define mmRDPCSTX3_RDPCSTX_CNTL … #define mmRDPCSTX3_RDPCSTX_CNTL_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_CLOCK_CNTL … #define mmRDPCSTX3_RDPCSTX_CLOCK_CNTL_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_INTERRUPT_CONTROL … #define mmRDPCSTX3_RDPCSTX_INTERRUPT_CONTROL_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PLL_UPDATE_DATA … #define mmRDPCSTX3_RDPCSTX_PLL_UPDATE_DATA_BASE_IDX … #define mmRDPCSTX3_RDPCS_TX_CR_ADDR … #define mmRDPCSTX3_RDPCS_TX_CR_ADDR_BASE_IDX … #define mmRDPCSTX3_RDPCS_TX_CR_DATA … #define mmRDPCSTX3_RDPCS_TX_CR_DATA_BASE_IDX … #define mmRDPCSTX3_RDPCS_TX_SRAM_CNTL … #define mmRDPCSTX3_RDPCS_TX_SRAM_CNTL_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_MEM_POWER_CTRL … #define mmRDPCSTX3_RDPCSTX_MEM_POWER_CTRL_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_MEM_POWER_CTRL2 … #define mmRDPCSTX3_RDPCSTX_MEM_POWER_CTRL2_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_SCRATCH … #define mmRDPCSTX3_RDPCSTX_SCRATCH_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG … #define mmRDPCSTX3_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_DEBUG_CONFIG … #define mmRDPCSTX3_RDPCSTX_DEBUG_CONFIG_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL0 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL0_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL1 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL1_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL2 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL2_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL3 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL3_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL4 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL4_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL5 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL5_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL6 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL6_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL7 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL7_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL8 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL8_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL9 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL9_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL10 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL10_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL11 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL11_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL12 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL12_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL13 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL13_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL14 … #define mmRDPCSTX3_RDPCSTX_PHY_CNTL14_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_FUSE0 … #define mmRDPCSTX3_RDPCSTX_PHY_FUSE0_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_FUSE1 … #define mmRDPCSTX3_RDPCSTX_PHY_FUSE1_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_FUSE2 … #define mmRDPCSTX3_RDPCSTX_PHY_FUSE2_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_FUSE3 … #define mmRDPCSTX3_RDPCSTX_PHY_FUSE3_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_PHY_RX_LD_VAL … #define mmRDPCSTX3_RDPCSTX_PHY_RX_LD_VAL_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_DMCU_DPALT_PHY_CNTL3 … #define mmRDPCSTX3_RDPCSTX_DMCU_DPALT_PHY_CNTL3_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_DMCU_DPALT_PHY_CNTL6 … #define mmRDPCSTX3_RDPCSTX_DMCU_DPALT_PHY_CNTL6_BASE_IDX … #define mmRDPCSTX3_RDPCSTX_DPALT_CONTROL_REG … #define mmRDPCSTX3_RDPCSTX_DPALT_CONTROL_REG_BASE_IDX … // addressBlock: dpcssys_dpcssys_cr3_dispdec // base address: 0xa20 #define mmDPCSSYS_CR3_DPCSSYS_CR_ADDR … #define mmDPCSSYS_CR3_DPCSSYS_CR_ADDR_BASE_IDX … #define mmDPCSSYS_CR3_DPCSSYS_CR_DATA … #define mmDPCSSYS_CR3_DPCSSYS_CR_DATA_BASE_IDX … // addressBlock: dpcssys_dpcs0_dpcsrx_dispdec // base address: 0x0 #define mmDPCSRX_PHY_CNTL … #define mmDPCSRX_PHY_CNTL_BASE_IDX … #define mmDPCSRX_RX_CLOCK_CNTL … #define mmDPCSRX_RX_CLOCK_CNTL_BASE_IDX … #define mmDPCSRX_RX_CNTL … #define mmDPCSRX_RX_CNTL_BASE_IDX … #define mmDPCSRX_CBUS_CNTL … #define mmDPCSRX_CBUS_CNTL_BASE_IDX … #define mmDPCSRX_REG_ERROR_STATUS … #define mmDPCSRX_REG_ERROR_STATUS_BASE_IDX … #define mmDPCSRX_RX_ERROR_STATUS … #define mmDPCSRX_RX_ERROR_STATUS_BASE_IDX … #define mmDPCSRX_INDEX_MODE_ADDR … #define mmDPCSRX_INDEX_MODE_ADDR_BASE_IDX … #define mmDPCSRX_INDEX_MODE_DATA … #define mmDPCSRX_INDEX_MODE_DATA_BASE_IDX … #define mmDPCSRX_DEBUG_CONFIG … #define mmDPCSRX_DEBUG_CONFIG_BASE_IDX … // addressBlock: dpcssys_dpcs0_dpcstx4_dispdec // base address: 0xd80 #define mmDPCSTX4_DPCSTX_TX_CLOCK_CNTL … #define mmDPCSTX4_DPCSTX_TX_CLOCK_CNTL_BASE_IDX … #define mmDPCSTX4_DPCSTX_TX_CNTL … #define mmDPCSTX4_DPCSTX_TX_CNTL_BASE_IDX … #define mmDPCSTX4_DPCSTX_CBUS_CNTL … #define mmDPCSTX4_DPCSTX_CBUS_CNTL_BASE_IDX … #define mmDPCSTX4_DPCSTX_INTERRUPT_CNTL … #define mmDPCSTX4_DPCSTX_INTERRUPT_CNTL_BASE_IDX … #define mmDPCSTX4_DPCSTX_PLL_UPDATE_ADDR … #define mmDPCSTX4_DPCSTX_PLL_UPDATE_ADDR_BASE_IDX … #define mmDPCSTX4_DPCSTX_PLL_UPDATE_DATA … #define mmDPCSTX4_DPCSTX_PLL_UPDATE_DATA_BASE_IDX … #define mmDPCSTX4_DPCSTX_DEBUG_CONFIG … #define mmDPCSTX4_DPCSTX_DEBUG_CONFIG_BASE_IDX … // addressBlock: dpcssys_dpcs0_rdpcstx4_dispdec // base address: 0xd80 #define mmRDPCSTX4_RDPCSTX_CNTL … #define mmRDPCSTX4_RDPCSTX_CNTL_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_CLOCK_CNTL … #define mmRDPCSTX4_RDPCSTX_CLOCK_CNTL_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_INTERRUPT_CONTROL … #define mmRDPCSTX4_RDPCSTX_INTERRUPT_CONTROL_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PLL_UPDATE_DATA … #define mmRDPCSTX4_RDPCSTX_PLL_UPDATE_DATA_BASE_IDX … #define mmRDPCSTX4_RDPCS_TX_CR_ADDR … #define mmRDPCSTX4_RDPCS_TX_CR_ADDR_BASE_IDX … #define mmRDPCSTX4_RDPCS_TX_CR_DATA … #define mmRDPCSTX4_RDPCS_TX_CR_DATA_BASE_IDX … #define mmRDPCSTX4_RDPCS_TX_SRAM_CNTL … #define mmRDPCSTX4_RDPCS_TX_SRAM_CNTL_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_MEM_POWER_CTRL … #define mmRDPCSTX4_RDPCSTX_MEM_POWER_CTRL_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_MEM_POWER_CTRL2 … #define mmRDPCSTX4_RDPCSTX_MEM_POWER_CTRL2_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_SCRATCH … #define mmRDPCSTX4_RDPCSTX_SCRATCH_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG … #define mmRDPCSTX4_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_DEBUG_CONFIG … #define mmRDPCSTX4_RDPCSTX_DEBUG_CONFIG_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL0 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL0_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL1 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL1_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL2 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL2_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL3 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL3_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL4 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL4_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL5 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL5_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL6 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL6_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL7 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL7_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL8 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL8_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL9 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL9_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL10 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL10_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL11 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL11_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL12 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL12_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL13 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL13_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL14 … #define mmRDPCSTX4_RDPCSTX_PHY_CNTL14_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_FUSE0 … #define mmRDPCSTX4_RDPCSTX_PHY_FUSE0_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_FUSE1 … #define mmRDPCSTX4_RDPCSTX_PHY_FUSE1_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_FUSE2 … #define mmRDPCSTX4_RDPCSTX_PHY_FUSE2_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_FUSE3 … #define mmRDPCSTX4_RDPCSTX_PHY_FUSE3_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_PHY_RX_LD_VAL … #define mmRDPCSTX4_RDPCSTX_PHY_RX_LD_VAL_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_DMCU_DPALT_PHY_CNTL3 … #define mmRDPCSTX4_RDPCSTX_DMCU_DPALT_PHY_CNTL3_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_DMCU_DPALT_PHY_CNTL6 … #define mmRDPCSTX4_RDPCSTX_DMCU_DPALT_PHY_CNTL6_BASE_IDX … #define mmRDPCSTX4_RDPCSTX_DPALT_CONTROL_REG … #define mmRDPCSTX4_RDPCSTX_DPALT_CONTROL_REG_BASE_IDX … // addressBlock: dpcssys_dpcssys_cr4_dispdec // base address: 0xd80 #define mmDPCSSYS_CR4_DPCSSYS_CR_ADDR … #define mmDPCSSYS_CR4_DPCSSYS_CR_ADDR_BASE_IDX … #define mmDPCSSYS_CR4_DPCSSYS_CR_DATA … #define mmDPCSSYS_CR4_DPCSSYS_CR_DATA_BASE_IDX … // addressBlock: dpcssys_dpcs0_dpcstx5_dispdec // base address: 0x10e0 #define mmDPCSTX5_DPCSTX_TX_CLOCK_CNTL … #define mmDPCSTX5_DPCSTX_TX_CLOCK_CNTL_BASE_IDX … #define mmDPCSTX5_DPCSTX_TX_CNTL … #define mmDPCSTX5_DPCSTX_TX_CNTL_BASE_IDX … #define mmDPCSTX5_DPCSTX_CBUS_CNTL … #define mmDPCSTX5_DPCSTX_CBUS_CNTL_BASE_IDX … #define mmDPCSTX5_DPCSTX_INTERRUPT_CNTL … #define mmDPCSTX5_DPCSTX_INTERRUPT_CNTL_BASE_IDX … #define mmDPCSTX5_DPCSTX_PLL_UPDATE_ADDR … #define mmDPCSTX5_DPCSTX_PLL_UPDATE_ADDR_BASE_IDX … #define mmDPCSTX5_DPCSTX_PLL_UPDATE_DATA … #define mmDPCSTX5_DPCSTX_PLL_UPDATE_DATA_BASE_IDX … #define mmDPCSTX5_DPCSTX_DEBUG_CONFIG … #define mmDPCSTX5_DPCSTX_DEBUG_CONFIG_BASE_IDX … // addressBlock: dpcssys_dpcs0_rdpcstx5_dispdec // base address: 0x10e0 #define mmRDPCSTX5_RDPCSTX_CNTL … #define mmRDPCSTX5_RDPCSTX_CNTL_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_CLOCK_CNTL … #define mmRDPCSTX5_RDPCSTX_CLOCK_CNTL_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_INTERRUPT_CONTROL … #define mmRDPCSTX5_RDPCSTX_INTERRUPT_CONTROL_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PLL_UPDATE_DATA … #define mmRDPCSTX5_RDPCSTX_PLL_UPDATE_DATA_BASE_IDX … #define mmRDPCSTX5_RDPCS_TX_CR_ADDR … #define mmRDPCSTX5_RDPCS_TX_CR_ADDR_BASE_IDX … #define mmRDPCSTX5_RDPCS_TX_CR_DATA … #define mmRDPCSTX5_RDPCS_TX_CR_DATA_BASE_IDX … #define mmRDPCSTX5_RDPCS_TX_SRAM_CNTL … #define mmRDPCSTX5_RDPCS_TX_SRAM_CNTL_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_MEM_POWER_CTRL … #define mmRDPCSTX5_RDPCSTX_MEM_POWER_CTRL_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_MEM_POWER_CTRL2 … #define mmRDPCSTX5_RDPCSTX_MEM_POWER_CTRL2_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_SCRATCH … #define mmRDPCSTX5_RDPCSTX_SCRATCH_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG … #define mmRDPCSTX5_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_DEBUG_CONFIG … #define mmRDPCSTX5_RDPCSTX_DEBUG_CONFIG_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL0 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL0_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL1 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL1_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL2 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL2_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL3 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL3_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL4 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL4_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL5 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL5_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL6 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL6_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL7 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL7_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL8 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL8_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL9 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL9_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL10 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL10_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL11 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL11_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL12 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL12_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL13 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL13_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL14 … #define mmRDPCSTX5_RDPCSTX_PHY_CNTL14_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_FUSE0 … #define mmRDPCSTX5_RDPCSTX_PHY_FUSE0_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_FUSE1 … #define mmRDPCSTX5_RDPCSTX_PHY_FUSE1_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_FUSE2 … #define mmRDPCSTX5_RDPCSTX_PHY_FUSE2_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_FUSE3 … #define mmRDPCSTX5_RDPCSTX_PHY_FUSE3_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_PHY_RX_LD_VAL … #define mmRDPCSTX5_RDPCSTX_PHY_RX_LD_VAL_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_DMCU_DPALT_PHY_CNTL3 … #define mmRDPCSTX5_RDPCSTX_DMCU_DPALT_PHY_CNTL3_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_DMCU_DPALT_PHY_CNTL6 … #define mmRDPCSTX5_RDPCSTX_DMCU_DPALT_PHY_CNTL6_BASE_IDX … #define mmRDPCSTX5_RDPCSTX_DPALT_CONTROL_REG … #define mmRDPCSTX5_RDPCSTX_DPALT_CONTROL_REG_BASE_IDX … // addressBlock: dpcssys_dpcssys_cr5_dispdec // base address: 0x10e0 #define mmDPCSSYS_CR5_DPCSSYS_CR_ADDR … #define mmDPCSSYS_CR5_DPCSSYS_CR_ADDR_BASE_IDX … #define mmDPCSSYS_CR5_DPCSSYS_CR_DATA … #define mmDPCSSYS_CR5_DPCSSYS_CR_DATA_BASE_IDX … #endif
Codebase Browser
linux