// SPDX-License-Identifier: MIT /* * Copyright (C) 2021 Advanced Micro Devices, Inc. * * Authors: AMD */ #ifndef _dpcs_3_0_3_OFFSET_HEADER #define _dpcs_3_0_3_OFFSET_HEADER // addressBlock: dpcssys_dpcs0_dpcstx0_dispdec // base address: 0x0 #define mmDPCSTX0_DPCSTX_TX_CLOCK_CNTL … #define mmDPCSTX0_DPCSTX_TX_CLOCK_CNTL_BASE_IDX … #define mmDPCSTX0_DPCSTX_TX_CNTL … #define mmDPCSTX0_DPCSTX_TX_CNTL_BASE_IDX … #define mmDPCSTX0_DPCSTX_CBUS_CNTL … #define mmDPCSTX0_DPCSTX_CBUS_CNTL_BASE_IDX … #define mmDPCSTX0_DPCSTX_INTERRUPT_CNTL … #define mmDPCSTX0_DPCSTX_INTERRUPT_CNTL_BASE_IDX … #define mmDPCSTX0_DPCSTX_PLL_UPDATE_ADDR … #define mmDPCSTX0_DPCSTX_PLL_UPDATE_ADDR_BASE_IDX … #define mmDPCSTX0_DPCSTX_PLL_UPDATE_DATA … #define mmDPCSTX0_DPCSTX_PLL_UPDATE_DATA_BASE_IDX … // addressBlock: dpcssys_dpcs0_rdpcstx0_dispdec // base address: 0x0 #define mmRDPCSTX0_RDPCSTX_CNTL … #define mmRDPCSTX0_RDPCSTX_CNTL_BASE_IDX … #define mmRDPCSTX0_RDPCSTX_CLOCK_CNTL … #define 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