/* SPDX-License-Identifier: MIT */ /* * Copyright 2022 Advanced Micro Devices, Inc. * * Permission is hereby granted, free of charge, to any person obtaining a * copy of this software and associated documentation files (the "Software"), * to deal in the Software without restriction, including without limitation * the rights to use, copy, modify, merge, publish, distribute, sublicense, * and/or sell copies of the Software, and to permit persons to whom the * Software is furnished to do so, subject to the following conditions: * * The above copyright notice and this permission notice shall be included in * all copies or substantial portions of the Software. * * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR * OTHER DEALINGS IN THE SOFTWARE. * */ #ifndef _dpcs_3_1_4_OFFSET_HEADER #define _dpcs_3_1_4_OFFSET_HEADER // addressBlock: dpcssys_cr0_rdpcstxcrind // base address: 0x0 #define ixDPCSSYS_CR0_SUP_DIG_IDCODE_LO … #define ixDPCSSYS_CR0_SUP_DIG_IDCODE_HI … #define ixDPCSSYS_CR0_SUP_DIG_REFCLK_OVRD_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_DIV_CLK_OVRD_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_HDMI_CLK_OVRD_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_DIV_CLK_OVRD_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_HDMI_CLK_OVRD_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_OVRD_IN_0 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_OVRD_IN_1 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_OVRD_IN_2 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_SSC_PEAK_1 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_SSC_PEAK_2 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_SSC_STEPSIZE_1 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_SSC_STEPSIZE_2 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_OVRD_IN_3 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_OVRD_IN_4 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_OVRD_IN_5 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_CP_OVRD_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_CP_GS_OVRD_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_OVRD_IN_0 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_OVRD_IN_1 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_OVRD_IN_2 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_SSC_PEAK_1 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_SSC_PEAK_2 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_SSC_STEPSIZE_1 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_SSC_STEPSIZE_2 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_OVRD_IN_3 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_OVRD_IN_4 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_OVRD_IN_5 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_CP_OVRD_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_CP_GS_OVRD_IN … #define ixDPCSSYS_CR0_SUP_DIG_SUP_OVRD_IN … #define ixDPCSSYS_CR0_SUP_DIG_PRESCALER_OVRD_IN … #define ixDPCSSYS_CR0_SUP_DIG_SUP_OVRD_OUT … #define ixDPCSSYS_CR0_SUP_DIG_LVL_OVRD_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_ASIC_IN_0 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_ASIC_IN_1 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_ASIC_IN_2 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_ASIC_IN_3 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_ASIC_IN_4 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_ASIC_IN_5 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_ASIC_IN_6 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_ASIC_IN_0 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_ASIC_IN_1 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_ASIC_IN_2 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_ASIC_IN_3 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_ASIC_IN_4 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_ASIC_IN_5 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_ASIC_IN_6 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_DIV_CLK_ASIC_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_HDMI_CLK_ASIC_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_DIV_CLK_ASIC_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_HDMI_CLK_ASIC_IN … #define ixDPCSSYS_CR0_SUP_DIG_ASIC_IN … #define ixDPCSSYS_CR0_SUP_DIG_LVL_ASIC_IN … #define ixDPCSSYS_CR0_SUP_DIG_BANDGAP_ASIC_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_CP_ASIC_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_CP_GS_ASIC_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_CP_ASIC_IN … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_CP_GS_ASIC_IN … #define ixDPCSSYS_CR0_SUP_ANA_PRESCALER_CTRL … #define ixDPCSSYS_CR0_SUP_ANA_RTUNE_CTRL … #define ixDPCSSYS_CR0_SUP_ANA_BG1 … #define ixDPCSSYS_CR0_SUP_ANA_BG2 … #define ixDPCSSYS_CR0_SUP_ANA_SWITCH_PWR_MEAS … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_OVRD … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_MPLL_PWR_CTL_STAT … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_LOCK … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE_2 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_CAL … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_ANA_DAC_OUT … #define ixDPCSSYS_CR0_SUP_DIG_MPLLA_SSC_GEN_SPREAD_TYPE … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_OVRD … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_MPLL_PWR_CTL_STAT … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_LOCK … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE_2 … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_CAL … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_ANA_DAC_OUT … #define ixDPCSSYS_CR0_SUP_DIG_MPLLB_SSC_GEN_SPREAD_TYPE … #define ixDPCSSYS_CR0_SUP_DIG_CLK_RST_BG_PWRUP_TIME_0 … #define ixDPCSSYS_CR0_SUP_DIG_CLK_RST_BG_PWRUP_TIME_1 … #define ixDPCSSYS_CR0_SUP_DIG_CLK_RST_BG_PWRUP_TIME_2 … #define ixDPCSSYS_CR0_SUP_DIG_CLK_RST_REF_PWRUP_TIME_0 … #define ixDPCSSYS_CR0_SUP_DIG_CLK_RST_REF_VPHUD … #define ixDPCSSYS_CR0_SUP_DIG_RTUNE_CONFIG … #define ixDPCSSYS_CR0_SUP_DIG_RTUNE_STAT … #define ixDPCSSYS_CR0_SUP_DIG_RTUNE_RX_SET_VAL … #define ixDPCSSYS_CR0_SUP_DIG_RTUNE_TXDN_SET_VAL … #define ixDPCSSYS_CR0_SUP_DIG_RTUNE_TXUP_SET_VAL … #define ixDPCSSYS_CR0_SUP_DIG_RTUNE_RX_STAT … #define ixDPCSSYS_CR0_SUP_DIG_RTUNE_TXDN_STAT … #define ixDPCSSYS_CR0_SUP_DIG_RTUNE_TXUP_STAT … #define ixDPCSSYS_CR0_SUP_DIG_RTUNE_CONFIG_CNT0 … #define ixDPCSSYS_CR0_SUP_DIG_RTUNE_CONFIG_CNT1 … #define ixDPCSSYS_CR0_SUP_DIG_RTUNE_TX_CAL_CODE … #define ixDPCSSYS_CR0_SUP_DIG_ANA_MPLLA_OVRD_OUT_0 … #define ixDPCSSYS_CR0_SUP_DIG_ANA_MPLLA_OVRD_OUT_1 … #define ixDPCSSYS_CR0_SUP_DIG_ANA_MPLLA_OVRD_OUT_2 … #define ixDPCSSYS_CR0_SUP_DIG_ANA_MPLLB_OVRD_OUT_0 … #define ixDPCSSYS_CR0_SUP_DIG_ANA_MPLLB_OVRD_OUT_1 … #define ixDPCSSYS_CR0_SUP_DIG_ANA_MPLLB_OVRD_OUT_2 … #define ixDPCSSYS_CR0_SUP_DIG_ANA_RTUNE_OVRD_OUT … #define ixDPCSSYS_CR0_SUP_DIG_ANA_STAT … #define ixDPCSSYS_CR0_SUP_DIG_ANA_BG_OVRD_OUT … #define ixDPCSSYS_CR0_SUP_DIG_ANA_MPLLA_PMIX_OVRD_OUT … #define ixDPCSSYS_CR0_SUP_DIG_ANA_MPLLB_PMIX_OVRD_OUT … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR0_LANE0_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR0_LANE0_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR0_LANE0_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR0_LANE0_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR0_LANE0_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR0_LANE0_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR0_LANE0_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR0_LANE0_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR0_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR0_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR0_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR0_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR0_LANE0_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR0_LANE0_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR0_LANE0_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE0_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE0_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR0_LANE0_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR0_LANE0_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR0_LANE0_ANA_TX_ATB1 … #define ixDPCSSYS_CR0_LANE0_ANA_TX_ATB2 … #define ixDPCSSYS_CR0_LANE0_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR0_LANE0_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR0_LANE0_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR0_LANE0_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR0_LANE0_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR0_LANE0_ANA_TX_MISC1 … #define ixDPCSSYS_CR0_LANE0_ANA_TX_MISC2 … #define ixDPCSSYS_CR0_LANE0_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR0_LANE0_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_OVRD_IN_0 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_OVRD_IN_1 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_OVRD_IN_2 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_OVRD_IN_3 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_OVRD_IN_4 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_OVRD_IN_5 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_OVRD_EQ_IN_0 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_OVRD_EQ_IN_1 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_ASIC_IN_0 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_ASIC_IN_1 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_EQ_ASIC_IN_0 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_EQ_ASIC_IN_1 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_CDR_VCO_ASIC_IN_0 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_CDR_VCO_ASIC_IN_1 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_RX_OVRD_IN_6 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANE1_DIG_ASIC_OCLA … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR0_LANE1_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR0_LANE1_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR0_LANE1_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR0_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P0 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P0S … #define ixDPCSSYS_CR0_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P1 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P2 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_PWRCTL_RX_PWRUP_TIME_1 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_PWRCTL_RX_PWRUP_TIME_2 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_PWRCTL_RX_PWRUP_TIME_3 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_0 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_1 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_1 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_VCOCAL_RX_VCO_STAT_0 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_VCOCAL_RX_VCO_STAT_1 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_VCOCAL_RX_VCO_STAT_2 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_RX_ALIGN_XAUI_COMM_MASK … #define ixDPCSSYS_CR0_LANE1_DIG_RX_LBERT_CTL … #define ixDPCSSYS_CR0_LANE1_DIG_RX_LBERT_ERR … #define ixDPCSSYS_CR0_LANE1_DIG_RX_CDR_CDR_CTL_0 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_CDR_CDR_CTL_1 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_CDR_CDR_CTL_2 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_CDR_CDR_CTL_3 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_CDR_CDR_CTL_4 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_CDR_STAT … #define ixDPCSSYS_CR0_LANE1_DIG_RX_DPLL_FREQ … #define ixDPCSSYS_CR0_LANE1_DIG_RX_DPLL_FREQ_BOUND_0 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_DPLL_FREQ_BOUND_1 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_0 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_1 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_2 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_3 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_4 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_5 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_6 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_7 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_8 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_9 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_RST_ADPT_CFG … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ATT_STATUS … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_VGA_STATUS … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_CTLE_STATUS … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_DFE_TAP1_STATUS … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_DFE_TAP2_STATUS … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ADPT_RESET … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_DAC_CTRL_SEL_2 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_DAC_CTRL_SEL_3 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_CR_BANK_ADDR … #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_CR_BANK_DATA … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR0_LANE1_DIG_MPHY_RX_PWM_CTL … #define ixDPCSSYS_CR0_LANE1_DIG_MPHY_RX_TERM_LS_CTL … #define ixDPCSSYS_CR0_LANE1_DIG_MPHY_RX_ANA_PWM_CLK_STABLE_CNT … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_CTL_OVRD_OUT … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_PWR_OVRD_OUT … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_VCO_OVRD_OUT_0 … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_VCO_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_VCO_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_CAL … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_DAC_CTRL … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_DAC_CTRL_OVRD … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_DAC_CTRL_SEL … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_AFE_ATT_VGA … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_AFE_CTLE … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_SCOPE … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_SLICER_CTRL … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_ANA_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_ANA_IQ_SENSE_EN … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_ANA_CAL_DAC_CTRL_EN … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_ANA_SIGNALS_CHANGES_ENABLE … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_ANA_PHASE_ADJUST_CLK … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_STATUS_1 … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_MPHY_OVRD_OUT … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_SIGDET_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_SIGDET_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE1_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR0_LANE1_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR0_LANE1_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR0_LANE1_ANA_TX_ATB1 … #define ixDPCSSYS_CR0_LANE1_ANA_TX_ATB2 … #define ixDPCSSYS_CR0_LANE1_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR0_LANE1_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR0_LANE1_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR0_LANE1_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR0_LANE1_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR0_LANE1_ANA_TX_MISC1 … #define ixDPCSSYS_CR0_LANE1_ANA_TX_MISC2 … #define ixDPCSSYS_CR0_LANE1_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR0_LANE1_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR0_LANE1_ANA_RX_CLK_1 … #define ixDPCSSYS_CR0_LANE1_ANA_RX_CLK_2 … #define ixDPCSSYS_CR0_LANE1_ANA_RX_CDR_DES … #define ixDPCSSYS_CR0_LANE1_ANA_RX_SLC_CTRL … #define ixDPCSSYS_CR0_LANE1_ANA_RX_PWR_CTRL1 … #define ixDPCSSYS_CR0_LANE1_ANA_RX_PWR_CTRL2 … #define ixDPCSSYS_CR0_LANE1_ANA_RX_SQ … #define ixDPCSSYS_CR0_LANE1_ANA_RX_CAL1 … #define ixDPCSSYS_CR0_LANE1_ANA_RX_CAL2 … #define ixDPCSSYS_CR0_LANE1_ANA_RX_ATB_REGREF … #define ixDPCSSYS_CR0_LANE1_ANA_RX_ATB_MEAS1 … #define ixDPCSSYS_CR0_LANE1_ANA_RX_ATB_MEAS2 … #define ixDPCSSYS_CR0_LANE1_ANA_RX_ATB_MEAS3 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_IN_0 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_IN_1 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_IN_2 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_IN_3 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_IN_4 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_IN_5 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_EQ_IN_0 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_EQ_IN_1 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_ASIC_IN_0 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_ASIC_IN_1 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_EQ_ASIC_IN_0 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_EQ_ASIC_IN_1 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_CDR_VCO_ASIC_IN_0 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_CDR_VCO_ASIC_IN_1 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_IN_6 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_OCLA … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR0_LANE2_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR0_LANE2_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR0_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P0 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P0S … #define ixDPCSSYS_CR0_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P1 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P2 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_1 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_2 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_3 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_0 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_1 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_1 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_0 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_1 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_2 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_RX_ALIGN_XAUI_COMM_MASK … #define ixDPCSSYS_CR0_LANE2_DIG_RX_LBERT_CTL … #define ixDPCSSYS_CR0_LANE2_DIG_RX_LBERT_ERR … #define ixDPCSSYS_CR0_LANE2_DIG_RX_CDR_CDR_CTL_0 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_CDR_CDR_CTL_1 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_CDR_CDR_CTL_2 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_CDR_CDR_CTL_3 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_CDR_CDR_CTL_4 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_CDR_STAT … #define ixDPCSSYS_CR0_LANE2_DIG_RX_DPLL_FREQ … #define ixDPCSSYS_CR0_LANE2_DIG_RX_DPLL_FREQ_BOUND_0 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_DPLL_FREQ_BOUND_1 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_0 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_1 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_2 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_3 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_4 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_5 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_6 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_7 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_8 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_9 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_RST_ADPT_CFG … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ATT_STATUS … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_VGA_STATUS … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_CTLE_STATUS … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DFE_TAP1_STATUS … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DFE_TAP2_STATUS … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_RESET … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_2 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_3 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_CR_BANK_ADDR … #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_CR_BANK_DATA … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR0_LANE2_DIG_MPHY_RX_PWM_CTL … #define ixDPCSSYS_CR0_LANE2_DIG_MPHY_RX_TERM_LS_CTL … #define ixDPCSSYS_CR0_LANE2_DIG_MPHY_RX_ANA_PWM_CLK_STABLE_CNT … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_CTL_OVRD_OUT … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_PWR_OVRD_OUT … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_VCO_OVRD_OUT_0 … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_VCO_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_VCO_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_CAL … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_DAC_CTRL … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_DAC_CTRL_OVRD … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_DAC_CTRL_SEL … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_AFE_ATT_VGA … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_AFE_CTLE … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_SCOPE … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_SLICER_CTRL … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_ANA_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_ANA_IQ_SENSE_EN … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_ANA_CAL_DAC_CTRL_EN … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_ANA_SIGNALS_CHANGES_ENABLE … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_ANA_PHASE_ADJUST_CLK … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_STATUS_1 … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_RX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_MPHY_OVRD_OUT … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_SIGDET_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_SIGDET_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE2_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE2_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR0_LANE2_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR0_LANE2_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR0_LANE2_ANA_TX_ATB1 … #define ixDPCSSYS_CR0_LANE2_ANA_TX_ATB2 … #define ixDPCSSYS_CR0_LANE2_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR0_LANE2_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR0_LANE2_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR0_LANE2_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR0_LANE2_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR0_LANE2_ANA_TX_MISC1 … #define ixDPCSSYS_CR0_LANE2_ANA_TX_MISC2 … #define ixDPCSSYS_CR0_LANE2_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR0_LANE2_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR0_LANE2_ANA_RX_CLK_1 … #define ixDPCSSYS_CR0_LANE2_ANA_RX_CLK_2 … #define ixDPCSSYS_CR0_LANE2_ANA_RX_CDR_DES … #define ixDPCSSYS_CR0_LANE2_ANA_RX_SLC_CTRL … #define ixDPCSSYS_CR0_LANE2_ANA_RX_PWR_CTRL1 … #define ixDPCSSYS_CR0_LANE2_ANA_RX_PWR_CTRL2 … #define ixDPCSSYS_CR0_LANE2_ANA_RX_SQ … #define ixDPCSSYS_CR0_LANE2_ANA_RX_CAL1 … #define ixDPCSSYS_CR0_LANE2_ANA_RX_CAL2 … #define ixDPCSSYS_CR0_LANE2_ANA_RX_ATB_REGREF … #define ixDPCSSYS_CR0_LANE2_ANA_RX_ATB_MEAS1 … #define ixDPCSSYS_CR0_LANE2_ANA_RX_ATB_MEAS2 … #define ixDPCSSYS_CR0_LANE2_ANA_RX_ATB_MEAS3 … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR0_LANE3_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR0_LANE3_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR0_LANE3_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR0_LANE3_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR0_LANE3_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR0_LANE3_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR0_LANE3_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR0_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR0_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR0_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR0_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR0_LANE3_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR0_LANE3_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR0_LANE3_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE3_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANE3_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR0_LANE3_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR0_LANE3_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR0_LANE3_ANA_TX_ATB1 … #define ixDPCSSYS_CR0_LANE3_ANA_TX_ATB2 … #define ixDPCSSYS_CR0_LANE3_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR0_LANE3_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR0_LANE3_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR0_LANE3_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR0_LANE3_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR0_LANE3_ANA_TX_MISC1 … #define ixDPCSSYS_CR0_LANE3_ANA_TX_MISC2 … #define ixDPCSSYS_CR0_LANE3_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR0_LANE3_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR0_RAWCMN_DIG_CMN_CTL … #define ixDPCSSYS_CR0_RAWCMN_DIG_MPLLA_OVRD_IN … #define ixDPCSSYS_CR0_RAWCMN_DIG_MPLLA_BW_OVRD_IN … #define ixDPCSSYS_CR0_RAWCMN_DIG_MPLLA_SSC_CTL_OVRD_IN_0 … #define ixDPCSSYS_CR0_RAWCMN_DIG_MPLLB_OVRD_IN … #define ixDPCSSYS_CR0_RAWCMN_DIG_MPLLB_BW_OVRD_IN … #define ixDPCSSYS_CR0_RAWCMN_DIG_MPLLB_SSC_CTL_OVRD_IN_0 … #define ixDPCSSYS_CR0_RAWCMN_DIG_LANE_FSM_OP_XTND … #define ixDPCSSYS_CR0_RAWCMN_DIG_MPLLA_SSC_CTL_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWCMN_DIG_MPLLB_SSC_CTL_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWCMN_DIG_CMN_CTL_1 … #define ixDPCSSYS_CR0_RAWCMN_DIG_MPLL_STATE_CTL … #define ixDPCSSYS_CR0_RAWCMN_DIG_TX_CAL_CODE … #define ixDPCSSYS_CR0_RAWCMN_DIG_SRAM_INIT_DONE … #define ixDPCSSYS_CR0_RAWCMN_DIG_OCLA … #define ixDPCSSYS_CR0_RAWCMN_DIG_SUP_ANA_OVRD … #define ixDPCSSYS_CR0_RAWCMN_DIG_PCS_RAW_ID_CODE … #define ixDPCSSYS_CR0_RAWCMN_DIG_FW_ID_CODE_1 … #define ixDPCSSYS_CR0_RAWCMN_DIG_FW_ID_CODE_2 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_0 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_0 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_0 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_1 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_1 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_1 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_2 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_2 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_2 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_3 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_3 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_3 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_4 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_4 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_4 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_5 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_5 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_5 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_6 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_6 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_6 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_7 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_7 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_7 … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_SRAM_BL_CFG … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_PG_OVRD_IN … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_PG_OVRD_OUT … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_SUP_OVRD_IN … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_VREF_STATS … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RES_OVRD_IN … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RES_ASIC_IN_OUT … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_REF_RANGE_OVRD … #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_MISC_CONF_IN_1 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_OCLA … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR0_RAWLANE0_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE0_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANE0_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR0_RAWLANE0_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR0_RAWLANE0_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR0_RAWLANE0_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANE0_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANE0_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_RAWLANE0_DIG_PCS_XF_TX_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_OCLA … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR0_RAWLANE1_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE1_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANE1_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR0_RAWLANE1_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR0_RAWLANE1_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR0_RAWLANE1_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANE1_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANE1_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_RAWLANE1_DIG_PCS_XF_TX_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_OCLA … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR0_RAWLANE2_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE2_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANE2_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR0_RAWLANE2_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR0_RAWLANE2_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR0_RAWLANE2_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANE2_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANE2_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_TX_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_OCLA … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANE3_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANE3_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR0_RAWLANE3_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR0_RAWLANE3_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR0_RAWLANE3_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANE3_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANE3_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_TX_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_FAST_FLAGS … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_STATS … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_FAST_FLAGS … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_STATS … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_FAST_FLAGS … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_STATS … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_FAST_FLAGS … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_STATS … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_FAST_FLAGS … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_STATS … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR0_SUPX_DIG_IDCODE_LO … #define ixDPCSSYS_CR0_SUPX_DIG_IDCODE_HI … #define ixDPCSSYS_CR0_SUPX_DIG_REFCLK_OVRD_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_DIV_CLK_OVRD_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_HDMI_CLK_OVRD_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_DIV_CLK_OVRD_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_HDMI_CLK_OVRD_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_OVRD_IN_0 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_OVRD_IN_1 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_OVRD_IN_2 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_SSC_PEAK_1 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_SSC_PEAK_2 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_SSC_STEPSIZE_1 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_SSC_STEPSIZE_2 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_OVRD_IN_3 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_OVRD_IN_4 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_OVRD_IN_5 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_CP_OVRD_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_CP_GS_OVRD_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_OVRD_IN_0 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_OVRD_IN_1 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_OVRD_IN_2 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_SSC_PEAK_1 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_SSC_PEAK_2 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_SSC_STEPSIZE_1 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_SSC_STEPSIZE_2 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_OVRD_IN_3 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_OVRD_IN_4 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_OVRD_IN_5 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_CP_OVRD_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_CP_GS_OVRD_IN … #define ixDPCSSYS_CR0_SUPX_DIG_SUP_OVRD_IN … #define ixDPCSSYS_CR0_SUPX_DIG_PRESCALER_OVRD_IN … #define ixDPCSSYS_CR0_SUPX_DIG_SUP_OVRD_OUT … #define ixDPCSSYS_CR0_SUPX_DIG_LVL_OVRD_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_ASIC_IN_0 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_ASIC_IN_1 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_ASIC_IN_2 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_ASIC_IN_3 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_ASIC_IN_4 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_ASIC_IN_5 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_ASIC_IN_6 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_ASIC_IN_0 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_ASIC_IN_1 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_ASIC_IN_2 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_ASIC_IN_3 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_ASIC_IN_4 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_ASIC_IN_5 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_ASIC_IN_6 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_DIV_CLK_ASIC_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_HDMI_CLK_ASIC_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_DIV_CLK_ASIC_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_HDMI_CLK_ASIC_IN … #define ixDPCSSYS_CR0_SUPX_DIG_ASIC_IN … #define ixDPCSSYS_CR0_SUPX_DIG_LVL_ASIC_IN … #define ixDPCSSYS_CR0_SUPX_DIG_BANDGAP_ASIC_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_CP_ASIC_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_CP_GS_ASIC_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_CP_ASIC_IN … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_CP_GS_ASIC_IN … #define ixDPCSSYS_CR0_SUPX_ANA_PRESCALER_CTRL … #define ixDPCSSYS_CR0_SUPX_ANA_RTUNE_CTRL … #define ixDPCSSYS_CR0_SUPX_ANA_BG1 … #define ixDPCSSYS_CR0_SUPX_ANA_BG2 … #define ixDPCSSYS_CR0_SUPX_ANA_SWITCH_PWR_MEAS … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_OVRD … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_STAT … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_LOCK … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE_2 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_CAL … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_ANA_DAC_OUT … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_SSC_GEN_SPREAD_TYPE … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_OVRD … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_MPLL_PWR_CTL_STAT … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_LOCK … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE_2 … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_CAL … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_ANA_DAC_OUT … #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_SSC_GEN_SPREAD_TYPE … #define ixDPCSSYS_CR0_SUPX_DIG_CLK_RST_BG_PWRUP_TIME_0 … #define ixDPCSSYS_CR0_SUPX_DIG_CLK_RST_BG_PWRUP_TIME_1 … #define ixDPCSSYS_CR0_SUPX_DIG_CLK_RST_BG_PWRUP_TIME_2 … #define ixDPCSSYS_CR0_SUPX_DIG_CLK_RST_REF_PWRUP_TIME_0 … #define ixDPCSSYS_CR0_SUPX_DIG_CLK_RST_REF_VPHUD … #define ixDPCSSYS_CR0_SUPX_DIG_RTUNE_CONFIG … #define ixDPCSSYS_CR0_SUPX_DIG_RTUNE_STAT … #define ixDPCSSYS_CR0_SUPX_DIG_RTUNE_RX_SET_VAL … #define ixDPCSSYS_CR0_SUPX_DIG_RTUNE_TXDN_SET_VAL … #define ixDPCSSYS_CR0_SUPX_DIG_RTUNE_TXUP_SET_VAL … #define ixDPCSSYS_CR0_SUPX_DIG_RTUNE_RX_STAT … #define ixDPCSSYS_CR0_SUPX_DIG_RTUNE_TXDN_STAT … #define ixDPCSSYS_CR0_SUPX_DIG_RTUNE_TXUP_STAT … #define ixDPCSSYS_CR0_SUPX_DIG_RTUNE_CONFIG_CNT0 … #define ixDPCSSYS_CR0_SUPX_DIG_RTUNE_CONFIG_CNT1 … #define ixDPCSSYS_CR0_SUPX_DIG_RTUNE_TX_CAL_CODE … #define ixDPCSSYS_CR0_SUPX_DIG_ANA_MPLLA_OVRD_OUT_0 … #define ixDPCSSYS_CR0_SUPX_DIG_ANA_MPLLA_OVRD_OUT_1 … #define ixDPCSSYS_CR0_SUPX_DIG_ANA_MPLLA_OVRD_OUT_2 … #define ixDPCSSYS_CR0_SUPX_DIG_ANA_MPLLB_OVRD_OUT_0 … #define ixDPCSSYS_CR0_SUPX_DIG_ANA_MPLLB_OVRD_OUT_1 … #define ixDPCSSYS_CR0_SUPX_DIG_ANA_MPLLB_OVRD_OUT_2 … #define ixDPCSSYS_CR0_SUPX_DIG_ANA_RTUNE_OVRD_OUT … #define ixDPCSSYS_CR0_SUPX_DIG_ANA_STAT … #define ixDPCSSYS_CR0_SUPX_DIG_ANA_BG_OVRD_OUT … #define ixDPCSSYS_CR0_SUPX_DIG_ANA_MPLLA_PMIX_OVRD_OUT … #define ixDPCSSYS_CR0_SUPX_DIG_ANA_MPLLB_PMIX_OVRD_OUT … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_OVRD_IN_0 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_OVRD_IN_1 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_OVRD_IN_2 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_OVRD_IN_3 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_OVRD_IN_4 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_OVRD_IN_5 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_OVRD_EQ_IN_0 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_OVRD_EQ_IN_1 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_ASIC_IN_0 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_ASIC_IN_1 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_EQ_ASIC_IN_0 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_EQ_ASIC_IN_1 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_CDR_VCO_ASIC_IN_0 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_CDR_VCO_ASIC_IN_1 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_RX_OVRD_IN_6 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANEX_DIG_ASIC_OCLA … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR0_LANEX_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR0_LANEX_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR0_LANEX_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR0_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P0 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P0S … #define ixDPCSSYS_CR0_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P1 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P2 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_PWRCTL_RX_PWRUP_TIME_1 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_PWRCTL_RX_PWRUP_TIME_2 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_PWRCTL_RX_PWRUP_TIME_3 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_0 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_1 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_1 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_VCOCAL_RX_VCO_STAT_0 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_VCOCAL_RX_VCO_STAT_1 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_VCOCAL_RX_VCO_STAT_2 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_RX_ALIGN_XAUI_COMM_MASK … #define ixDPCSSYS_CR0_LANEX_DIG_RX_LBERT_CTL … #define ixDPCSSYS_CR0_LANEX_DIG_RX_LBERT_ERR … #define ixDPCSSYS_CR0_LANEX_DIG_RX_CDR_CDR_CTL_0 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_CDR_CDR_CTL_1 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_CDR_CDR_CTL_2 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_CDR_CDR_CTL_3 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_CDR_CDR_CTL_4 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_CDR_STAT … #define ixDPCSSYS_CR0_LANEX_DIG_RX_DPLL_FREQ … #define ixDPCSSYS_CR0_LANEX_DIG_RX_DPLL_FREQ_BOUND_0 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_DPLL_FREQ_BOUND_1 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_0 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_1 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_2 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_3 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_4 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_5 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_6 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_7 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_8 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_9 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_RST_ADPT_CFG … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ATT_STATUS … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_VGA_STATUS … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_CTLE_STATUS … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DFE_TAP1_STATUS … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DFE_TAP2_STATUS … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ADPT_RESET … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_2 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_3 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_CR_BANK_ADDR … #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_CR_BANK_DATA … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR0_LANEX_DIG_MPHY_RX_PWM_CTL … #define ixDPCSSYS_CR0_LANEX_DIG_MPHY_RX_TERM_LS_CTL … #define ixDPCSSYS_CR0_LANEX_DIG_MPHY_RX_ANA_PWM_CLK_STABLE_CNT … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_CTL_OVRD_OUT … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_PWR_OVRD_OUT … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_VCO_OVRD_OUT_0 … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_VCO_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_VCO_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_CAL … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_DAC_CTRL … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_DAC_CTRL_OVRD … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_DAC_CTRL_SEL … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_AFE_ATT_VGA … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_AFE_CTLE … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_SCOPE … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_SLICER_CTRL … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_ANA_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_ANA_IQ_SENSE_EN … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_ANA_CAL_DAC_CTRL_EN … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_ANA_SIGNALS_CHANGES_ENABLE … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_ANA_PHASE_ADJUST_CLK … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_STATUS_1 … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_MPHY_OVRD_OUT … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_SIGDET_OVRD_OUT_1 … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_SIGDET_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_LANEX_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR0_LANEX_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR0_LANEX_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR0_LANEX_ANA_TX_ATB1 … #define ixDPCSSYS_CR0_LANEX_ANA_TX_ATB2 … #define ixDPCSSYS_CR0_LANEX_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR0_LANEX_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR0_LANEX_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR0_LANEX_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR0_LANEX_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR0_LANEX_ANA_TX_MISC1 … #define ixDPCSSYS_CR0_LANEX_ANA_TX_MISC2 … #define ixDPCSSYS_CR0_LANEX_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR0_LANEX_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR0_LANEX_ANA_RX_CLK_1 … #define ixDPCSSYS_CR0_LANEX_ANA_RX_CLK_2 … #define ixDPCSSYS_CR0_LANEX_ANA_RX_CDR_DES … #define ixDPCSSYS_CR0_LANEX_ANA_RX_SLC_CTRL … #define ixDPCSSYS_CR0_LANEX_ANA_RX_PWR_CTRL1 … #define ixDPCSSYS_CR0_LANEX_ANA_RX_PWR_CTRL2 … #define ixDPCSSYS_CR0_LANEX_ANA_RX_SQ … #define ixDPCSSYS_CR0_LANEX_ANA_RX_CAL1 … #define ixDPCSSYS_CR0_LANEX_ANA_RX_CAL2 … #define ixDPCSSYS_CR0_LANEX_ANA_RX_ATB_REGREF … #define ixDPCSSYS_CR0_LANEX_ANA_RX_ATB_MEAS1 … #define ixDPCSSYS_CR0_LANEX_ANA_RX_ATB_MEAS2 … #define ixDPCSSYS_CR0_LANEX_ANA_RX_ATB_MEAS3 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_OCLA … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR0_RAWLANEX_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANEX_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR0_RAWLANEX_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR0_RAWLANEX_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR0_RAWLANEX_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANEX_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR0_RAWLANEX_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TX_OVRD_IN_2 … // addressBlock: dpcssys_cr1_rdpcstxcrind // base address: 0x0 #define ixDPCSSYS_CR1_SUP_DIG_IDCODE_LO … #define ixDPCSSYS_CR1_SUP_DIG_IDCODE_HI … #define ixDPCSSYS_CR1_SUP_DIG_REFCLK_OVRD_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_DIV_CLK_OVRD_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_HDMI_CLK_OVRD_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_DIV_CLK_OVRD_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_HDMI_CLK_OVRD_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_OVRD_IN_0 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_OVRD_IN_1 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_OVRD_IN_2 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_SSC_PEAK_1 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_SSC_PEAK_2 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_SSC_STEPSIZE_1 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_SSC_STEPSIZE_2 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_OVRD_IN_3 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_OVRD_IN_4 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_OVRD_IN_5 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_CP_OVRD_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_CP_GS_OVRD_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_OVRD_IN_0 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_OVRD_IN_1 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_OVRD_IN_2 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_SSC_PEAK_1 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_SSC_PEAK_2 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_SSC_STEPSIZE_1 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_SSC_STEPSIZE_2 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_OVRD_IN_3 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_OVRD_IN_4 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_OVRD_IN_5 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_CP_OVRD_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_CP_GS_OVRD_IN … #define ixDPCSSYS_CR1_SUP_DIG_SUP_OVRD_IN … #define ixDPCSSYS_CR1_SUP_DIG_PRESCALER_OVRD_IN … #define ixDPCSSYS_CR1_SUP_DIG_SUP_OVRD_OUT … #define ixDPCSSYS_CR1_SUP_DIG_LVL_OVRD_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_ASIC_IN_0 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_ASIC_IN_1 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_ASIC_IN_2 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_ASIC_IN_3 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_ASIC_IN_4 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_ASIC_IN_5 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_ASIC_IN_6 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_ASIC_IN_0 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_ASIC_IN_1 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_ASIC_IN_2 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_ASIC_IN_3 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_ASIC_IN_4 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_ASIC_IN_5 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_ASIC_IN_6 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_DIV_CLK_ASIC_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_HDMI_CLK_ASIC_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_DIV_CLK_ASIC_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_HDMI_CLK_ASIC_IN … #define ixDPCSSYS_CR1_SUP_DIG_ASIC_IN … #define ixDPCSSYS_CR1_SUP_DIG_LVL_ASIC_IN … #define ixDPCSSYS_CR1_SUP_DIG_BANDGAP_ASIC_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_CP_ASIC_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_CP_GS_ASIC_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_CP_ASIC_IN … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_CP_GS_ASIC_IN … #define ixDPCSSYS_CR1_SUP_ANA_PRESCALER_CTRL … #define ixDPCSSYS_CR1_SUP_ANA_RTUNE_CTRL … #define ixDPCSSYS_CR1_SUP_ANA_BG1 … #define ixDPCSSYS_CR1_SUP_ANA_BG2 … #define ixDPCSSYS_CR1_SUP_ANA_SWITCH_PWR_MEAS … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_OVRD … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_MPLL_PWR_CTL_STAT … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_LOCK … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE_2 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_CAL … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_ANA_DAC_OUT … #define ixDPCSSYS_CR1_SUP_DIG_MPLLA_SSC_GEN_SPREAD_TYPE … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_OVRD … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_MPLL_PWR_CTL_STAT … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_LOCK … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE_2 … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_CAL … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_ANA_DAC_OUT … #define ixDPCSSYS_CR1_SUP_DIG_MPLLB_SSC_GEN_SPREAD_TYPE … #define ixDPCSSYS_CR1_SUP_DIG_CLK_RST_BG_PWRUP_TIME_0 … #define ixDPCSSYS_CR1_SUP_DIG_CLK_RST_BG_PWRUP_TIME_1 … #define ixDPCSSYS_CR1_SUP_DIG_CLK_RST_BG_PWRUP_TIME_2 … #define ixDPCSSYS_CR1_SUP_DIG_CLK_RST_REF_PWRUP_TIME_0 … #define ixDPCSSYS_CR1_SUP_DIG_CLK_RST_REF_VPHUD … #define ixDPCSSYS_CR1_SUP_DIG_RTUNE_CONFIG … #define ixDPCSSYS_CR1_SUP_DIG_RTUNE_STAT … #define ixDPCSSYS_CR1_SUP_DIG_RTUNE_RX_SET_VAL … #define ixDPCSSYS_CR1_SUP_DIG_RTUNE_TXDN_SET_VAL … #define ixDPCSSYS_CR1_SUP_DIG_RTUNE_TXUP_SET_VAL … #define ixDPCSSYS_CR1_SUP_DIG_RTUNE_RX_STAT … #define ixDPCSSYS_CR1_SUP_DIG_RTUNE_TXDN_STAT … #define ixDPCSSYS_CR1_SUP_DIG_RTUNE_TXUP_STAT … #define ixDPCSSYS_CR1_SUP_DIG_RTUNE_CONFIG_CNT0 … #define ixDPCSSYS_CR1_SUP_DIG_RTUNE_CONFIG_CNT1 … #define ixDPCSSYS_CR1_SUP_DIG_RTUNE_TX_CAL_CODE … #define ixDPCSSYS_CR1_SUP_DIG_ANA_MPLLA_OVRD_OUT_0 … #define ixDPCSSYS_CR1_SUP_DIG_ANA_MPLLA_OVRD_OUT_1 … #define ixDPCSSYS_CR1_SUP_DIG_ANA_MPLLA_OVRD_OUT_2 … #define ixDPCSSYS_CR1_SUP_DIG_ANA_MPLLB_OVRD_OUT_0 … #define ixDPCSSYS_CR1_SUP_DIG_ANA_MPLLB_OVRD_OUT_1 … #define ixDPCSSYS_CR1_SUP_DIG_ANA_MPLLB_OVRD_OUT_2 … #define ixDPCSSYS_CR1_SUP_DIG_ANA_RTUNE_OVRD_OUT … #define ixDPCSSYS_CR1_SUP_DIG_ANA_STAT … #define ixDPCSSYS_CR1_SUP_DIG_ANA_BG_OVRD_OUT … #define ixDPCSSYS_CR1_SUP_DIG_ANA_MPLLA_PMIX_OVRD_OUT … #define ixDPCSSYS_CR1_SUP_DIG_ANA_MPLLB_PMIX_OVRD_OUT … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR1_LANE0_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR1_LANE0_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR1_LANE0_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR1_LANE0_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR1_LANE0_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR1_LANE0_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR1_LANE0_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR1_LANE0_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR1_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR1_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR1_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR1_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR1_LANE0_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR1_LANE0_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR1_LANE0_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE0_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE0_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR1_LANE0_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR1_LANE0_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR1_LANE0_ANA_TX_ATB1 … #define ixDPCSSYS_CR1_LANE0_ANA_TX_ATB2 … #define ixDPCSSYS_CR1_LANE0_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR1_LANE0_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR1_LANE0_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR1_LANE0_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR1_LANE0_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR1_LANE0_ANA_TX_MISC1 … #define ixDPCSSYS_CR1_LANE0_ANA_TX_MISC2 … #define ixDPCSSYS_CR1_LANE0_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR1_LANE0_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_OVRD_IN_0 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_OVRD_IN_1 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_OVRD_IN_2 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_OVRD_IN_3 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_OVRD_IN_4 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_OVRD_IN_5 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_OVRD_EQ_IN_0 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_OVRD_EQ_IN_1 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_ASIC_IN_0 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_ASIC_IN_1 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_EQ_ASIC_IN_0 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_EQ_ASIC_IN_1 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_CDR_VCO_ASIC_IN_0 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_CDR_VCO_ASIC_IN_1 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_RX_OVRD_IN_6 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANE1_DIG_ASIC_OCLA … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR1_LANE1_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR1_LANE1_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR1_LANE1_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR1_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P0 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P0S … #define ixDPCSSYS_CR1_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P1 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P2 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_PWRCTL_RX_PWRUP_TIME_1 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_PWRCTL_RX_PWRUP_TIME_2 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_PWRCTL_RX_PWRUP_TIME_3 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_0 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_1 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_1 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_VCOCAL_RX_VCO_STAT_0 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_VCOCAL_RX_VCO_STAT_1 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_VCOCAL_RX_VCO_STAT_2 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_RX_ALIGN_XAUI_COMM_MASK … #define ixDPCSSYS_CR1_LANE1_DIG_RX_LBERT_CTL … #define ixDPCSSYS_CR1_LANE1_DIG_RX_LBERT_ERR … #define ixDPCSSYS_CR1_LANE1_DIG_RX_CDR_CDR_CTL_0 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_CDR_CDR_CTL_1 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_CDR_CDR_CTL_2 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_CDR_CDR_CTL_3 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_CDR_CDR_CTL_4 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_CDR_STAT … #define ixDPCSSYS_CR1_LANE1_DIG_RX_DPLL_FREQ … #define ixDPCSSYS_CR1_LANE1_DIG_RX_DPLL_FREQ_BOUND_0 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_DPLL_FREQ_BOUND_1 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_0 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_1 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_2 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_3 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_4 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_5 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_6 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_7 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_8 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_9 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_RST_ADPT_CFG … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ATT_STATUS … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_VGA_STATUS … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_CTLE_STATUS … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_DFE_TAP1_STATUS … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_DFE_TAP2_STATUS … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ADPT_RESET … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_DAC_CTRL_SEL_2 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_DAC_CTRL_SEL_3 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_CR_BANK_ADDR … #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_CR_BANK_DATA … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR1_LANE1_DIG_MPHY_RX_PWM_CTL … #define ixDPCSSYS_CR1_LANE1_DIG_MPHY_RX_TERM_LS_CTL … #define ixDPCSSYS_CR1_LANE1_DIG_MPHY_RX_ANA_PWM_CLK_STABLE_CNT … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_CTL_OVRD_OUT … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_PWR_OVRD_OUT … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_VCO_OVRD_OUT_0 … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_VCO_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_VCO_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_CAL … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_DAC_CTRL … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_DAC_CTRL_OVRD … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_DAC_CTRL_SEL … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_AFE_ATT_VGA … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_AFE_CTLE … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_SCOPE … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_SLICER_CTRL … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_ANA_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_ANA_IQ_SENSE_EN … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_ANA_CAL_DAC_CTRL_EN … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_ANA_SIGNALS_CHANGES_ENABLE … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_ANA_PHASE_ADJUST_CLK … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_STATUS_1 … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_MPHY_OVRD_OUT … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_SIGDET_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_SIGDET_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE1_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR1_LANE1_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR1_LANE1_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR1_LANE1_ANA_TX_ATB1 … #define ixDPCSSYS_CR1_LANE1_ANA_TX_ATB2 … #define ixDPCSSYS_CR1_LANE1_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR1_LANE1_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR1_LANE1_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR1_LANE1_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR1_LANE1_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR1_LANE1_ANA_TX_MISC1 … #define ixDPCSSYS_CR1_LANE1_ANA_TX_MISC2 … #define ixDPCSSYS_CR1_LANE1_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR1_LANE1_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR1_LANE1_ANA_RX_CLK_1 … #define ixDPCSSYS_CR1_LANE1_ANA_RX_CLK_2 … #define ixDPCSSYS_CR1_LANE1_ANA_RX_CDR_DES … #define ixDPCSSYS_CR1_LANE1_ANA_RX_SLC_CTRL … #define ixDPCSSYS_CR1_LANE1_ANA_RX_PWR_CTRL1 … #define ixDPCSSYS_CR1_LANE1_ANA_RX_PWR_CTRL2 … #define ixDPCSSYS_CR1_LANE1_ANA_RX_SQ … #define ixDPCSSYS_CR1_LANE1_ANA_RX_CAL1 … #define ixDPCSSYS_CR1_LANE1_ANA_RX_CAL2 … #define ixDPCSSYS_CR1_LANE1_ANA_RX_ATB_REGREF … #define ixDPCSSYS_CR1_LANE1_ANA_RX_ATB_MEAS1 … #define ixDPCSSYS_CR1_LANE1_ANA_RX_ATB_MEAS2 … #define ixDPCSSYS_CR1_LANE1_ANA_RX_ATB_MEAS3 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_IN_0 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_IN_1 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_IN_2 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_IN_3 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_IN_4 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_IN_5 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_EQ_IN_0 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_EQ_IN_1 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_ASIC_IN_0 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_ASIC_IN_1 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_EQ_ASIC_IN_0 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_EQ_ASIC_IN_1 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_CDR_VCO_ASIC_IN_0 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_CDR_VCO_ASIC_IN_1 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_IN_6 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_OCLA … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR1_LANE2_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR1_LANE2_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR1_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P0 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P0S … #define ixDPCSSYS_CR1_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P1 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P2 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_1 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_2 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_3 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_0 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_1 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_1 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_0 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_1 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_2 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_RX_ALIGN_XAUI_COMM_MASK … #define ixDPCSSYS_CR1_LANE2_DIG_RX_LBERT_CTL … #define ixDPCSSYS_CR1_LANE2_DIG_RX_LBERT_ERR … #define ixDPCSSYS_CR1_LANE2_DIG_RX_CDR_CDR_CTL_0 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_CDR_CDR_CTL_1 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_CDR_CDR_CTL_2 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_CDR_CDR_CTL_3 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_CDR_CDR_CTL_4 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_CDR_STAT … #define ixDPCSSYS_CR1_LANE2_DIG_RX_DPLL_FREQ … #define ixDPCSSYS_CR1_LANE2_DIG_RX_DPLL_FREQ_BOUND_0 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_DPLL_FREQ_BOUND_1 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_0 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_1 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_2 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_3 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_4 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_5 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_6 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_7 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_8 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_9 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_RST_ADPT_CFG … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ATT_STATUS … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_VGA_STATUS … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_CTLE_STATUS … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DFE_TAP1_STATUS … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DFE_TAP2_STATUS … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_RESET … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_2 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_3 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_CR_BANK_ADDR … #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_CR_BANK_DATA … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR1_LANE2_DIG_MPHY_RX_PWM_CTL … #define ixDPCSSYS_CR1_LANE2_DIG_MPHY_RX_TERM_LS_CTL … #define ixDPCSSYS_CR1_LANE2_DIG_MPHY_RX_ANA_PWM_CLK_STABLE_CNT … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_CTL_OVRD_OUT … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_PWR_OVRD_OUT … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_VCO_OVRD_OUT_0 … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_VCO_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_VCO_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_CAL … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_DAC_CTRL … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_DAC_CTRL_OVRD … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_DAC_CTRL_SEL … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_AFE_ATT_VGA … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_AFE_CTLE … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_SCOPE … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_SLICER_CTRL … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_ANA_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_ANA_IQ_SENSE_EN … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_ANA_CAL_DAC_CTRL_EN … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_ANA_SIGNALS_CHANGES_ENABLE … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_ANA_PHASE_ADJUST_CLK … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_STATUS_1 … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_MPHY_OVRD_OUT … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_SIGDET_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_SIGDET_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE2_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE2_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR1_LANE2_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR1_LANE2_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR1_LANE2_ANA_TX_ATB1 … #define ixDPCSSYS_CR1_LANE2_ANA_TX_ATB2 … #define ixDPCSSYS_CR1_LANE2_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR1_LANE2_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR1_LANE2_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR1_LANE2_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR1_LANE2_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR1_LANE2_ANA_TX_MISC1 … #define ixDPCSSYS_CR1_LANE2_ANA_TX_MISC2 … #define ixDPCSSYS_CR1_LANE2_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR1_LANE2_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR1_LANE2_ANA_RX_CLK_1 … #define ixDPCSSYS_CR1_LANE2_ANA_RX_CLK_2 … #define ixDPCSSYS_CR1_LANE2_ANA_RX_CDR_DES … #define ixDPCSSYS_CR1_LANE2_ANA_RX_SLC_CTRL … #define ixDPCSSYS_CR1_LANE2_ANA_RX_PWR_CTRL1 … #define ixDPCSSYS_CR1_LANE2_ANA_RX_PWR_CTRL2 … #define ixDPCSSYS_CR1_LANE2_ANA_RX_SQ … #define ixDPCSSYS_CR1_LANE2_ANA_RX_CAL1 … #define ixDPCSSYS_CR1_LANE2_ANA_RX_CAL2 … #define ixDPCSSYS_CR1_LANE2_ANA_RX_ATB_REGREF … #define ixDPCSSYS_CR1_LANE2_ANA_RX_ATB_MEAS1 … #define ixDPCSSYS_CR1_LANE2_ANA_RX_ATB_MEAS2 … #define ixDPCSSYS_CR1_LANE2_ANA_RX_ATB_MEAS3 … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR1_LANE3_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR1_LANE3_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR1_LANE3_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANE3_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR1_LANE3_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR1_LANE3_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR1_LANE3_ANA_TX_ATB1 … #define ixDPCSSYS_CR1_LANE3_ANA_TX_ATB2 … #define ixDPCSSYS_CR1_LANE3_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR1_LANE3_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR1_LANE3_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR1_LANE3_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR1_LANE3_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR1_LANE3_ANA_TX_MISC1 … #define ixDPCSSYS_CR1_LANE3_ANA_TX_MISC2 … #define ixDPCSSYS_CR1_LANE3_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR1_LANE3_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR1_RAWCMN_DIG_CMN_CTL … #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLA_OVRD_IN … #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLA_BW_OVRD_IN … #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLA_SSC_CTL_OVRD_IN_0 … #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLB_OVRD_IN … #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLB_BW_OVRD_IN … #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLB_SSC_CTL_OVRD_IN_0 … #define ixDPCSSYS_CR1_RAWCMN_DIG_LANE_FSM_OP_XTND … #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLA_SSC_CTL_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLB_SSC_CTL_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWCMN_DIG_CMN_CTL_1 … #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLL_STATE_CTL … #define ixDPCSSYS_CR1_RAWCMN_DIG_TX_CAL_CODE … #define ixDPCSSYS_CR1_RAWCMN_DIG_SRAM_INIT_DONE … #define ixDPCSSYS_CR1_RAWCMN_DIG_OCLA … #define ixDPCSSYS_CR1_RAWCMN_DIG_SUP_ANA_OVRD … #define ixDPCSSYS_CR1_RAWCMN_DIG_PCS_RAW_ID_CODE … #define ixDPCSSYS_CR1_RAWCMN_DIG_FW_ID_CODE_1 … #define ixDPCSSYS_CR1_RAWCMN_DIG_FW_ID_CODE_2 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_0 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_0 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_0 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_1 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_1 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_1 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_2 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_2 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_2 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_3 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_3 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_3 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_4 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_4 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_4 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_5 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_5 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_5 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_6 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_6 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_6 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_7 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_7 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_7 … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_SRAM_BL_CFG … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_PG_OVRD_IN … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_PG_OVRD_OUT … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_SUP_OVRD_IN … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_VREF_STATS … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RES_OVRD_IN … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_RES_ASIC_IN_OUT … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_REF_RANGE_OVRD … #define ixDPCSSYS_CR1_RAWCMN_DIG_AON_CMN_MISC_CONF_IN_1 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_OCLA … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR1_RAWLANE0_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE0_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANE0_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR1_RAWLANE0_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR1_RAWLANE0_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR1_RAWLANE0_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANE0_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANE0_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_RAWLANE0_DIG_PCS_XF_TX_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_OCLA … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR1_RAWLANE1_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE1_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANE1_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR1_RAWLANE1_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR1_RAWLANE1_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR1_RAWLANE1_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANE1_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANE1_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_RAWLANE1_DIG_PCS_XF_TX_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_OCLA … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR1_RAWLANE2_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE2_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANE2_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR1_RAWLANE2_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR1_RAWLANE2_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR1_RAWLANE2_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANE2_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANE2_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_TX_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_OCLA … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANE3_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANE3_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR1_RAWLANE3_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR1_RAWLANE3_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR1_RAWLANE3_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANE3_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANE3_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_TX_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_FAST_FLAGS … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_STATS … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_FAST_FLAGS … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_STATS … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_FAST_FLAGS … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_STATS … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE2_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_FAST_FLAGS … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_STATS … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_FAST_FLAGS … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_STATS … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR1_RAWAONLANEX_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR1_SUPX_DIG_IDCODE_LO … #define ixDPCSSYS_CR1_SUPX_DIG_IDCODE_HI … #define ixDPCSSYS_CR1_SUPX_DIG_REFCLK_OVRD_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_DIV_CLK_OVRD_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_HDMI_CLK_OVRD_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_DIV_CLK_OVRD_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_HDMI_CLK_OVRD_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_OVRD_IN_0 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_OVRD_IN_1 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_OVRD_IN_2 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_SSC_PEAK_1 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_SSC_PEAK_2 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_SSC_STEPSIZE_1 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_SSC_STEPSIZE_2 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_OVRD_IN_3 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_OVRD_IN_4 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_OVRD_IN_5 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_CP_OVRD_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_CP_GS_OVRD_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_OVRD_IN_0 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_OVRD_IN_1 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_OVRD_IN_2 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_SSC_PEAK_1 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_SSC_PEAK_2 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_SSC_STEPSIZE_1 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_SSC_STEPSIZE_2 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_OVRD_IN_3 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_OVRD_IN_4 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_OVRD_IN_5 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_CP_OVRD_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_CP_GS_OVRD_IN … #define ixDPCSSYS_CR1_SUPX_DIG_SUP_OVRD_IN … #define ixDPCSSYS_CR1_SUPX_DIG_PRESCALER_OVRD_IN … #define ixDPCSSYS_CR1_SUPX_DIG_SUP_OVRD_OUT … #define ixDPCSSYS_CR1_SUPX_DIG_LVL_OVRD_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_ASIC_IN_0 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_ASIC_IN_1 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_ASIC_IN_2 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_ASIC_IN_3 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_ASIC_IN_4 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_ASIC_IN_5 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_ASIC_IN_6 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_ASIC_IN_0 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_ASIC_IN_1 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_ASIC_IN_2 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_ASIC_IN_3 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_ASIC_IN_4 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_ASIC_IN_5 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_ASIC_IN_6 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_DIV_CLK_ASIC_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_HDMI_CLK_ASIC_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_DIV_CLK_ASIC_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_HDMI_CLK_ASIC_IN … #define ixDPCSSYS_CR1_SUPX_DIG_ASIC_IN … #define ixDPCSSYS_CR1_SUPX_DIG_LVL_ASIC_IN … #define ixDPCSSYS_CR1_SUPX_DIG_BANDGAP_ASIC_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_CP_ASIC_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_CP_GS_ASIC_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_CP_ASIC_IN … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_CP_GS_ASIC_IN … #define ixDPCSSYS_CR1_SUPX_ANA_PRESCALER_CTRL … #define ixDPCSSYS_CR1_SUPX_ANA_RTUNE_CTRL … #define ixDPCSSYS_CR1_SUPX_ANA_BG1 … #define ixDPCSSYS_CR1_SUPX_ANA_BG2 … #define ixDPCSSYS_CR1_SUPX_ANA_SWITCH_PWR_MEAS … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_OVRD … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_MPLL_PWR_CTL_STAT … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_LOCK … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE_2 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_CAL … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_ANA_DAC_OUT … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_SSC_GEN_SPREAD_TYPE … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_OVRD … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_MPLL_PWR_CTL_STAT … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_LOCK … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE_2 … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_CAL … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_ANA_DAC_OUT … #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_SSC_GEN_SPREAD_TYPE … #define ixDPCSSYS_CR1_SUPX_DIG_CLK_RST_BG_PWRUP_TIME_0 … #define ixDPCSSYS_CR1_SUPX_DIG_CLK_RST_BG_PWRUP_TIME_1 … #define ixDPCSSYS_CR1_SUPX_DIG_CLK_RST_BG_PWRUP_TIME_2 … #define ixDPCSSYS_CR1_SUPX_DIG_CLK_RST_REF_PWRUP_TIME_0 … #define ixDPCSSYS_CR1_SUPX_DIG_CLK_RST_REF_VPHUD … #define ixDPCSSYS_CR1_SUPX_DIG_RTUNE_CONFIG … #define ixDPCSSYS_CR1_SUPX_DIG_RTUNE_STAT … #define ixDPCSSYS_CR1_SUPX_DIG_RTUNE_RX_SET_VAL … #define ixDPCSSYS_CR1_SUPX_DIG_RTUNE_TXDN_SET_VAL … #define ixDPCSSYS_CR1_SUPX_DIG_RTUNE_TXUP_SET_VAL … #define ixDPCSSYS_CR1_SUPX_DIG_RTUNE_RX_STAT … #define ixDPCSSYS_CR1_SUPX_DIG_RTUNE_TXDN_STAT … #define ixDPCSSYS_CR1_SUPX_DIG_RTUNE_TXUP_STAT … #define ixDPCSSYS_CR1_SUPX_DIG_RTUNE_CONFIG_CNT0 … #define ixDPCSSYS_CR1_SUPX_DIG_RTUNE_CONFIG_CNT1 … #define ixDPCSSYS_CR1_SUPX_DIG_RTUNE_TX_CAL_CODE … #define ixDPCSSYS_CR1_SUPX_DIG_ANA_MPLLA_OVRD_OUT_0 … #define ixDPCSSYS_CR1_SUPX_DIG_ANA_MPLLA_OVRD_OUT_1 … #define ixDPCSSYS_CR1_SUPX_DIG_ANA_MPLLA_OVRD_OUT_2 … #define ixDPCSSYS_CR1_SUPX_DIG_ANA_MPLLB_OVRD_OUT_0 … #define ixDPCSSYS_CR1_SUPX_DIG_ANA_MPLLB_OVRD_OUT_1 … #define ixDPCSSYS_CR1_SUPX_DIG_ANA_MPLLB_OVRD_OUT_2 … #define ixDPCSSYS_CR1_SUPX_DIG_ANA_RTUNE_OVRD_OUT … #define ixDPCSSYS_CR1_SUPX_DIG_ANA_STAT … #define ixDPCSSYS_CR1_SUPX_DIG_ANA_BG_OVRD_OUT … #define ixDPCSSYS_CR1_SUPX_DIG_ANA_MPLLA_PMIX_OVRD_OUT … #define ixDPCSSYS_CR1_SUPX_DIG_ANA_MPLLB_PMIX_OVRD_OUT … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_OVRD_IN_0 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_OVRD_IN_1 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_OVRD_IN_2 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_OVRD_IN_3 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_OVRD_IN_4 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_OVRD_IN_5 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_OVRD_EQ_IN_0 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_OVRD_EQ_IN_1 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_ASIC_IN_0 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_ASIC_IN_1 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_EQ_ASIC_IN_0 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_EQ_ASIC_IN_1 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_CDR_VCO_ASIC_IN_0 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_CDR_VCO_ASIC_IN_1 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_OVRD_IN_6 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_OCLA … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR1_LANEX_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR1_LANEX_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR1_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P0 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P0S … #define ixDPCSSYS_CR1_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P1 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P2 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_PWRCTL_RX_PWRUP_TIME_1 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_PWRCTL_RX_PWRUP_TIME_2 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_PWRCTL_RX_PWRUP_TIME_3 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_0 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_1 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_1 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_STAT_0 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_STAT_1 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_STAT_2 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_RX_ALIGN_XAUI_COMM_MASK … #define ixDPCSSYS_CR1_LANEX_DIG_RX_LBERT_CTL … #define ixDPCSSYS_CR1_LANEX_DIG_RX_LBERT_ERR … #define ixDPCSSYS_CR1_LANEX_DIG_RX_CDR_CDR_CTL_0 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_CDR_CDR_CTL_1 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_CDR_CDR_CTL_2 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_CDR_CDR_CTL_3 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_CDR_CDR_CTL_4 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_CDR_STAT … #define ixDPCSSYS_CR1_LANEX_DIG_RX_DPLL_FREQ … #define ixDPCSSYS_CR1_LANEX_DIG_RX_DPLL_FREQ_BOUND_0 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_DPLL_FREQ_BOUND_1 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_0 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_1 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_2 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_3 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_4 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_5 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_6 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_7 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_8 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_9 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_RST_ADPT_CFG … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ATT_STATUS … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_VGA_STATUS … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_CTLE_STATUS … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DFE_TAP1_STATUS … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DFE_TAP2_STATUS … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_RESET … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_2 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_3 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_CR_BANK_ADDR … #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_CR_BANK_DATA … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR1_LANEX_DIG_MPHY_RX_PWM_CTL … #define ixDPCSSYS_CR1_LANEX_DIG_MPHY_RX_TERM_LS_CTL … #define ixDPCSSYS_CR1_LANEX_DIG_MPHY_RX_ANA_PWM_CLK_STABLE_CNT … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_CTL_OVRD_OUT … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_PWR_OVRD_OUT … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_VCO_OVRD_OUT_0 … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_VCO_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_VCO_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_CAL … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_DAC_CTRL … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_DAC_CTRL_OVRD … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_DAC_CTRL_SEL … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_AFE_ATT_VGA … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_AFE_CTLE … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_SCOPE … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_SLICER_CTRL … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_ANA_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_ANA_IQ_SENSE_EN … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_ANA_CAL_DAC_CTRL_EN … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_ANA_SIGNALS_CHANGES_ENABLE … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_ANA_PHASE_ADJUST_CLK … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_STATUS_1 … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_RX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_MPHY_OVRD_OUT … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_SIGDET_OVRD_OUT_1 … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_SIGDET_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANEX_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_LANEX_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR1_LANEX_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR1_LANEX_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR1_LANEX_ANA_TX_ATB1 … #define ixDPCSSYS_CR1_LANEX_ANA_TX_ATB2 … #define ixDPCSSYS_CR1_LANEX_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR1_LANEX_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR1_LANEX_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR1_LANEX_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR1_LANEX_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR1_LANEX_ANA_TX_MISC1 … #define ixDPCSSYS_CR1_LANEX_ANA_TX_MISC2 … #define ixDPCSSYS_CR1_LANEX_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR1_LANEX_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR1_LANEX_ANA_RX_CLK_1 … #define ixDPCSSYS_CR1_LANEX_ANA_RX_CLK_2 … #define ixDPCSSYS_CR1_LANEX_ANA_RX_CDR_DES … #define ixDPCSSYS_CR1_LANEX_ANA_RX_SLC_CTRL … #define ixDPCSSYS_CR1_LANEX_ANA_RX_PWR_CTRL1 … #define ixDPCSSYS_CR1_LANEX_ANA_RX_PWR_CTRL2 … #define ixDPCSSYS_CR1_LANEX_ANA_RX_SQ … #define ixDPCSSYS_CR1_LANEX_ANA_RX_CAL1 … #define ixDPCSSYS_CR1_LANEX_ANA_RX_CAL2 … #define ixDPCSSYS_CR1_LANEX_ANA_RX_ATB_REGREF … #define ixDPCSSYS_CR1_LANEX_ANA_RX_ATB_MEAS1 … #define ixDPCSSYS_CR1_LANEX_ANA_RX_ATB_MEAS2 … #define ixDPCSSYS_CR1_LANEX_ANA_RX_ATB_MEAS3 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_OCLA … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR1_RAWLANEX_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANEX_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR1_RAWLANEX_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR1_RAWLANEX_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR1_RAWLANEX_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANEX_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR1_RAWLANEX_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR1_RAWLANEX_DIG_PCS_XF_TX_OVRD_IN_2 … // addressBlock: dpcssys_cr2_rdpcstxcrind // base address: 0x0 #define ixDPCSSYS_CR2_SUP_DIG_IDCODE_LO … #define ixDPCSSYS_CR2_SUP_DIG_IDCODE_HI … #define ixDPCSSYS_CR2_SUP_DIG_REFCLK_OVRD_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_DIV_CLK_OVRD_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_HDMI_CLK_OVRD_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_DIV_CLK_OVRD_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_HDMI_CLK_OVRD_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_OVRD_IN_0 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_OVRD_IN_1 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_OVRD_IN_2 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_SSC_PEAK_1 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_SSC_PEAK_2 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_SSC_STEPSIZE_1 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_SSC_STEPSIZE_2 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_OVRD_IN_3 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_OVRD_IN_4 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_OVRD_IN_5 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_CP_OVRD_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_CP_GS_OVRD_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_OVRD_IN_0 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_OVRD_IN_1 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_OVRD_IN_2 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_SSC_PEAK_1 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_SSC_PEAK_2 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_SSC_STEPSIZE_1 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_SSC_STEPSIZE_2 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_OVRD_IN_3 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_OVRD_IN_4 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_OVRD_IN_5 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_CP_OVRD_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_CP_GS_OVRD_IN … #define ixDPCSSYS_CR2_SUP_DIG_SUP_OVRD_IN … #define ixDPCSSYS_CR2_SUP_DIG_PRESCALER_OVRD_IN … #define ixDPCSSYS_CR2_SUP_DIG_SUP_OVRD_OUT … #define ixDPCSSYS_CR2_SUP_DIG_LVL_OVRD_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_ASIC_IN_0 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_ASIC_IN_1 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_ASIC_IN_2 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_ASIC_IN_3 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_ASIC_IN_4 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_ASIC_IN_5 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_ASIC_IN_6 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_ASIC_IN_0 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_ASIC_IN_1 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_ASIC_IN_2 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_ASIC_IN_3 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_ASIC_IN_4 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_ASIC_IN_5 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_ASIC_IN_6 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_DIV_CLK_ASIC_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_HDMI_CLK_ASIC_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_DIV_CLK_ASIC_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_HDMI_CLK_ASIC_IN … #define ixDPCSSYS_CR2_SUP_DIG_ASIC_IN … #define ixDPCSSYS_CR2_SUP_DIG_LVL_ASIC_IN … #define ixDPCSSYS_CR2_SUP_DIG_BANDGAP_ASIC_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_CP_ASIC_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_CP_GS_ASIC_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_CP_ASIC_IN … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_CP_GS_ASIC_IN … #define ixDPCSSYS_CR2_SUP_ANA_PRESCALER_CTRL … #define ixDPCSSYS_CR2_SUP_ANA_RTUNE_CTRL … #define ixDPCSSYS_CR2_SUP_ANA_BG1 … #define ixDPCSSYS_CR2_SUP_ANA_BG2 … #define ixDPCSSYS_CR2_SUP_ANA_SWITCH_PWR_MEAS … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_OVRD … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_MPLL_PWR_CTL_STAT … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_LOCK … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE_2 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_CAL … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_MPLL_PWR_CTL_MPLL_ANA_DAC_OUT … #define ixDPCSSYS_CR2_SUP_DIG_MPLLA_SSC_GEN_SPREAD_TYPE … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_OVRD … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_MPLL_PWR_CTL_STAT … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_LOCK … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE_2 … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_CAL … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_MPLL_PWR_CTL_MPLL_ANA_DAC_OUT … #define ixDPCSSYS_CR2_SUP_DIG_MPLLB_SSC_GEN_SPREAD_TYPE … #define ixDPCSSYS_CR2_SUP_DIG_CLK_RST_BG_PWRUP_TIME_0 … #define ixDPCSSYS_CR2_SUP_DIG_CLK_RST_BG_PWRUP_TIME_1 … #define ixDPCSSYS_CR2_SUP_DIG_CLK_RST_BG_PWRUP_TIME_2 … #define ixDPCSSYS_CR2_SUP_DIG_CLK_RST_REF_PWRUP_TIME_0 … #define ixDPCSSYS_CR2_SUP_DIG_CLK_RST_REF_VPHUD … #define ixDPCSSYS_CR2_SUP_DIG_RTUNE_CONFIG … #define ixDPCSSYS_CR2_SUP_DIG_RTUNE_STAT … #define ixDPCSSYS_CR2_SUP_DIG_RTUNE_RX_SET_VAL … #define ixDPCSSYS_CR2_SUP_DIG_RTUNE_TXDN_SET_VAL … #define ixDPCSSYS_CR2_SUP_DIG_RTUNE_TXUP_SET_VAL … #define ixDPCSSYS_CR2_SUP_DIG_RTUNE_RX_STAT … #define ixDPCSSYS_CR2_SUP_DIG_RTUNE_TXDN_STAT … #define ixDPCSSYS_CR2_SUP_DIG_RTUNE_TXUP_STAT … #define ixDPCSSYS_CR2_SUP_DIG_RTUNE_CONFIG_CNT0 … #define ixDPCSSYS_CR2_SUP_DIG_RTUNE_CONFIG_CNT1 … #define ixDPCSSYS_CR2_SUP_DIG_RTUNE_TX_CAL_CODE … #define ixDPCSSYS_CR2_SUP_DIG_ANA_MPLLA_OVRD_OUT_0 … #define ixDPCSSYS_CR2_SUP_DIG_ANA_MPLLA_OVRD_OUT_1 … #define ixDPCSSYS_CR2_SUP_DIG_ANA_MPLLA_OVRD_OUT_2 … #define ixDPCSSYS_CR2_SUP_DIG_ANA_MPLLB_OVRD_OUT_0 … #define ixDPCSSYS_CR2_SUP_DIG_ANA_MPLLB_OVRD_OUT_1 … #define ixDPCSSYS_CR2_SUP_DIG_ANA_MPLLB_OVRD_OUT_2 … #define ixDPCSSYS_CR2_SUP_DIG_ANA_RTUNE_OVRD_OUT … #define ixDPCSSYS_CR2_SUP_DIG_ANA_STAT … #define ixDPCSSYS_CR2_SUP_DIG_ANA_BG_OVRD_OUT … #define ixDPCSSYS_CR2_SUP_DIG_ANA_MPLLA_PMIX_OVRD_OUT … #define ixDPCSSYS_CR2_SUP_DIG_ANA_MPLLB_PMIX_OVRD_OUT … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR2_LANE0_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR2_LANE0_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR2_LANE0_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR2_LANE0_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR2_LANE0_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR2_LANE0_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR2_LANE0_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR2_LANE0_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR2_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR2_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR2_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR2_LANE0_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR2_LANE0_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR2_LANE0_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR2_LANE0_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE0_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE0_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR2_LANE0_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR2_LANE0_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR2_LANE0_ANA_TX_ATB1 … #define ixDPCSSYS_CR2_LANE0_ANA_TX_ATB2 … #define ixDPCSSYS_CR2_LANE0_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR2_LANE0_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR2_LANE0_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR2_LANE0_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR2_LANE0_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR2_LANE0_ANA_TX_MISC1 … #define ixDPCSSYS_CR2_LANE0_ANA_TX_MISC2 … #define ixDPCSSYS_CR2_LANE0_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR2_LANE0_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_OVRD_IN_0 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_OVRD_IN_1 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_OVRD_IN_2 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_OVRD_IN_3 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_OVRD_IN_4 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_OVRD_IN_5 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_OVRD_EQ_IN_0 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_OVRD_EQ_IN_1 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_ASIC_IN_0 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_ASIC_IN_1 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_EQ_ASIC_IN_0 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_EQ_ASIC_IN_1 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_CDR_VCO_ASIC_IN_0 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_CDR_VCO_ASIC_IN_1 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_RX_OVRD_IN_6 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_OCLA … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR2_LANE1_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR2_LANE1_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR2_LANE1_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR2_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P0 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P0S … #define ixDPCSSYS_CR2_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P1 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P2 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_PWRCTL_RX_PWRUP_TIME_1 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_PWRCTL_RX_PWRUP_TIME_2 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_PWRCTL_RX_PWRUP_TIME_3 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_0 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_1 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_1 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_VCOCAL_RX_VCO_STAT_0 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_VCOCAL_RX_VCO_STAT_1 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_VCOCAL_RX_VCO_STAT_2 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_RX_ALIGN_XAUI_COMM_MASK … #define ixDPCSSYS_CR2_LANE1_DIG_RX_LBERT_CTL … #define ixDPCSSYS_CR2_LANE1_DIG_RX_LBERT_ERR … #define ixDPCSSYS_CR2_LANE1_DIG_RX_CDR_CDR_CTL_0 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_CDR_CDR_CTL_1 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_CDR_CDR_CTL_2 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_CDR_CDR_CTL_3 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_CDR_CDR_CTL_4 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_CDR_STAT … #define ixDPCSSYS_CR2_LANE1_DIG_RX_DPLL_FREQ … #define ixDPCSSYS_CR2_LANE1_DIG_RX_DPLL_FREQ_BOUND_0 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_DPLL_FREQ_BOUND_1 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_0 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_1 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_2 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_3 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_4 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_5 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_6 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_7 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_8 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_9 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_RST_ADPT_CFG … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ATT_STATUS … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_VGA_STATUS … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_CTLE_STATUS … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DFE_TAP1_STATUS … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DFE_TAP2_STATUS … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_RESET … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DAC_CTRL_SEL_2 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DAC_CTRL_SEL_3 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_CR_BANK_ADDR … #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_CR_BANK_DATA … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR2_LANE1_DIG_MPHY_RX_PWM_CTL … #define ixDPCSSYS_CR2_LANE1_DIG_MPHY_RX_TERM_LS_CTL … #define ixDPCSSYS_CR2_LANE1_DIG_MPHY_RX_ANA_PWM_CLK_STABLE_CNT … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_CTL_OVRD_OUT … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_PWR_OVRD_OUT … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_VCO_OVRD_OUT_0 … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_VCO_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_VCO_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_CAL … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_DAC_CTRL … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_DAC_CTRL_OVRD … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_DAC_CTRL_SEL … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_AFE_ATT_VGA … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_AFE_CTLE … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_SCOPE … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_SLICER_CTRL … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_ANA_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_ANA_IQ_SENSE_EN … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_ANA_CAL_DAC_CTRL_EN … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_ANA_SIGNALS_CHANGES_ENABLE … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_ANA_PHASE_ADJUST_CLK … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_STATUS_1 … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_RX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_MPHY_OVRD_OUT … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_SIGDET_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_SIGDET_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE1_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE1_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR2_LANE1_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR2_LANE1_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR2_LANE1_ANA_TX_ATB1 … #define ixDPCSSYS_CR2_LANE1_ANA_TX_ATB2 … #define ixDPCSSYS_CR2_LANE1_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR2_LANE1_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR2_LANE1_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR2_LANE1_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR2_LANE1_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR2_LANE1_ANA_TX_MISC1 … #define ixDPCSSYS_CR2_LANE1_ANA_TX_MISC2 … #define ixDPCSSYS_CR2_LANE1_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR2_LANE1_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR2_LANE1_ANA_RX_CLK_1 … #define ixDPCSSYS_CR2_LANE1_ANA_RX_CLK_2 … #define ixDPCSSYS_CR2_LANE1_ANA_RX_CDR_DES … #define ixDPCSSYS_CR2_LANE1_ANA_RX_SLC_CTRL … #define ixDPCSSYS_CR2_LANE1_ANA_RX_PWR_CTRL1 … #define ixDPCSSYS_CR2_LANE1_ANA_RX_PWR_CTRL2 … #define ixDPCSSYS_CR2_LANE1_ANA_RX_SQ … #define ixDPCSSYS_CR2_LANE1_ANA_RX_CAL1 … #define ixDPCSSYS_CR2_LANE1_ANA_RX_CAL2 … #define ixDPCSSYS_CR2_LANE1_ANA_RX_ATB_REGREF … #define ixDPCSSYS_CR2_LANE1_ANA_RX_ATB_MEAS1 … #define ixDPCSSYS_CR2_LANE1_ANA_RX_ATB_MEAS2 … #define ixDPCSSYS_CR2_LANE1_ANA_RX_ATB_MEAS3 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_OVRD_IN_0 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_OVRD_IN_1 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_OVRD_IN_2 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_OVRD_IN_3 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_OVRD_IN_4 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_OVRD_IN_5 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_OVRD_EQ_IN_0 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_OVRD_EQ_IN_1 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_ASIC_IN_0 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_ASIC_IN_1 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_EQ_ASIC_IN_0 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_EQ_ASIC_IN_1 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_CDR_VCO_ASIC_IN_0 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_CDR_VCO_ASIC_IN_1 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_OVRD_IN_6 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_OCLA … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR2_LANE2_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR2_LANE2_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR2_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P0 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P0S … #define ixDPCSSYS_CR2_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P1 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P2 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_1 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_2 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_3 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_0 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_1 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_1 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_0 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_1 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_2 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_RX_ALIGN_XAUI_COMM_MASK … #define ixDPCSSYS_CR2_LANE2_DIG_RX_LBERT_CTL … #define ixDPCSSYS_CR2_LANE2_DIG_RX_LBERT_ERR … #define ixDPCSSYS_CR2_LANE2_DIG_RX_CDR_CDR_CTL_0 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_CDR_CDR_CTL_1 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_CDR_CDR_CTL_2 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_CDR_CDR_CTL_3 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_CDR_CDR_CTL_4 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_CDR_STAT … #define ixDPCSSYS_CR2_LANE2_DIG_RX_DPLL_FREQ … #define ixDPCSSYS_CR2_LANE2_DIG_RX_DPLL_FREQ_BOUND_0 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_DPLL_FREQ_BOUND_1 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_0 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_1 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_2 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_3 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_4 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_5 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_6 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_7 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_8 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_9 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_RST_ADPT_CFG … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ATT_STATUS … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_VGA_STATUS … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_CTLE_STATUS … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_DFE_TAP1_STATUS … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_DFE_TAP2_STATUS … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ADPT_RESET … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_2 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_3 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_CR_BANK_ADDR … #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_CR_BANK_DATA … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR2_LANE2_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR2_LANE2_DIG_MPHY_RX_PWM_CTL … #define ixDPCSSYS_CR2_LANE2_DIG_MPHY_RX_TERM_LS_CTL … #define ixDPCSSYS_CR2_LANE2_DIG_MPHY_RX_ANA_PWM_CLK_STABLE_CNT … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_CTL_OVRD_OUT … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_PWR_OVRD_OUT … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_VCO_OVRD_OUT_0 … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_VCO_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_VCO_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_CAL … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_DAC_CTRL … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_DAC_CTRL_OVRD … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_DAC_CTRL_SEL … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_AFE_ATT_VGA … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_AFE_CTLE … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_SCOPE … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_SLICER_CTRL … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_ANA_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_ANA_IQ_SENSE_EN … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_ANA_CAL_DAC_CTRL_EN … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_ANA_SIGNALS_CHANGES_ENABLE … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_ANA_PHASE_ADJUST_CLK … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_STATUS_1 … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_RX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_MPHY_OVRD_OUT … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_SIGDET_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_SIGDET_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE2_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE2_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR2_LANE2_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR2_LANE2_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR2_LANE2_ANA_TX_ATB1 … #define ixDPCSSYS_CR2_LANE2_ANA_TX_ATB2 … #define ixDPCSSYS_CR2_LANE2_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR2_LANE2_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR2_LANE2_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR2_LANE2_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR2_LANE2_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR2_LANE2_ANA_TX_MISC1 … #define ixDPCSSYS_CR2_LANE2_ANA_TX_MISC2 … #define ixDPCSSYS_CR2_LANE2_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR2_LANE2_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR2_LANE2_ANA_RX_CLK_1 … #define ixDPCSSYS_CR2_LANE2_ANA_RX_CLK_2 … #define ixDPCSSYS_CR2_LANE2_ANA_RX_CDR_DES … #define ixDPCSSYS_CR2_LANE2_ANA_RX_SLC_CTRL … #define ixDPCSSYS_CR2_LANE2_ANA_RX_PWR_CTRL1 … #define ixDPCSSYS_CR2_LANE2_ANA_RX_PWR_CTRL2 … #define ixDPCSSYS_CR2_LANE2_ANA_RX_SQ … #define ixDPCSSYS_CR2_LANE2_ANA_RX_CAL1 … #define ixDPCSSYS_CR2_LANE2_ANA_RX_CAL2 … #define ixDPCSSYS_CR2_LANE2_ANA_RX_ATB_REGREF … #define ixDPCSSYS_CR2_LANE2_ANA_RX_ATB_MEAS1 … #define ixDPCSSYS_CR2_LANE2_ANA_RX_ATB_MEAS2 … #define ixDPCSSYS_CR2_LANE2_ANA_RX_ATB_MEAS3 … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR2_LANE3_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR2_LANE3_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR2_LANE3_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANE3_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR2_LANE3_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR2_LANE3_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR2_LANE3_ANA_TX_ATB1 … #define ixDPCSSYS_CR2_LANE3_ANA_TX_ATB2 … #define ixDPCSSYS_CR2_LANE3_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR2_LANE3_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR2_LANE3_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR2_LANE3_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR2_LANE3_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR2_LANE3_ANA_TX_MISC1 … #define ixDPCSSYS_CR2_LANE3_ANA_TX_MISC2 … #define ixDPCSSYS_CR2_LANE3_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR2_LANE3_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR2_RAWCMN_DIG_CMN_CTL … #define ixDPCSSYS_CR2_RAWCMN_DIG_MPLLA_OVRD_IN … #define ixDPCSSYS_CR2_RAWCMN_DIG_MPLLA_BW_OVRD_IN … #define ixDPCSSYS_CR2_RAWCMN_DIG_MPLLA_SSC_CTL_OVRD_IN_0 … #define ixDPCSSYS_CR2_RAWCMN_DIG_MPLLB_OVRD_IN … #define ixDPCSSYS_CR2_RAWCMN_DIG_MPLLB_BW_OVRD_IN … #define ixDPCSSYS_CR2_RAWCMN_DIG_MPLLB_SSC_CTL_OVRD_IN_0 … #define ixDPCSSYS_CR2_RAWCMN_DIG_LANE_FSM_OP_XTND … #define ixDPCSSYS_CR2_RAWCMN_DIG_MPLLA_SSC_CTL_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWCMN_DIG_MPLLB_SSC_CTL_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWCMN_DIG_CMN_CTL_1 … #define ixDPCSSYS_CR2_RAWCMN_DIG_MPLL_STATE_CTL … #define ixDPCSSYS_CR2_RAWCMN_DIG_TX_CAL_CODE … #define ixDPCSSYS_CR2_RAWCMN_DIG_SRAM_INIT_DONE … #define ixDPCSSYS_CR2_RAWCMN_DIG_OCLA … #define ixDPCSSYS_CR2_RAWCMN_DIG_SUP_ANA_OVRD … #define ixDPCSSYS_CR2_RAWCMN_DIG_PCS_RAW_ID_CODE … #define ixDPCSSYS_CR2_RAWCMN_DIG_FW_ID_CODE_1 … #define ixDPCSSYS_CR2_RAWCMN_DIG_FW_ID_CODE_2 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_0 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_0 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_0 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_1 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_1 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_1 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_2 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_2 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_2 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_3 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_3 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_3 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_4 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_4 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_4 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_5 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_5 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_5 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_6 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_6 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_6 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_7 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_7 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_7 … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_SRAM_BL_CFG … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_PG_OVRD_IN … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_PG_OVRD_OUT … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_SUP_OVRD_IN … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_VREF_STATS … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RES_OVRD_IN … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_RES_ASIC_IN_OUT … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_REF_RANGE_OVRD … #define ixDPCSSYS_CR2_RAWCMN_DIG_AON_CMN_MISC_CONF_IN_1 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_OCLA … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR2_RAWLANE0_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE0_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANE0_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR2_RAWLANE0_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR2_RAWLANE0_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR2_RAWLANE0_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANE0_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANE0_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_RAWLANE0_DIG_PCS_XF_TX_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_OCLA … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR2_RAWLANE1_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE1_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANE1_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR2_RAWLANE1_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR2_RAWLANE1_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR2_RAWLANE1_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANE1_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANE1_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_RAWLANE1_DIG_PCS_XF_TX_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_OCLA … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR2_RAWLANE2_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE2_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANE2_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR2_RAWLANE2_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR2_RAWLANE2_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR2_RAWLANE2_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANE2_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANE2_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_TX_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_OCLA … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANE3_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANE3_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR2_RAWLANE3_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR2_RAWLANE3_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR2_RAWLANE3_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANE3_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANE3_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_TX_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_FAST_FLAGS … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_STATS … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_FAST_FLAGS … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_STATS … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_FAST_FLAGS … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_STATS … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE2_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_FAST_FLAGS … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_STATS … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_AFE_ATT_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_AFE_CTLE_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADPT_IQ … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADAPT_FOM … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_DFE_SUMMER_ODD_IDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_DFE_PHASE_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_DFE_PHASE_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_DFE_EVEN_REF_LVL … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_DFE_ODD_REF_LVL … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_PHSADJ_LIN … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_PHSADJ_MAP … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_DFE_DATA_ODD_LOW_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_DFE_BYPASS_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_DFE_BYPASS_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_MPLLA_COARSE_TUNE … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_MPLLB_COARSE_TUNE … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_INIT_PWRUP_DONE … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADPT_ATT … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADPT_VGA … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADPT_CTLE … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP1 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADAPT_DONE … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_FAST_FLAGS … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP2 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP3 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP4 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP5 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_LANE_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_ADPT_CTL_0 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_ADPT_CTL_1 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_ADPT_CTL_2 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_ADPT_CTL_3 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_ADPT_CTL_4 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_ADPT_CTL_5 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_ADPT_CTL_6 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_ADPT_CTL_7 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_MPLL_DISABLE … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_FAST_FLAGS_2 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_LANE_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_TXRX_OVRD_IN … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_SIGDET_FILT_CTRL … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_STATS … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_OVRD_OUT_3 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_SIGDET_CAL … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_SIGDET_HF_CODE … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_SIGDET_LF_CODE … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_VREFGEN_EN … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_CAL_IOFF_CODE … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_CAL_ICONST_CODE … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_CAL_VREFGEN_CODE … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_DCC_CAL_ICM_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_DCC_CAL_IDF_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_DCC_CAL_QCM_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_DCC_CAL_QDF_CODE_0 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_DCC_CAL_ICM_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_DCC_CAL_IDF_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_DCC_CAL_QCM_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_DCC_CAL_QDF_CODE_1 … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_TX_DCC_BANK_ADDR … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_TX_DCC_BANK_DATA … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_TX_DCC_CONT … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_MPLL_BG_CTL … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_SIGDET_OUT_OVRD … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_SIGDET_OUT_IN … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_FW_MM_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_FW_ADPT_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_FW_CALIB_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_LANE_XCVR_MODE_OVRD_IN … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_LANE_XCVR_MODE_IN … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_SIGDET_CONFIG … #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_TX_DCC_CONFIG … #define ixDPCSSYS_CR2_SUPX_DIG_IDCODE_LO … #define ixDPCSSYS_CR2_SUPX_DIG_IDCODE_HI … #define ixDPCSSYS_CR2_SUPX_DIG_REFCLK_OVRD_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_DIV_CLK_OVRD_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_HDMI_CLK_OVRD_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_DIV_CLK_OVRD_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_HDMI_CLK_OVRD_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_OVRD_IN_0 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_OVRD_IN_1 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_OVRD_IN_2 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_SSC_PEAK_1 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_SSC_PEAK_2 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_SSC_STEPSIZE_1 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_SSC_STEPSIZE_2 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_OVRD_IN_3 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_OVRD_IN_4 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_OVRD_IN_5 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_CP_OVRD_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_CP_GS_OVRD_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_OVRD_IN_0 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_OVRD_IN_1 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_OVRD_IN_2 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_SSC_PEAK_1 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_SSC_PEAK_2 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_SSC_STEPSIZE_1 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_SSC_STEPSIZE_2 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_OVRD_IN_3 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_OVRD_IN_4 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_OVRD_IN_5 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_CP_OVRD_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_CP_GS_OVRD_IN … #define ixDPCSSYS_CR2_SUPX_DIG_SUP_OVRD_IN … #define ixDPCSSYS_CR2_SUPX_DIG_PRESCALER_OVRD_IN … #define ixDPCSSYS_CR2_SUPX_DIG_SUP_OVRD_OUT … #define ixDPCSSYS_CR2_SUPX_DIG_LVL_OVRD_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_ASIC_IN_0 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_ASIC_IN_1 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_ASIC_IN_2 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_ASIC_IN_3 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_ASIC_IN_4 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_ASIC_IN_5 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_ASIC_IN_6 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_ASIC_IN_0 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_ASIC_IN_1 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_ASIC_IN_2 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_ASIC_IN_3 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_ASIC_IN_4 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_ASIC_IN_5 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_ASIC_IN_6 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_DIV_CLK_ASIC_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_HDMI_CLK_ASIC_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_DIV_CLK_ASIC_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_HDMI_CLK_ASIC_IN … #define ixDPCSSYS_CR2_SUPX_DIG_ASIC_IN … #define ixDPCSSYS_CR2_SUPX_DIG_LVL_ASIC_IN … #define ixDPCSSYS_CR2_SUPX_DIG_BANDGAP_ASIC_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_CP_ASIC_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_CP_GS_ASIC_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_CP_ASIC_IN … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_CP_GS_ASIC_IN … #define ixDPCSSYS_CR2_SUPX_ANA_PRESCALER_CTRL … #define ixDPCSSYS_CR2_SUPX_ANA_RTUNE_CTRL … #define ixDPCSSYS_CR2_SUPX_ANA_BG1 … #define ixDPCSSYS_CR2_SUPX_ANA_BG2 … #define ixDPCSSYS_CR2_SUPX_ANA_SWITCH_PWR_MEAS … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_OVRD … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_MPLL_PWR_CTL_STAT … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_LOCK … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE_2 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_CAL … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_ANA_DAC_OUT … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_SSC_GEN_SPREAD_TYPE … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_OVRD … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_MPLL_PWR_CTL_STAT … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_LOCK … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE_2 … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_CAL … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_ANA_DAC_OUT … #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_SSC_GEN_SPREAD_TYPE … #define ixDPCSSYS_CR2_SUPX_DIG_CLK_RST_BG_PWRUP_TIME_0 … #define ixDPCSSYS_CR2_SUPX_DIG_CLK_RST_BG_PWRUP_TIME_1 … #define ixDPCSSYS_CR2_SUPX_DIG_CLK_RST_BG_PWRUP_TIME_2 … #define ixDPCSSYS_CR2_SUPX_DIG_CLK_RST_REF_PWRUP_TIME_0 … #define ixDPCSSYS_CR2_SUPX_DIG_CLK_RST_REF_VPHUD … #define ixDPCSSYS_CR2_SUPX_DIG_RTUNE_CONFIG … #define ixDPCSSYS_CR2_SUPX_DIG_RTUNE_STAT … #define ixDPCSSYS_CR2_SUPX_DIG_RTUNE_RX_SET_VAL … #define ixDPCSSYS_CR2_SUPX_DIG_RTUNE_TXDN_SET_VAL … #define ixDPCSSYS_CR2_SUPX_DIG_RTUNE_TXUP_SET_VAL … #define ixDPCSSYS_CR2_SUPX_DIG_RTUNE_RX_STAT … #define ixDPCSSYS_CR2_SUPX_DIG_RTUNE_TXDN_STAT … #define ixDPCSSYS_CR2_SUPX_DIG_RTUNE_TXUP_STAT … #define ixDPCSSYS_CR2_SUPX_DIG_RTUNE_CONFIG_CNT0 … #define ixDPCSSYS_CR2_SUPX_DIG_RTUNE_CONFIG_CNT1 … #define ixDPCSSYS_CR2_SUPX_DIG_RTUNE_TX_CAL_CODE … #define ixDPCSSYS_CR2_SUPX_DIG_ANA_MPLLA_OVRD_OUT_0 … #define ixDPCSSYS_CR2_SUPX_DIG_ANA_MPLLA_OVRD_OUT_1 … #define ixDPCSSYS_CR2_SUPX_DIG_ANA_MPLLA_OVRD_OUT_2 … #define ixDPCSSYS_CR2_SUPX_DIG_ANA_MPLLB_OVRD_OUT_0 … #define ixDPCSSYS_CR2_SUPX_DIG_ANA_MPLLB_OVRD_OUT_1 … #define ixDPCSSYS_CR2_SUPX_DIG_ANA_MPLLB_OVRD_OUT_2 … #define ixDPCSSYS_CR2_SUPX_DIG_ANA_RTUNE_OVRD_OUT … #define ixDPCSSYS_CR2_SUPX_DIG_ANA_STAT … #define ixDPCSSYS_CR2_SUPX_DIG_ANA_BG_OVRD_OUT … #define ixDPCSSYS_CR2_SUPX_DIG_ANA_MPLLA_PMIX_OVRD_OUT … #define ixDPCSSYS_CR2_SUPX_DIG_ANA_MPLLB_PMIX_OVRD_OUT … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_LANE_OVRD_IN … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_TX_OVRD_IN_0 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_TX_OVRD_IN_2 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_TX_OVRD_IN_3 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_TX_OVRD_IN_4 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_TX_OVRD_OUT … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_OVRD_IN_0 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_OVRD_IN_1 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_OVRD_IN_2 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_OVRD_IN_3 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_OVRD_IN_4 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_OVRD_IN_5 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_OVRD_EQ_IN_0 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_OVRD_EQ_IN_1 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_OVRD_OUT_0 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_LANE_ASIC_IN … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_TX_ASIC_IN_0 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_TX_ASIC_IN_1 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_TX_ASIC_IN_2 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_TX_ASIC_OUT … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_ASIC_IN_0 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_ASIC_IN_1 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_EQ_ASIC_IN_0 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_EQ_ASIC_IN_1 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_CDR_VCO_ASIC_IN_0 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_CDR_VCO_ASIC_IN_1 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_ASIC_OUT_0 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_OVRD_IN_6 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_TX_OVRD_IN_5 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_TX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_OCLA … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_TX_PSTATE_P0 … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_TX_PSTATE_P0S … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_TX_PSTATE_P1 … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_TX_PSTATE_P2 … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_DCC_CR_BANK_DATA … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_DCC_DAC_CTRL … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_DCC_DAC_RANGE … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_DCC_DAC_SEL … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_DCC_DAC_ACK … #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_DCC_DAC_ADDR … #define ixDPCSSYS_CR2_LANEX_DIG_TX_CLK_ALIGN_TX_CTL_0 … #define ixDPCSSYS_CR2_LANEX_DIG_TX_LBERT_CTL … #define ixDPCSSYS_CR2_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P0 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P0S … #define ixDPCSSYS_CR2_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P1 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P2 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_PWRCTL_RX_PWRUP_TIME_1 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_PWRCTL_RX_PWRUP_TIME_2 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_PWRCTL_RX_PWRUP_TIME_3 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_0 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_1 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_1 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_STAT_0 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_STAT_1 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_STAT_2 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_RX_ALIGN_XAUI_COMM_MASK … #define ixDPCSSYS_CR2_LANEX_DIG_RX_LBERT_CTL … #define ixDPCSSYS_CR2_LANEX_DIG_RX_LBERT_ERR … #define ixDPCSSYS_CR2_LANEX_DIG_RX_CDR_CDR_CTL_0 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_CDR_CDR_CTL_1 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_CDR_CDR_CTL_2 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_CDR_CDR_CTL_3 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_CDR_CDR_CTL_4 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_CDR_STAT … #define ixDPCSSYS_CR2_LANEX_DIG_RX_DPLL_FREQ … #define ixDPCSSYS_CR2_LANEX_DIG_RX_DPLL_FREQ_BOUND_0 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_DPLL_FREQ_BOUND_1 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_0 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_1 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_2 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_3 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_4 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_5 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_6 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_7 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_8 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_9 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_RST_ADPT_CFG … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ATT_STATUS … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_VGA_STATUS … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_CTLE_STATUS … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_DFE_TAP1_STATUS … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_DFE_TAP2_STATUS … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_RESET … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_2 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_3 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_CR_BANK_ADDR … #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_CR_BANK_DATA … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_LD_VAL_1 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_DATA_MSK … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_MATCH_CTL0 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_MATCH_CTL1 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_STAT_CTL0 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_STAT_CTL1 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_SMPL_CNT1 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_STAT_CNT_0 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_STAT_CNT_1 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_STAT_CNT_2 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_STAT_CNT_3 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_STAT_CNT_4 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_STAT_CNT_5 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_STAT_CNT_6 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_CAL_COMP_CLK_CTL … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_MATCH_CTL2 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_MATCH_CTL3 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_MATCH_CTL4 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_MATCH_CTL5 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_STAT_CTL2 … #define ixDPCSSYS_CR2_LANEX_DIG_RX_STAT_STAT_STOP … #define ixDPCSSYS_CR2_LANEX_DIG_MPHY_RX_PWM_CTL … #define ixDPCSSYS_CR2_LANEX_DIG_MPHY_RX_TERM_LS_CTL … #define ixDPCSSYS_CR2_LANEX_DIG_MPHY_RX_ANA_PWM_CLK_STABLE_CNT … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_TX_OVRD_OUT … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_TX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_0 … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_3 … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_4 … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_5 … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_CTL_OVRD_OUT … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_PWR_OVRD_OUT … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_VCO_OVRD_OUT_0 … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_VCO_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_VCO_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_CAL … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_DAC_CTRL … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_DAC_CTRL_OVRD … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_DAC_CTRL_SEL … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_AFE_ATT_VGA … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_AFE_CTLE … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_SCOPE … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_SLICER_CTRL … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_ANA_IQ_PHASE_ADJUST … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_ANA_IQ_SENSE_EN … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_ANA_CAL_DAC_CTRL_EN … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_ANA_SIGNALS_CHANGES_ENABLE … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_ANA_PHASE_ADJUST_CLK … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_STATUS_0 … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_STATUS_1 … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_TERM_CODE_OVRD_OUT … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_TERM_CODE_CLK_OVRD_OUT … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_MPHY_OVRD_OUT … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_SIGDET_OVRD_OUT_1 … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_SIGDET_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_TX_DCC_DAC_OVRD_OUT … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANEX_DIG_ANA_TX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_LANEX_ANA_TX_OVRD_MEAS … #define ixDPCSSYS_CR2_LANEX_ANA_TX_PWR_OVRD … #define ixDPCSSYS_CR2_LANEX_ANA_TX_ALT_BUS … #define ixDPCSSYS_CR2_LANEX_ANA_TX_ATB1 … #define ixDPCSSYS_CR2_LANEX_ANA_TX_ATB2 … #define ixDPCSSYS_CR2_LANEX_ANA_TX_DCC_DAC … #define ixDPCSSYS_CR2_LANEX_ANA_TX_DCC_CTRL1 … #define ixDPCSSYS_CR2_LANEX_ANA_TX_TERM_CODE … #define ixDPCSSYS_CR2_LANEX_ANA_TX_TERM_CODE_CTRL … #define ixDPCSSYS_CR2_LANEX_ANA_TX_OVRD_CLK … #define ixDPCSSYS_CR2_LANEX_ANA_TX_MISC1 … #define ixDPCSSYS_CR2_LANEX_ANA_TX_MISC2 … #define ixDPCSSYS_CR2_LANEX_ANA_TX_RESERVED3 … #define ixDPCSSYS_CR2_LANEX_ANA_TX_RESERVED4 … #define ixDPCSSYS_CR2_LANEX_ANA_RX_CLK_1 … #define ixDPCSSYS_CR2_LANEX_ANA_RX_CLK_2 … #define ixDPCSSYS_CR2_LANEX_ANA_RX_CDR_DES … #define ixDPCSSYS_CR2_LANEX_ANA_RX_SLC_CTRL … #define ixDPCSSYS_CR2_LANEX_ANA_RX_PWR_CTRL1 … #define ixDPCSSYS_CR2_LANEX_ANA_RX_PWR_CTRL2 … #define ixDPCSSYS_CR2_LANEX_ANA_RX_SQ … #define ixDPCSSYS_CR2_LANEX_ANA_RX_CAL1 … #define ixDPCSSYS_CR2_LANEX_ANA_RX_CAL2 … #define ixDPCSSYS_CR2_LANEX_ANA_RX_ATB_REGREF … #define ixDPCSSYS_CR2_LANEX_ANA_RX_ATB_MEAS1 … #define ixDPCSSYS_CR2_LANEX_ANA_RX_ATB_MEAS2 … #define ixDPCSSYS_CR2_LANEX_ANA_RX_ATB_MEAS3 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_TX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_TX_PCS_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_TX_PCS_OUT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN_3 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_PCS_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_1 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_2 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_3 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_4 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_PCS_OUT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_ADAPT_ACK … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_ADAPT_FOM … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_TXPRE_DIR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_TXMAIN_DIR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_TXPOST_DIR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_LANE_NUMBER … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RESERVED_1 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RESERVED_2 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_ATE_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_TXRX_TERM_CTRL_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_OVRD_OUT_1 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_EQ_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_EQ_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_PH2_CAL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FSM_OVRD_CTL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_MEM_ADDR_MON … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_STATUS_MON … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_STARTUP_CAL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_ADAPT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_AFE_CAL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_DFE_CAL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_BYPASS_CAL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_REFLVL_CAL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_IQ_CAL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_AFE_ADAPT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_DFE_ADAPT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_SUP … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_TX_CMN_MODE … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_TX_RXDET … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_PWRUP … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_VCO_WAIT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_VCO_CAL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_CMNCAL_MPLL_STATUS … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_CONT_CAL_ADAPT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_CONT_ADAPT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_CONT_DATA_CAL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_CONT_PHASE_CAL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_RX_CONT_AFE_CAL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_FAST_FLAGS … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_CR_LOCK … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_TX_DCC_FLAGS … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_TX_DCC_STATUS … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_OCLA … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_TX_EQ_UPDATE_FLAG … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_CMNCAL_RCAL_STATUS … #define ixDPCSSYS_CR2_RAWLANEX_DIG_FSM_RX_IQ_PHASE_OFFSET … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RESET_RTN_REQ … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_RESET_IRQ … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_RATE_IRQ … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_PSTATE_IRQ … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_RESET_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_RATE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_IRQ_MASK … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_IRQ_MASK_2 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_DCC_ONDMD_IRQ … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_TX_RESET_IRQ … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_TX_REQ_IRQ … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_TX_RESET_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_IRQ_CTL_TX_REQ_IRQ_CLR … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PMA_XF_LANE_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PMA_XF_LANE_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PMA_XF_SUP_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PMA_XF_SUP_PMA_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PMA_XF_TX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PMA_XF_TX_PMA_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PMA_XF_RX_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PMA_XF_RX_PMA_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PMA_XF_LANE_RTUNE_CTL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PMA_XF_SUP_PMA_IN_1 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PMA_XF_MPHY_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PMA_XF_MPHY_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PMA_XF_RX_ADAPT_OVRD_OUT … #define ixDPCSSYS_CR2_RAWLANEX_DIG_TX_CTL_TX_FSM_CTL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_TX_CTL_TX_CLK_CTL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_TX_CTL_TX_DCC_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANEX_DIG_TX_CTL_OCLA … #define ixDPCSSYS_CR2_RAWLANEX_DIG_TX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR2_RAWLANEX_DIG_RX_CTL_RX_FSM_CTL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_RX_CTL_RX_LOS_MASK_CTL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL … #define ixDPCSSYS_CR2_RAWLANEX_DIG_RX_CTL_OFFCAN_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANEX_DIG_RX_CTL_ADAPT_CONT_STATUS … #define ixDPCSSYS_CR2_RAWLANEX_DIG_RX_CTL_UPCS_OCLA … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_ATE_RX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_ATE_TX_OVRD_IN … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_ATE_TX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_MASTER_MPLL_LOOP … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_ATE_RX_OVRD_IN_1 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_ATE_RX_OVRD_IN_2 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_ATE_RX_OVRD_IN_3 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_RX_OVRD_OUT_2 … #define ixDPCSSYS_CR2_RAWLANEX_DIG_PCS_XF_TX_OVRD_IN_2 … // addressBlock: dpcssys_dcio_dcio_dispdec // base address: 0x0 #define regDC_GENERICA … #define regDC_GENERICA_BASE_IDX … #define regDC_GENERICB … #define regDC_GENERICB_BASE_IDX … #define regDCIO_CLOCK_CNTL … #define regDCIO_CLOCK_CNTL_BASE_IDX … #define regDC_REF_CLK_CNTL … #define regDC_REF_CLK_CNTL_BASE_IDX … #define regUNIPHYA_LINK_CNTL … #define regUNIPHYA_LINK_CNTL_BASE_IDX … #define regUNIPHYA_CHANNEL_XBAR_CNTL … #define regUNIPHYA_CHANNEL_XBAR_CNTL_BASE_IDX … #define regUNIPHYB_LINK_CNTL … #define regUNIPHYB_LINK_CNTL_BASE_IDX … #define regUNIPHYB_CHANNEL_XBAR_CNTL … #define regUNIPHYB_CHANNEL_XBAR_CNTL_BASE_IDX … #define regUNIPHYC_LINK_CNTL … #define regUNIPHYC_LINK_CNTL_BASE_IDX … #define regUNIPHYC_CHANNEL_XBAR_CNTL … #define regUNIPHYC_CHANNEL_XBAR_CNTL_BASE_IDX … #define regUNIPHYD_CHANNEL_XBAR_CNTL … #define regUNIPHYD_CHANNEL_XBAR_CNTL_BASE_IDX … #define regUNIPHYE_CHANNEL_XBAR_CNTL … #define regUNIPHYE_CHANNEL_XBAR_CNTL_BASE_IDX … #define regDCIO_WRCMD_DELAY … #define regDCIO_WRCMD_DELAY_BASE_IDX … #define regDC_PINSTRAPS … #define regDC_PINSTRAPS_BASE_IDX … #define regINTERCEPT_STATE … #define regINTERCEPT_STATE_BASE_IDX … #define regDCIO_BL_PWM_FRAME_START_DISP_SEL … #define regDCIO_BL_PWM_FRAME_START_DISP_SEL_BASE_IDX … #define regDCIO_GSL_GENLK_PAD_CNTL … #define regDCIO_GSL_GENLK_PAD_CNTL_BASE_IDX … #define regDCIO_GSL_SWAPLOCK_PAD_CNTL … #define regDCIO_GSL_SWAPLOCK_PAD_CNTL_BASE_IDX … #define regDCIO_SOFT_RESET … #define regDCIO_SOFT_RESET_BASE_IDX … // addressBlock: dpcssys_dcio_dcio_chip_dispdec // base address: 0x0 #define regDC_GPIO_GENERIC_MASK … #define regDC_GPIO_GENERIC_MASK_BASE_IDX … #define regDC_GPIO_GENERIC_A … #define regDC_GPIO_GENERIC_A_BASE_IDX … #define regDC_GPIO_GENERIC_EN … #define regDC_GPIO_GENERIC_EN_BASE_IDX … #define regDC_GPIO_GENERIC_Y … #define regDC_GPIO_GENERIC_Y_BASE_IDX … #define regDC_GPIO_DDC1_MASK … #define regDC_GPIO_DDC1_MASK_BASE_IDX … #define regDC_GPIO_DDC1_A … #define regDC_GPIO_DDC1_A_BASE_IDX … #define regDC_GPIO_DDC1_EN … #define regDC_GPIO_DDC1_EN_BASE_IDX … #define regDC_GPIO_DDC1_Y … #define regDC_GPIO_DDC1_Y_BASE_IDX … #define regDC_GPIO_DDC2_MASK … #define regDC_GPIO_DDC2_MASK_BASE_IDX … #define regDC_GPIO_DDC2_A … #define regDC_GPIO_DDC2_A_BASE_IDX … #define regDC_GPIO_DDC2_EN … #define regDC_GPIO_DDC2_EN_BASE_IDX … #define regDC_GPIO_DDC2_Y … #define regDC_GPIO_DDC2_Y_BASE_IDX … #define regDC_GPIO_DDC3_MASK … #define regDC_GPIO_DDC3_MASK_BASE_IDX … #define regDC_GPIO_DDC3_A … #define regDC_GPIO_DDC3_A_BASE_IDX … #define regDC_GPIO_DDC3_EN … #define regDC_GPIO_DDC3_EN_BASE_IDX … #define regDC_GPIO_DDC3_Y … #define regDC_GPIO_DDC3_Y_BASE_IDX … #define regDC_GPIO_DDC4_MASK … #define regDC_GPIO_DDC4_MASK_BASE_IDX … #define regDC_GPIO_DDC4_A … #define regDC_GPIO_DDC4_A_BASE_IDX … #define regDC_GPIO_DDC4_EN … #define regDC_GPIO_DDC4_EN_BASE_IDX … #define regDC_GPIO_DDC4_Y … #define regDC_GPIO_DDC4_Y_BASE_IDX … #define regDC_GPIO_DDC5_MASK … #define regDC_GPIO_DDC5_MASK_BASE_IDX … #define regDC_GPIO_DDC5_A … #define regDC_GPIO_DDC5_A_BASE_IDX … #define regDC_GPIO_DDC5_EN … #define regDC_GPIO_DDC5_EN_BASE_IDX … #define regDC_GPIO_DDC5_Y … #define regDC_GPIO_DDC5_Y_BASE_IDX … #define regDC_GPIO_DDCVGA_MASK … #define regDC_GPIO_DDCVGA_MASK_BASE_IDX … #define regDC_GPIO_DDCVGA_A … #define regDC_GPIO_DDCVGA_A_BASE_IDX … #define regDC_GPIO_DDCVGA_EN … #define regDC_GPIO_DDCVGA_EN_BASE_IDX … #define regDC_GPIO_DDCVGA_Y … #define regDC_GPIO_DDCVGA_Y_BASE_IDX … #define regDC_GPIO_GENLK_MASK … #define regDC_GPIO_GENLK_MASK_BASE_IDX … #define regDC_GPIO_GENLK_A … #define regDC_GPIO_GENLK_A_BASE_IDX … #define regDC_GPIO_GENLK_EN … #define regDC_GPIO_GENLK_EN_BASE_IDX … #define regDC_GPIO_GENLK_Y … #define regDC_GPIO_GENLK_Y_BASE_IDX … #define regDC_GPIO_HPD_MASK … #define regDC_GPIO_HPD_MASK_BASE_IDX … #define regDC_GPIO_HPD_A … #define regDC_GPIO_HPD_A_BASE_IDX … #define regDC_GPIO_HPD_EN … #define regDC_GPIO_HPD_EN_BASE_IDX … #define regDC_GPIO_HPD_Y … #define regDC_GPIO_HPD_Y_BASE_IDX … #define regDC_GPIO_PWRSEQ0_EN … #define regDC_GPIO_PWRSEQ0_EN_BASE_IDX … #define regDC_GPIO_PAD_STRENGTH_1 … #define regDC_GPIO_PAD_STRENGTH_1_BASE_IDX … #define regDC_GPIO_PAD_STRENGTH_2 … #define regDC_GPIO_PAD_STRENGTH_2_BASE_IDX … #define regPHY_AUX_CNTL … #define regPHY_AUX_CNTL_BASE_IDX … #define regDC_GPIO_PWRSEQ1_EN … #define regDC_GPIO_PWRSEQ1_EN_BASE_IDX … #define regDC_GPIO_TX12_EN … #define regDC_GPIO_TX12_EN_BASE_IDX … #define regDC_GPIO_AUX_CTRL_0 … #define regDC_GPIO_AUX_CTRL_0_BASE_IDX … #define regDC_GPIO_AUX_CTRL_1 … #define regDC_GPIO_AUX_CTRL_1_BASE_IDX … #define regDC_GPIO_AUX_CTRL_2 … #define regDC_GPIO_AUX_CTRL_2_BASE_IDX … #define regDC_GPIO_RXEN … #define regDC_GPIO_RXEN_BASE_IDX … #define regDC_GPIO_PULLUPEN … #define regDC_GPIO_PULLUPEN_BASE_IDX … #define regDC_GPIO_AUX_CTRL_3 … #define regDC_GPIO_AUX_CTRL_3_BASE_IDX … #define regDC_GPIO_AUX_CTRL_4 … #define regDC_GPIO_AUX_CTRL_4_BASE_IDX … #define regDC_GPIO_AUX_CTRL_5 … #define regDC_GPIO_AUX_CTRL_5_BASE_IDX … #define regAUXI2C_PAD_ALL_PWR_OK … #define regAUXI2C_PAD_ALL_PWR_OK_BASE_IDX … // addressBlock: dpcssys_dcio_dcio_uniphy0_dispdec // base address: 0x0 // addressBlock: dpcssys_dpcs0_rdpcstx0_dispdec // base address: 0x0 #define regRDPCSTX0_RDPCSTX_CNTL … #define regRDPCSTX0_RDPCSTX_CNTL_BASE_IDX … #define regRDPCSTX0_RDPCSTX_CLOCK_CNTL … #define regRDPCSTX0_RDPCSTX_CLOCK_CNTL_BASE_IDX … #define regRDPCSTX0_RDPCSTX_INTERRUPT_CONTROL … #define regRDPCSTX0_RDPCSTX_INTERRUPT_CONTROL_BASE_IDX … #define regRDPCSTX0_RDPCS_TX_PLL_UPDATE_DATA … #define regRDPCSTX0_RDPCS_TX_PLL_UPDATE_DATA_BASE_IDX … #define regRDPCSTX0_RDPCS_TX_CR_ADDR … #define regRDPCSTX0_RDPCS_TX_CR_ADDR_BASE_IDX … #define regRDPCSTX0_RDPCS_TX_CR_DATA … #define regRDPCSTX0_RDPCS_TX_CR_DATA_BASE_IDX … #define regRDPCSTX0_RDPCS_TX_SRAM_CNTL … #define regRDPCSTX0_RDPCS_TX_SRAM_CNTL_BASE_IDX … #define regRDPCSTX0_RDPCSTX_SCRATCH … #define regRDPCSTX0_RDPCSTX_SCRATCH_BASE_IDX … #define regRDPCSTX0_RDPCSTX_SPARE … #define regRDPCSTX0_RDPCSTX_SPARE_BASE_IDX … #define regRDPCSTX0_RDPCSTX_CNTL2 … #define regRDPCSTX0_RDPCSTX_CNTL2_BASE_IDX … #define regRDPCSTX0_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG … #define regRDPCSTX0_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL0 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL0_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL1 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL1_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL2 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL2_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL3 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL3_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL4 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL4_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL5 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL5_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL6 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL6_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL7 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL7_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL8 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL8_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL9 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL9_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL10 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL10_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL11 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL11_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL12 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL12_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL13 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL13_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL14 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL14_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_FUSE0 … #define regRDPCSTX0_RDPCSTX_PHY_FUSE0_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_FUSE1 … #define regRDPCSTX0_RDPCSTX_PHY_FUSE1_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_FUSE2 … #define regRDPCSTX0_RDPCSTX_PHY_FUSE2_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_FUSE3 … #define regRDPCSTX0_RDPCSTX_PHY_FUSE3_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_RX_LD_VAL … #define regRDPCSTX0_RDPCSTX_PHY_RX_LD_VAL_BASE_IDX … #define regRDPCSTX0_RDPCSTX_DMCU_DPALT_PHY_CNTL3 … #define regRDPCSTX0_RDPCSTX_DMCU_DPALT_PHY_CNTL3_BASE_IDX … #define regRDPCSTX0_RDPCSTX_DMCU_DPALT_PHY_CNTL6 … #define regRDPCSTX0_RDPCSTX_DMCU_DPALT_PHY_CNTL6_BASE_IDX … #define regRDPCSTX0_RDPCSTX_DPALT_CONTROL_REG … #define regRDPCSTX0_RDPCSTX_DPALT_CONTROL_REG_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL15 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL15_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL16 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL16_BASE_IDX … #define regRDPCSTX0_RDPCSTX_PHY_CNTL17 … #define regRDPCSTX0_RDPCSTX_PHY_CNTL17_BASE_IDX … #define regRDPCSTX0_RDPCS_CNTL3 … #define regRDPCSTX0_RDPCS_CNTL3_BASE_IDX … #define regRDPCSTX0_RDPCS_TX_PLL_UPDATE_ADDR_OVRRD … #define regRDPCSTX0_RDPCS_TX_PLL_UPDATE_ADDR_OVRRD_BASE_IDX … #define regRDPCSTX0_RDPCS_TX_PLL_UPDATE_DATA_OVRRD … #define regRDPCSTX0_RDPCS_TX_PLL_UPDATE_DATA_OVRRD_BASE_IDX … // addressBlock: dpcssys_dpcssys_cr0_dispdec // base address: 0x0 #define regDPCSSYS_CR0_DPCSSYS_CR_ADDR … #define regDPCSSYS_CR0_DPCSSYS_CR_ADDR_BASE_IDX … #define regDPCSSYS_CR0_DPCSSYS_CR_DATA … #define regDPCSSYS_CR0_DPCSSYS_CR_DATA_BASE_IDX … // addressBlock: dpcssys_dcio_dcio_uniphy1_dispdec // base address: 0x360 #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED0 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED0_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED1 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED1_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED2 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED2_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED3 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED3_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED4 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED4_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED5 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED5_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED6 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED6_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED7 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED7_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED8 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED8_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED9 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED9_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED10 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED10_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED11 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED11_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED12 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED12_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED13 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED13_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED14 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED14_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED15 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED15_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED16 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED16_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED17 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED17_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED18 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED18_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED19 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED19_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED20 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED20_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED21 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED21_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED22 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED22_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED23 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED23_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED24 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED24_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED25 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED25_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED26 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED26_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED27 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED27_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED28 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED28_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED29 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED29_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED30 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED30_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED31 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED31_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED32 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED32_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED33 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED33_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED34 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED34_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED35 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED35_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED36 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED36_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED37 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED37_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED38 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED38_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED39 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED39_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED40 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED40_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED41 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED41_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED42 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED42_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED43 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED43_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED44 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED44_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED45 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED45_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED46 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED46_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED47 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED47_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED48 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED48_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED49 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED49_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED50 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED50_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED51 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED51_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED52 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED52_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED53 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED53_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED54 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED54_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED55 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED55_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED56 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED56_BASE_IDX … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED57 … #define regDCIO_UNIPHY1_UNIPHY_MACRO_CNTL_RESERVED57_BASE_IDX … // addressBlock: dpcssys_dpcs0_rdpcstx1_dispdec // base address: 0x360 #define regRDPCSTX1_RDPCSTX_CNTL … #define regRDPCSTX1_RDPCSTX_CNTL_BASE_IDX … #define regRDPCSTX1_RDPCSTX_CLOCK_CNTL … #define regRDPCSTX1_RDPCSTX_CLOCK_CNTL_BASE_IDX … #define regRDPCSTX1_RDPCSTX_INTERRUPT_CONTROL … #define regRDPCSTX1_RDPCSTX_INTERRUPT_CONTROL_BASE_IDX … #define regRDPCSTX1_RDPCS_TX_PLL_UPDATE_DATA … #define regRDPCSTX1_RDPCS_TX_PLL_UPDATE_DATA_BASE_IDX … #define regRDPCSTX1_RDPCS_TX_CR_ADDR … #define regRDPCSTX1_RDPCS_TX_CR_ADDR_BASE_IDX … #define regRDPCSTX1_RDPCS_TX_CR_DATA … #define regRDPCSTX1_RDPCS_TX_CR_DATA_BASE_IDX … #define regRDPCSTX1_RDPCS_TX_SRAM_CNTL … #define regRDPCSTX1_RDPCS_TX_SRAM_CNTL_BASE_IDX … #define regRDPCSTX1_RDPCSTX_SCRATCH … #define regRDPCSTX1_RDPCSTX_SCRATCH_BASE_IDX … #define regRDPCSTX1_RDPCSTX_SPARE … #define regRDPCSTX1_RDPCSTX_SPARE_BASE_IDX … #define regRDPCSTX1_RDPCSTX_CNTL2 … #define regRDPCSTX1_RDPCSTX_CNTL2_BASE_IDX … #define regRDPCSTX1_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG … #define regRDPCSTX1_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL0 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL0_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL1 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL1_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL2 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL2_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL3 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL3_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL4 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL4_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL5 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL5_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL6 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL6_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL7 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL7_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL8 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL8_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL9 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL9_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL10 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL10_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL11 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL11_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL12 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL12_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL13 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL13_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL14 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL14_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_FUSE0 … #define regRDPCSTX1_RDPCSTX_PHY_FUSE0_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_FUSE1 … #define regRDPCSTX1_RDPCSTX_PHY_FUSE1_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_FUSE2 … #define regRDPCSTX1_RDPCSTX_PHY_FUSE2_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_FUSE3 … #define regRDPCSTX1_RDPCSTX_PHY_FUSE3_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_RX_LD_VAL … #define regRDPCSTX1_RDPCSTX_PHY_RX_LD_VAL_BASE_IDX … #define regRDPCSTX1_RDPCSTX_DMCU_DPALT_PHY_CNTL3 … #define regRDPCSTX1_RDPCSTX_DMCU_DPALT_PHY_CNTL3_BASE_IDX … #define regRDPCSTX1_RDPCSTX_DMCU_DPALT_PHY_CNTL6 … #define regRDPCSTX1_RDPCSTX_DMCU_DPALT_PHY_CNTL6_BASE_IDX … #define regRDPCSTX1_RDPCSTX_DPALT_CONTROL_REG … #define regRDPCSTX1_RDPCSTX_DPALT_CONTROL_REG_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL15 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL15_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL16 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL16_BASE_IDX … #define regRDPCSTX1_RDPCSTX_PHY_CNTL17 … #define regRDPCSTX1_RDPCSTX_PHY_CNTL17_BASE_IDX … #define regRDPCSTX1_RDPCS_CNTL3 … #define regRDPCSTX1_RDPCS_CNTL3_BASE_IDX … #define regRDPCSTX1_RDPCS_TX_PLL_UPDATE_ADDR_OVRRD … #define regRDPCSTX1_RDPCS_TX_PLL_UPDATE_ADDR_OVRRD_BASE_IDX … #define regRDPCSTX1_RDPCS_TX_PLL_UPDATE_DATA_OVRRD … #define regRDPCSTX1_RDPCS_TX_PLL_UPDATE_DATA_OVRRD_BASE_IDX … // addressBlock: dpcssys_dpcssys_cr1_dispdec // base address: 0x360 #define regDPCSSYS_CR1_DPCSSYS_CR_ADDR … #define regDPCSSYS_CR1_DPCSSYS_CR_ADDR_BASE_IDX … #define regDPCSSYS_CR1_DPCSSYS_CR_DATA … #define regDPCSSYS_CR1_DPCSSYS_CR_DATA_BASE_IDX … // addressBlock: dpcssys_dpcs0_rdpcspipe0_dispdec // base address: 0x6c0 #define regRDPCSPIPE0_RDPCSPIPE_PHY_CNTL6 … #define regRDPCSPIPE0_RDPCSPIPE_PHY_CNTL6_BASE_IDX … // addressBlock: dpcssys_dcio_dcio_uniphy2_dispdec // base address: 0x6c0 #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED0 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED0_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED1 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED1_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED2 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED2_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED3 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED3_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED4 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED4_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED5 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED5_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED6 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED6_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED7 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED7_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED8 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED8_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED9 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED9_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED10 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED10_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED11 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED11_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED12 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED12_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED13 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED13_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED14 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED14_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED15 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED15_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED16 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED16_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED17 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED17_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED18 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED18_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED19 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED19_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED20 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED20_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED21 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED21_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED22 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED22_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED23 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED23_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED24 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED24_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED25 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED25_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED26 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED26_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED27 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED27_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED28 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED28_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED29 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED29_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED30 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED30_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED31 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED31_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED32 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED32_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED33 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED33_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED34 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED34_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED35 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED35_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED36 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED36_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED37 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED37_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED38 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED38_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED39 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED39_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED40 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED40_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED41 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED41_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED42 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED42_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED43 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED43_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED44 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED44_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED45 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED45_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED46 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED46_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED47 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED47_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED48 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED48_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED49 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED49_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED50 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED50_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED51 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED51_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED52 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED52_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED53 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED53_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED54 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED54_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED55 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED55_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED56 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED56_BASE_IDX … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED57 … #define regDCIO_UNIPHY2_UNIPHY_MACRO_CNTL_RESERVED57_BASE_IDX … // addressBlock: dpcssys_dpcs0_rdpcspipe1_dispdec // base address: 0xa20 #define regRDPCSPIPE1_RDPCSPIPE_PHY_CNTL6 … #define regRDPCSPIPE1_RDPCSPIPE_PHY_CNTL6_BASE_IDX … // addressBlock: dpcssys_dcio_dcio_uniphy3_dispdec // base address: 0xa20 #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED0 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED0_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED1 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED1_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED2 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED2_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED3 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED3_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED4 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED4_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED5 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED5_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED6 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED6_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED7 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED7_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED8 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED8_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED9 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED9_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED10 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED10_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED11 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED11_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED12 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED12_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED13 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED13_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED14 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED14_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED15 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED15_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED16 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED16_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED17 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED17_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED18 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED18_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED19 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED19_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED20 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED20_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED21 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED21_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED22 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED22_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED23 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED23_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED24 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED24_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED25 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED25_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED26 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED26_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED27 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED27_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED28 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED28_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED29 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED29_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED30 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED30_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED31 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED31_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED32 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED32_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED33 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED33_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED34 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED34_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED35 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED35_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED36 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED36_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED37 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED37_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED38 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED38_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED39 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED39_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED40 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED40_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED41 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED41_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED42 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED42_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED43 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED43_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED44 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED44_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED45 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED45_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED46 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED46_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED47 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED47_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED48 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED48_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED49 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED49_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED50 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED50_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED51 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED51_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED52 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED52_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED53 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED53_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED54 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED54_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED55 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED55_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED56 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED56_BASE_IDX … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED57 … #define regDCIO_UNIPHY3_UNIPHY_MACRO_CNTL_RESERVED57_BASE_IDX … // addressBlock: dpcssys_dcio_dcio_uniphy4_dispdec // base address: 0xd80 #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED0 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED0_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED1 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED1_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED2 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED2_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED3 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED3_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED4 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED4_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED5 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED5_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED6 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED6_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED7 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED7_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED8 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED8_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED9 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED9_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED10 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED10_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED11 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED11_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED12 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED12_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED13 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED13_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED14 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED14_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED15 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED15_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED16 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED16_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED17 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED17_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED18 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED18_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED19 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED19_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED20 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED20_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED21 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED21_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED22 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED22_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED23 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED23_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED24 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED24_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED25 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED25_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED26 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED26_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED27 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED27_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED28 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED28_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED29 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED29_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED30 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED30_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED31 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED31_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED32 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED32_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED33 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED33_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED34 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED34_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED35 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED35_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED36 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED36_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED37 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED37_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED38 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED38_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED39 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED39_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED40 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED40_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED41 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED41_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED42 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED42_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED43 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED43_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED44 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED44_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED45 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED45_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED46 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED46_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED47 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED47_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED48 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED48_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED49 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED49_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED50 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED50_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED51 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED51_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED52 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED52_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED53 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED53_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED54 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED54_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED55 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED55_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED56 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED56_BASE_IDX … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED57 … #define regDCIO_UNIPHY4_UNIPHY_MACRO_CNTL_RESERVED57_BASE_IDX … // addressBlock: dpcssys_dpcs0_rdpcstx2_dispdec // base address: 0xd80 #define regRDPCSTX2_RDPCSTX_CNTL … #define regRDPCSTX2_RDPCSTX_CNTL_BASE_IDX … #define regRDPCSTX2_RDPCSTX_CLOCK_CNTL … #define regRDPCSTX2_RDPCSTX_CLOCK_CNTL_BASE_IDX … #define regRDPCSTX2_RDPCSTX_INTERRUPT_CONTROL … #define regRDPCSTX2_RDPCSTX_INTERRUPT_CONTROL_BASE_IDX … #define regRDPCSTX2_RDPCS_TX_PLL_UPDATE_DATA … #define regRDPCSTX2_RDPCS_TX_PLL_UPDATE_DATA_BASE_IDX … #define regRDPCSTX2_RDPCS_TX_CR_ADDR … #define regRDPCSTX2_RDPCS_TX_CR_ADDR_BASE_IDX … #define regRDPCSTX2_RDPCS_TX_CR_DATA … #define regRDPCSTX2_RDPCS_TX_CR_DATA_BASE_IDX … #define regRDPCSTX2_RDPCS_TX_SRAM_CNTL … #define regRDPCSTX2_RDPCS_TX_SRAM_CNTL_BASE_IDX … #define regRDPCSTX2_RDPCSTX_SCRATCH … #define regRDPCSTX2_RDPCSTX_SCRATCH_BASE_IDX … #define regRDPCSTX2_RDPCSTX_SPARE … #define regRDPCSTX2_RDPCSTX_SPARE_BASE_IDX … #define regRDPCSTX2_RDPCSTX_CNTL2 … #define regRDPCSTX2_RDPCSTX_CNTL2_BASE_IDX … #define regRDPCSTX2_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG … #define regRDPCSTX2_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL0 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL0_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL1 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL1_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL2 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL2_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL3 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL3_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL4 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL4_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL5 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL5_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL6 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL6_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL7 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL7_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL8 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL8_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL9 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL9_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL10 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL10_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL11 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL11_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL12 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL12_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL13 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL13_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL14 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL14_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_FUSE0 … #define regRDPCSTX2_RDPCSTX_PHY_FUSE0_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_FUSE1 … #define regRDPCSTX2_RDPCSTX_PHY_FUSE1_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_FUSE2 … #define regRDPCSTX2_RDPCSTX_PHY_FUSE2_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_FUSE3 … #define regRDPCSTX2_RDPCSTX_PHY_FUSE3_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_RX_LD_VAL … #define regRDPCSTX2_RDPCSTX_PHY_RX_LD_VAL_BASE_IDX … #define regRDPCSTX2_RDPCSTX_DMCU_DPALT_PHY_CNTL3 … #define regRDPCSTX2_RDPCSTX_DMCU_DPALT_PHY_CNTL3_BASE_IDX … #define regRDPCSTX2_RDPCSTX_DMCU_DPALT_PHY_CNTL6 … #define regRDPCSTX2_RDPCSTX_DMCU_DPALT_PHY_CNTL6_BASE_IDX … #define regRDPCSTX2_RDPCSTX_DPALT_CONTROL_REG … #define regRDPCSTX2_RDPCSTX_DPALT_CONTROL_REG_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL15 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL15_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL16 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL16_BASE_IDX … #define regRDPCSTX2_RDPCSTX_PHY_CNTL17 … #define regRDPCSTX2_RDPCSTX_PHY_CNTL17_BASE_IDX … #define regRDPCSTX2_RDPCS_CNTL3 … #define regRDPCSTX2_RDPCS_CNTL3_BASE_IDX … #define regRDPCSTX2_RDPCS_TX_PLL_UPDATE_ADDR_OVRRD … #define regRDPCSTX2_RDPCS_TX_PLL_UPDATE_ADDR_OVRRD_BASE_IDX … #define regRDPCSTX2_RDPCS_TX_PLL_UPDATE_DATA_OVRRD … #define regRDPCSTX2_RDPCS_TX_PLL_UPDATE_DATA_OVRRD_BASE_IDX … // addressBlock: dpcssys_dpcssys_cr2_dispdec // base address: 0xd80 #define regDPCSSYS_CR2_DPCSSYS_CR_ADDR … #define regDPCSSYS_CR2_DPCSSYS_CR_ADDR_BASE_IDX … #define regDPCSSYS_CR2_DPCSSYS_CR_DATA … #define regDPCSSYS_CR2_DPCSSYS_CR_DATA_BASE_IDX … // addressBlock: dpcssys_pwrseq0_dispdec_pwrseq_dispdec // base address: 0x0 #define regPWRSEQ0_DC_GPIO_PWRSEQ_EN … #define regPWRSEQ0_DC_GPIO_PWRSEQ_EN_BASE_IDX … #define regPWRSEQ0_DC_GPIO_PWRSEQ_CTRL … #define regPWRSEQ0_DC_GPIO_PWRSEQ_CTRL_BASE_IDX … #define regPWRSEQ0_DC_GPIO_PWRSEQ_MASK … #define regPWRSEQ0_DC_GPIO_PWRSEQ_MASK_BASE_IDX … #define regPWRSEQ0_DC_GPIO_PWRSEQ_A_Y … #define regPWRSEQ0_DC_GPIO_PWRSEQ_A_Y_BASE_IDX … #define regPWRSEQ0_PANEL_PWRSEQ_CNTL … #define regPWRSEQ0_PANEL_PWRSEQ_CNTL_BASE_IDX … #define regPWRSEQ0_PANEL_PWRSEQ_STATE … #define regPWRSEQ0_PANEL_PWRSEQ_STATE_BASE_IDX … #define regPWRSEQ0_PANEL_PWRSEQ_DELAY1 … #define regPWRSEQ0_PANEL_PWRSEQ_DELAY1_BASE_IDX … #define regPWRSEQ0_PANEL_PWRSEQ_DELAY2 … #define regPWRSEQ0_PANEL_PWRSEQ_DELAY2_BASE_IDX … #define regPWRSEQ0_PANEL_PWRSEQ_REF_DIV1 … #define regPWRSEQ0_PANEL_PWRSEQ_REF_DIV1_BASE_IDX … #define regPWRSEQ0_BL_PWM_CNTL … #define regPWRSEQ0_BL_PWM_CNTL_BASE_IDX … #define regPWRSEQ0_BL_PWM_CNTL2 … #define regPWRSEQ0_BL_PWM_CNTL2_BASE_IDX … #define regPWRSEQ0_BL_PWM_PERIOD_CNTL … #define regPWRSEQ0_BL_PWM_PERIOD_CNTL_BASE_IDX … #define regPWRSEQ0_BL_PWM_GRP1_REG_LOCK … #define regPWRSEQ0_BL_PWM_GRP1_REG_LOCK_BASE_IDX … #define regPWRSEQ0_PANEL_PWRSEQ_REF_DIV2 … #define regPWRSEQ0_PANEL_PWRSEQ_REF_DIV2_BASE_IDX … #define regPWRSEQ0_PWRSEQ_SPARE … #define regPWRSEQ0_PWRSEQ_SPARE_BASE_IDX … // addressBlock: dpcssys_pwrseq1_dispdec_pwrseq_dispdec // base address: 0x1b0 #define regPWRSEQ1_DC_GPIO_PWRSEQ_EN … #define regPWRSEQ1_DC_GPIO_PWRSEQ_EN_BASE_IDX … #define regPWRSEQ1_DC_GPIO_PWRSEQ_CTRL … #define regPWRSEQ1_DC_GPIO_PWRSEQ_CTRL_BASE_IDX … #define regPWRSEQ1_DC_GPIO_PWRSEQ_MASK … #define regPWRSEQ1_DC_GPIO_PWRSEQ_MASK_BASE_IDX … #define regPWRSEQ1_DC_GPIO_PWRSEQ_A_Y … #define regPWRSEQ1_DC_GPIO_PWRSEQ_A_Y_BASE_IDX … #define regPWRSEQ1_PANEL_PWRSEQ_CNTL … #define regPWRSEQ1_PANEL_PWRSEQ_CNTL_BASE_IDX … #define regPWRSEQ1_PANEL_PWRSEQ_STATE … #define regPWRSEQ1_PANEL_PWRSEQ_STATE_BASE_IDX … #define regPWRSEQ1_PANEL_PWRSEQ_DELAY1 … #define regPWRSEQ1_PANEL_PWRSEQ_DELAY1_BASE_IDX … #define regPWRSEQ1_PANEL_PWRSEQ_DELAY2 … #define regPWRSEQ1_PANEL_PWRSEQ_DELAY2_BASE_IDX … #define regPWRSEQ1_PANEL_PWRSEQ_REF_DIV1 … #define regPWRSEQ1_PANEL_PWRSEQ_REF_DIV1_BASE_IDX … #define regPWRSEQ1_BL_PWM_CNTL … #define regPWRSEQ1_BL_PWM_CNTL_BASE_IDX … #define regPWRSEQ1_BL_PWM_CNTL2 … #define regPWRSEQ1_BL_PWM_CNTL2_BASE_IDX … #define regPWRSEQ1_BL_PWM_PERIOD_CNTL … #define regPWRSEQ1_BL_PWM_PERIOD_CNTL_BASE_IDX … #define regPWRSEQ1_BL_PWM_GRP1_REG_LOCK … #define regPWRSEQ1_BL_PWM_GRP1_REG_LOCK_BASE_IDX … #define regPWRSEQ1_PANEL_PWRSEQ_REF_DIV2 … #define regPWRSEQ1_PANEL_PWRSEQ_REF_DIV2_BASE_IDX … #define regPWRSEQ1_PWRSEQ_SPARE … #define regPWRSEQ1_PWRSEQ_SPARE_BASE_IDX … #endif
Codebase Browser
linux