/* SPDX-License-Identifier: GPL-2.0 */ /* * Copyright (c) 2017, The Linux Foundation. All rights reserved. */ #ifndef QCOM_PHY_QMP_PCIE_QHP_H_ #define QCOM_PHY_QMP_PCIE_QHP_H_ /* PCIE GEN3 COM registers */ #define PCIE_GEN3_QHP_COM_SSC_EN_CENTER … #define PCIE_GEN3_QHP_COM_SSC_PER1 … #define PCIE_GEN3_QHP_COM_SSC_PER2 … #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE1 … #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE2 … #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE1_MODE1 … #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE2_MODE1 … #define PCIE_GEN3_QHP_COM_BIAS_EN_CKBUFLR_EN … #define PCIE_GEN3_QHP_COM_CLK_ENABLE1 … #define PCIE_GEN3_QHP_COM_LOCK_CMP1_MODE0 … #define PCIE_GEN3_QHP_COM_LOCK_CMP2_MODE0 … #define PCIE_GEN3_QHP_COM_LOCK_CMP1_MODE1 … #define PCIE_GEN3_QHP_COM_LOCK_CMP2_MODE1 … #define PCIE_GEN3_QHP_COM_BGV_TRIM … #define PCIE_GEN3_QHP_COM_CP_CTRL_MODE0 … #define PCIE_GEN3_QHP_COM_CP_CTRL_MODE1 … #define PCIE_GEN3_QHP_COM_PLL_RCTRL_MODE0 … #define PCIE_GEN3_QHP_COM_PLL_RCTRL_MODE1 … #define PCIE_GEN3_QHP_COM_PLL_CCTRL_MODE0 … #define PCIE_GEN3_QHP_COM_PLL_CCTRL_MODE1 … #define PCIE_GEN3_QHP_COM_SYSCLK_EN_SEL … #define PCIE_GEN3_QHP_COM_RESTRIM_CTRL2 … #define PCIE_GEN3_QHP_COM_LOCK_CMP_EN … #define PCIE_GEN3_QHP_COM_DEC_START_MODE0 … #define PCIE_GEN3_QHP_COM_DEC_START_MODE1 … #define PCIE_GEN3_QHP_COM_DIV_FRAC_START1_MODE0 … #define PCIE_GEN3_QHP_COM_DIV_FRAC_START2_MODE0 … #define PCIE_GEN3_QHP_COM_DIV_FRAC_START3_MODE0 … #define PCIE_GEN3_QHP_COM_DIV_FRAC_START1_MODE1 … #define PCIE_GEN3_QHP_COM_DIV_FRAC_START2_MODE1 … #define PCIE_GEN3_QHP_COM_DIV_FRAC_START3_MODE1 … #define PCIE_GEN3_QHP_COM_INTEGLOOP_GAIN0_MODE0 … #define PCIE_GEN3_QHP_COM_INTEGLOOP_GAIN0_MODE1 … #define PCIE_GEN3_QHP_COM_VCO_TUNE_MAP … #define PCIE_GEN3_QHP_COM_BG_CTRL … #define PCIE_GEN3_QHP_COM_CLK_SELECT … #define PCIE_GEN3_QHP_COM_HSCLK_SEL1 … #define PCIE_GEN3_QHP_COM_CORECLK_DIV … #define PCIE_GEN3_QHP_COM_CORE_CLK_EN … #define PCIE_GEN3_QHP_COM_CMN_CONFIG … #define PCIE_GEN3_QHP_COM_SVS_MODE_CLK_SEL … #define PCIE_GEN3_QHP_COM_CORECLK_DIV_MODE1 … #define PCIE_GEN3_QHP_COM_CMN_MODE … #define PCIE_GEN3_QHP_COM_VREGCLK_DIV1 … #define PCIE_GEN3_QHP_COM_VREGCLK_DIV2 … /* PCIE GEN3 QHP Lane registers */ #define PCIE_GEN3_QHP_L0_DRVR_CTRL0 … #define PCIE_GEN3_QHP_L0_DRVR_CTRL1 … #define PCIE_GEN3_QHP_L0_DRVR_CTRL2 … #define PCIE_GEN3_QHP_L0_DRVR_TAP_EN … #define PCIE_GEN3_QHP_L0_TX_BAND_MODE … #define PCIE_GEN3_QHP_L0_LANE_MODE … #define PCIE_GEN3_QHP_L0_PARALLEL_RATE … #define PCIE_GEN3_QHP_L0_CML_CTRL_MODE0 … #define PCIE_GEN3_QHP_L0_CML_CTRL_MODE1 … #define PCIE_GEN3_QHP_L0_CML_CTRL_MODE2 … #define PCIE_GEN3_QHP_L0_PREAMP_CTRL_MODE1 … #define PCIE_GEN3_QHP_L0_PREAMP_CTRL_MODE2 … #define PCIE_GEN3_QHP_L0_MIXER_CTRL_MODE0 … #define PCIE_GEN3_QHP_L0_MIXER_CTRL_MODE1 … #define PCIE_GEN3_QHP_L0_MIXER_CTRL_MODE2 … #define PCIE_GEN3_QHP_L0_CTLE_THRESH_DFE … #define PCIE_GEN3_QHP_L0_CGA_THRESH_DFE … #define PCIE_GEN3_QHP_L0_RXENGINE_EN0 … #define PCIE_GEN3_QHP_L0_CTLE_TRAIN_TIME … #define PCIE_GEN3_QHP_L0_CTLE_DFE_OVRLP_TIME … #define PCIE_GEN3_QHP_L0_DFE_REFRESH_TIME … #define PCIE_GEN3_QHP_L0_DFE_ENABLE_TIME … #define PCIE_GEN3_QHP_L0_VGA_GAIN … #define PCIE_GEN3_QHP_L0_DFE_GAIN … #define PCIE_GEN3_QHP_L0_EQ_GAIN … #define PCIE_GEN3_QHP_L0_OFFSET_GAIN … #define PCIE_GEN3_QHP_L0_PRE_GAIN … #define PCIE_GEN3_QHP_L0_VGA_INITVAL … #define PCIE_GEN3_QHP_L0_EQ_INTVAL … #define PCIE_GEN3_QHP_L0_EDAC_INITVAL … #define PCIE_GEN3_QHP_L0_RXEQ_INITB0 … #define PCIE_GEN3_QHP_L0_RXEQ_INITB1 … #define PCIE_GEN3_QHP_L0_RCVRDONE_THRESH1 … #define PCIE_GEN3_QHP_L0_RXEQ_CTRL … #define PCIE_GEN3_QHP_L0_UCDR_FO_GAIN_MODE0 … #define PCIE_GEN3_QHP_L0_UCDR_FO_GAIN_MODE1 … #define PCIE_GEN3_QHP_L0_UCDR_FO_GAIN_MODE2 … #define PCIE_GEN3_QHP_L0_UCDR_SO_GAIN_MODE0 … #define PCIE_GEN3_QHP_L0_UCDR_SO_GAIN_MODE1 … #define PCIE_GEN3_QHP_L0_UCDR_SO_GAIN_MODE2 … #define PCIE_GEN3_QHP_L0_UCDR_SO_CONFIG … #define PCIE_GEN3_QHP_L0_RX_BAND … #define PCIE_GEN3_QHP_L0_RX_RCVR_PATH1_MODE0 … #define PCIE_GEN3_QHP_L0_RX_RCVR_PATH1_MODE1 … #define PCIE_GEN3_QHP_L0_RX_RCVR_PATH1_MODE2 … #define PCIE_GEN3_QHP_L0_SIGDET_ENABLES … #define PCIE_GEN3_QHP_L0_SIGDET_CNTRL … #define PCIE_GEN3_QHP_L0_SIGDET_DEGLITCH_CNTRL … #define PCIE_GEN3_QHP_L0_DCC_GAIN … #define PCIE_GEN3_QHP_L0_RSM_START … #define PCIE_GEN3_QHP_L0_RX_EN_SIGNAL … #define PCIE_GEN3_QHP_L0_PSM_RX_EN_CAL … #define PCIE_GEN3_QHP_L0_RX_MISC_CNTRL0 … #define PCIE_GEN3_QHP_L0_TS0_TIMER … #define PCIE_GEN3_QHP_L0_DLL_HIGHDATARATE … #define PCIE_GEN3_QHP_L0_RX_RESETCODE_OFFSET … /* PCIE GEN3 PCS registers */ #define PCIE_GEN3_QHP_PHY_TXMGN_MAIN_V0_M3P5DB … #define PCIE_GEN3_QHP_PHY_TXMGN_POST_V0_M3P5DB … #define PCIE_GEN3_QHP_PHY_TXMGN_MAIN_V0_M6DB … #define PCIE_GEN3_QHP_PHY_TXMGN_POST_V0_M6DB … #define PCIE_GEN3_QHP_PHY_POWER_STATE_CONFIG … #define PCIE_GEN3_QHP_PHY_POWER_STATE_CONFIG5 … #define PCIE_GEN3_QHP_PHY_PCS_TX_RX_CONFIG … #endif
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