/* SPDX-License-Identifier: GPL-2.0-only */ /* * Copyright (C) 2013 NVIDIA Corporation */ #ifndef DRM_TEGRA_DSI_H #define DRM_TEGRA_DSI_H #define DSI_INCR_SYNCPT … #define DSI_INCR_SYNCPT_CONTROL … #define DSI_INCR_SYNCPT_ERROR … #define DSI_CTXSW … #define DSI_RD_DATA … #define DSI_WR_DATA … #define DSI_POWER_CONTROL … #define DSI_POWER_CONTROL_ENABLE … #define DSI_INT_ENABLE … #define DSI_INT_STATUS … #define DSI_INT_MASK … #define DSI_HOST_CONTROL … #define DSI_HOST_CONTROL_FIFO_RESET … #define DSI_HOST_CONTROL_CRC_RESET … #define DSI_HOST_CONTROL_TX_TRIG_SOL … #define DSI_HOST_CONTROL_TX_TRIG_FIFO … #define DSI_HOST_CONTROL_TX_TRIG_HOST … #define DSI_HOST_CONTROL_RAW … #define DSI_HOST_CONTROL_HS … #define DSI_HOST_CONTROL_FIFO_SEL … #define DSI_HOST_CONTROL_IMM_BTA … #define DSI_HOST_CONTROL_PKT_BTA … #define DSI_HOST_CONTROL_CS … #define DSI_HOST_CONTROL_ECC … #define DSI_CONTROL … #define DSI_CONTROL_HS_CLK_CTRL … #define DSI_CONTROL_CHANNEL(c) … #define DSI_CONTROL_FORMAT(f) … #define DSI_CONTROL_TX_TRIG(x) … #define DSI_CONTROL_LANES(n) … #define DSI_CONTROL_DCS_ENABLE … #define DSI_CONTROL_SOURCE(s) … #define DSI_CONTROL_VIDEO_ENABLE … #define DSI_CONTROL_HOST_ENABLE … #define DSI_SOL_DELAY … #define DSI_MAX_THRESHOLD … #define DSI_TRIGGER … #define DSI_TRIGGER_HOST … #define DSI_TRIGGER_VIDEO … #define DSI_TX_CRC … #define DSI_STATUS … #define DSI_STATUS_IDLE … #define DSI_STATUS_UNDERFLOW … #define DSI_STATUS_OVERFLOW … #define DSI_INIT_SEQ_CONTROL … #define DSI_INIT_SEQ_DATA_0 … #define DSI_INIT_SEQ_DATA_1 … #define DSI_INIT_SEQ_DATA_2 … #define DSI_INIT_SEQ_DATA_3 … #define DSI_INIT_SEQ_DATA_4 … #define DSI_INIT_SEQ_DATA_5 … #define DSI_INIT_SEQ_DATA_6 … #define DSI_INIT_SEQ_DATA_7 … #define DSI_PKT_SEQ_0_LO … #define DSI_PKT_SEQ_0_HI … #define DSI_PKT_SEQ_1_LO … #define DSI_PKT_SEQ_1_HI … #define DSI_PKT_SEQ_2_LO … #define DSI_PKT_SEQ_2_HI … #define DSI_PKT_SEQ_3_LO … #define DSI_PKT_SEQ_3_HI … #define DSI_PKT_SEQ_4_LO … #define DSI_PKT_SEQ_4_HI … #define DSI_PKT_SEQ_5_LO … #define DSI_PKT_SEQ_5_HI … #define DSI_DCS_CMDS … #define DSI_PKT_LEN_0_1 … #define DSI_PKT_LEN_2_3 … #define DSI_PKT_LEN_4_5 … #define DSI_PKT_LEN_6_7 … #define DSI_PHY_TIMING_0 … #define DSI_PHY_TIMING_1 … #define DSI_PHY_TIMING_2 … #define DSI_BTA_TIMING … #define DSI_TIMING_FIELD(value, period, hwinc) … #define DSI_TIMEOUT_0 … #define DSI_TIMEOUT_LRX(x) … #define DSI_TIMEOUT_HTX(x) … #define DSI_TIMEOUT_1 … #define DSI_TIMEOUT_PR(x) … #define DSI_TIMEOUT_TA(x) … #define DSI_TO_TALLY … #define DSI_TALLY_TA(x) … #define DSI_TALLY_LRX(x) … #define DSI_TALLY_HTX(x) … #define DSI_PAD_CONTROL_0 … #define DSI_PAD_CONTROL_VS1_PDIO(x) … #define DSI_PAD_CONTROL_VS1_PDIO_CLK … #define DSI_PAD_CONTROL_VS1_PULLDN(x) … #define DSI_PAD_CONTROL_VS1_PULLDN_CLK … #define DSI_PAD_CONTROL_CD … #define DSI_PAD_CD_STATUS … #define DSI_VIDEO_MODE_CONTROL … #define DSI_PAD_CONTROL_1 … #define DSI_PAD_CONTROL_2 … #define DSI_PAD_OUT_CLK(x) … #define DSI_PAD_LP_DN(x) … #define DSI_PAD_LP_UP(x) … #define DSI_PAD_SLEW_DN(x) … #define DSI_PAD_SLEW_UP(x) … #define DSI_PAD_CONTROL_3 … #define DSI_PAD_PREEMP_PD_CLK(x) … #define DSI_PAD_PREEMP_PU_CLK(x) … #define DSI_PAD_PREEMP_PD(x) … #define DSI_PAD_PREEMP_PU(x) … #define DSI_PAD_CONTROL_4 … #define DSI_GANGED_MODE_CONTROL … #define DSI_GANGED_MODE_CONTROL_ENABLE … #define DSI_GANGED_MODE_START … #define DSI_GANGED_MODE_SIZE … #define DSI_RAW_DATA_BYTE_COUNT … #define DSI_ULTRA_LOW_POWER_CONTROL … #define DSI_INIT_SEQ_DATA_8 … #define DSI_INIT_SEQ_DATA_9 … #define DSI_INIT_SEQ_DATA_10 … #define DSI_INIT_SEQ_DATA_11 … #define DSI_INIT_SEQ_DATA_12 … #define DSI_INIT_SEQ_DATA_13 … #define DSI_INIT_SEQ_DATA_14 … #define DSI_INIT_SEQ_DATA_15 … /* * pixel format as used in the DSI_CONTROL_FORMAT field */ enum tegra_dsi_format { … }; #endif
Codebase Browser
linux