/* SPDX-License-Identifier: GPL-2.0-only */ /* * Copyright (C) 2012 Freescale Semiconductor, Inc. */ #ifndef __LINUX_IMX6Q_IOMUXC_GPR_H #define __LINUX_IMX6Q_IOMUXC_GPR_H #include <linux/bitops.h> #define IOMUXC_GPR0 … #define IOMUXC_GPR1 … #define IOMUXC_GPR2 … #define IOMUXC_GPR3 … #define IOMUXC_GPR4 … #define IOMUXC_GPR5 … #define IOMUXC_GPR6 … #define IOMUXC_GPR7 … #define IOMUXC_GPR8 … #define IOMUXC_GPR9 … #define IOMUXC_GPR10 … #define IOMUXC_GPR11 … #define IOMUXC_GPR12 … #define IOMUXC_GPR13 … #define IMX6Q_GPR0_CLOCK_8_MUX_SEL_MASK … #define IMX6Q_GPR0_CLOCK_8_MUX_SEL_AUDMUX_RXCLK_P7_MUXED … #define IMX6Q_GPR0_CLOCK_8_MUX_SEL_AUDMUX_RXCLK_P7 … #define IMX6Q_GPR0_CLOCK_8_MUX_SEL_SSI3_SSI_SRCK … #define IMX6Q_GPR0_CLOCK_8_MUX_SEL_SSI3_RX_BIT_CLK … #define IMX6Q_GPR0_CLOCK_0_MUX_SEL_MASK … #define IMX6Q_GPR0_CLOCK_0_MUX_SEL_ESAI1_IPP_IND_SCKR_MUXED … #define IMX6Q_GPR0_CLOCK_0_MUX_SEL_ESAI1_IPP_IND_SCKR … #define IMX6Q_GPR0_CLOCK_0_MUX_SEL_ESAI1_IPP_DO_SCKR … #define IMX6Q_GPR0_CLOCK_B_MUX_SEL_MASK … #define IMX6Q_GPR0_CLOCK_B_MUX_SEL_AUDMUX_TXCLK_P7_MUXED … #define IMX6Q_GPR0_CLOCK_B_MUX_SEL_AUDMUX_TXCLK_P7 … #define IMX6Q_GPR0_CLOCK_B_MUX_SEL_SSI3_SSI_STCK … #define IMX6Q_GPR0_CLOCK_B_MUX_SEL_SSI3_TX_BIT_CLK … #define IMX6Q_GPR0_CLOCK_3_MUX_SEL_MASK … #define IMX6Q_GPR0_CLOCK_3_MUX_SEL_AUDMUX_RXCLK_P7_MUXED … #define IMX6Q_GPR0_CLOCK_3_MUX_SEL_AUDMUX_RXCLK_P7 … #define IMX6Q_GPR0_CLOCK_3_MUX_SEL_SSI3_SSI_SRCK … #define IMX6Q_GPR0_CLOCK_3_MUX_SEL_SSI3_RX_BIT_CLK … #define IMX6Q_GPR0_CLOCK_A_MUX_SEL_MASK … #define IMX6Q_GPR0_CLOCK_A_MUX_SEL_AUDMUX_TXCLK_P2_MUXED … #define IMX6Q_GPR0_CLOCK_A_MUX_SEL_AUDMUX_TXCLK_P2 … #define IMX6Q_GPR0_CLOCK_A_MUX_SEL_SSI2_SSI_STCK … #define IMX6Q_GPR0_CLOCK_A_MUX_SEL_SSI2_TX_BIT_CLK … #define IMX6Q_GPR0_CLOCK_2_MUX_SEL_MASK … #define IMX6Q_GPR0_CLOCK_2_MUX_SEL_AUDMUX_RXCLK_P2_MUXED … #define IMX6Q_GPR0_CLOCK_2_MUX_SEL_AUDMUX_RXCLK_P2 … #define IMX6Q_GPR0_CLOCK_2_MUX_SEL_SSI2_SSI_SRCK … #define IMX6Q_GPR0_CLOCK_2_MUX_SEL_SSI2_RX_BIT_CLK … #define IMX6Q_GPR0_CLOCK_9_MUX_SEL_MASK … #define IMX6Q_GPR0_CLOCK_9_MUX_SEL_AUDMUX_TXCLK_P1_MUXED … #define IMX6Q_GPR0_CLOCK_9_MUX_SEL_AUDMUX_TXCLK_P1 … #define IMX6Q_GPR0_CLOCK_9_MUX_SEL_SSI1_SSI_STCK … #define IMX6Q_GPR0_CLOCK_9_MUX_SEL_SSI1_SSI_TX_BIT_CLK … #define IMX6Q_GPR0_CLOCK_1_MUX_SEL_MASK … #define IMX6Q_GPR0_CLOCK_1_MUX_SEL_AUDMUX_RXCLK_P1_MUXED … #define IMX6Q_GPR0_CLOCK_1_MUX_SEL_AUDMUX_RXCLK_P1 … #define IMX6Q_GPR0_CLOCK_1_MUX_SEL_SSI1_SSI_SRCK … #define IMX6Q_GPR0_CLOCK_1_MUX_SEL_SSI1_SSI_RX_BIT_CLK … #define IMX6Q_GPR0_TX_CLK2_MUX_SEL_MASK … #define IMX6Q_GPR0_TX_CLK2_MUX_SEL_ASRCK_CLK1 … #define IMX6Q_GPR0_TX_CLK2_MUX_SEL_ASRCK_CLK2 … #define IMX6Q_GPR0_TX_CLK2_MUX_SEL_ASRCK_CLK3 … #define IMX6Q_GPR0_DMAREQ_MUX_SEL7_MASK … #define IMX6Q_GPR0_DMAREQ_MUX_SEL7_SPDIF … #define IMX6Q_GPR0_DMAREQ_MUX_SEL7_IOMUX … #define IMX6Q_GPR0_DMAREQ_MUX_SEL6_MASK … #define IMX6Q_GPR0_DMAREQ_MUX_SEL6_ESAI … #define IMX6Q_GPR0_DMAREQ_MUX_SEL6_I2C3 … #define IMX6Q_GPR0_DMAREQ_MUX_SEL5_MASK … #define IMX6Q_GPR0_DMAREQ_MUX_SEL5_ECSPI4 … #define IMX6Q_GPR0_DMAREQ_MUX_SEL5_EPIT2 … #define IMX6Q_GPR0_DMAREQ_MUX_SEL4_MASK … #define IMX6Q_GPR0_DMAREQ_MUX_SEL4_ECSPI4 … #define IMX6Q_GPR0_DMAREQ_MUX_SEL4_I2C1 … #define IMX6Q_GPR0_DMAREQ_MUX_SEL3_MASK … #define IMX6Q_GPR0_DMAREQ_MUX_SEL3_ECSPI2 … #define IMX6Q_GPR0_DMAREQ_MUX_SEL3_I2C1 … #define IMX6Q_GPR0_DMAREQ_MUX_SEL2_MASK … #define IMX6Q_GPR0_DMAREQ_MUX_SEL2_ECSPI1 … #define IMX6Q_GPR0_DMAREQ_MUX_SEL2_I2C2 … #define IMX6Q_GPR0_DMAREQ_MUX_SEL1_MASK … #define IMX6Q_GPR0_DMAREQ_MUX_SEL1_ECSPI1 … #define IMX6Q_GPR0_DMAREQ_MUX_SEL1_I2C3 … #define IMX6Q_GPR0_DMAREQ_MUX_SEL0_MASK … #define IMX6Q_GPR0_DMAREQ_MUX_SEL0_IPU1 … #define IMX6Q_GPR0_DMAREQ_MUX_SEL0_IOMUX … #define IMX6Q_GPR1_PCIE_REQ_MASK … #define IMX6Q_GPR1_PCIE_SW_RST … #define IMX6Q_GPR1_PCIE_EXIT_L1 … #define IMX6Q_GPR1_PCIE_RDY_L23 … #define IMX6Q_GPR1_PCIE_ENTER_L1 … #define IMX6Q_GPR1_MIPI_COLOR_SW … #define IMX6Q_GPR1_DPI_OFF … #define IMX6Q_GPR1_EXC_MON_MASK … #define IMX6Q_GPR1_EXC_MON_OKAY … #define IMX6Q_GPR1_EXC_MON_SLVE … #define IMX6Q_GPR1_ENET_CLK_SEL_MASK … #define IMX6Q_GPR1_ENET_CLK_SEL_PAD … #define IMX6Q_GPR1_ENET_CLK_SEL_ANATOP … #define IMX6Q_GPR1_MIPI_IPU2_MUX_MASK … #define IMX6Q_GPR1_MIPI_IPU2_MUX_GASKET … #define IMX6Q_GPR1_MIPI_IPU2_MUX_IOMUX … #define IMX6Q_GPR1_MIPI_IPU1_MUX_MASK … #define IMX6Q_GPR1_MIPI_IPU1_MUX_GASKET … #define IMX6Q_GPR1_MIPI_IPU1_MUX_IOMUX … #define IMX6Q_GPR1_PCIE_TEST_PD … #define IMX6Q_GPR1_IPU_VPU_MUX_MASK … #define IMX6Q_GPR1_IPU_VPU_MUX_IPU1 … #define IMX6Q_GPR1_IPU_VPU_MUX_IPU2 … #define IMX6Q_GPR1_PCIE_REF_CLK_EN … #define IMX6Q_GPR1_USB_EXP_MODE … #define IMX6Q_GPR1_PCIE_INT … #define IMX6Q_GPR1_USB_OTG_ID_SEL_MASK … #define IMX6Q_GPR1_USB_OTG_ID_SEL_ENET_RX_ER … #define IMX6Q_GPR1_USB_OTG_ID_SEL_GPIO_1 … #define IMX6Q_GPR1_GINT … #define IMX6Q_GPR1_ADDRS3_MASK … #define IMX6Q_GPR1_ADDRS3_32MB … #define IMX6Q_GPR1_ADDRS3_64MB … #define IMX6Q_GPR1_ADDRS3_128MB … #define IMX6Q_GPR1_ACT_CS3 … #define IMX6Q_GPR1_ADDRS2_MASK … #define IMX6Q_GPR1_ACT_CS2 … #define IMX6Q_GPR1_ADDRS1_MASK … #define IMX6Q_GPR1_ACT_CS1 … #define IMX6Q_GPR1_ADDRS0_MASK … #define IMX6Q_GPR1_ACT_CS0 … #define IMX6Q_GPR2_COUNTER_RESET_VAL_MASK … #define IMX6Q_GPR2_COUNTER_RESET_VAL_5 … #define IMX6Q_GPR2_COUNTER_RESET_VAL_3 … #define IMX6Q_GPR2_COUNTER_RESET_VAL_4 … #define IMX6Q_GPR2_COUNTER_RESET_VAL_6 … #define IMX6Q_GPR2_LVDS_CLK_SHIFT_MASK … #define IMX6Q_GPR2_LVDS_CLK_SHIFT_0 … #define IMX6Q_GPR2_LVDS_CLK_SHIFT_1 … #define IMX6Q_GPR2_LVDS_CLK_SHIFT_2 … #define IMX6Q_GPR2_LVDS_CLK_SHIFT_3 … #define IMX6Q_GPR2_LVDS_CLK_SHIFT_4 … #define IMX6Q_GPR2_LVDS_CLK_SHIFT_5 … #define IMX6Q_GPR2_LVDS_CLK_SHIFT_6 … #define IMX6Q_GPR2_LVDS_CLK_SHIFT_7 … #define IMX6Q_GPR2_BGREF_RRMODE_MASK … #define IMX6Q_GPR2_BGREF_RRMODE_EXT_RESISTOR … #define IMX6Q_GPR2_BGREF_RRMODE_INT_RESISTOR … #define IMX6Q_GPR2_DI1_VS_POLARITY_MASK … #define IMX6Q_GPR2_DI1_VS_POLARITY_ACTIVE_H … #define IMX6Q_GPR2_DI1_VS_POLARITY_ACTIVE_L … #define IMX6Q_GPR2_DI0_VS_POLARITY_MASK … #define IMX6Q_GPR2_DI0_VS_POLARITY_ACTIVE_H … #define IMX6Q_GPR2_DI0_VS_POLARITY_ACTIVE_L … #define IMX6Q_GPR2_BIT_MAPPING_CH1_MASK … #define IMX6Q_GPR2_BIT_MAPPING_CH1_SPWG … #define IMX6Q_GPR2_BIT_MAPPING_CH1_JEIDA … #define IMX6Q_GPR2_DATA_WIDTH_CH1_MASK … #define IMX6Q_GPR2_DATA_WIDTH_CH1_18BIT … #define IMX6Q_GPR2_DATA_WIDTH_CH1_24BIT … #define IMX6Q_GPR2_BIT_MAPPING_CH0_MASK … #define IMX6Q_GPR2_BIT_MAPPING_CH0_SPWG … #define IMX6Q_GPR2_BIT_MAPPING_CH0_JEIDA … #define IMX6Q_GPR2_DATA_WIDTH_CH0_MASK … #define IMX6Q_GPR2_DATA_WIDTH_CH0_18BIT … #define IMX6Q_GPR2_DATA_WIDTH_CH0_24BIT … #define IMX6Q_GPR2_SPLIT_MODE_EN … #define IMX6Q_GPR2_CH1_MODE_MASK … #define IMX6Q_GPR2_CH1_MODE_DISABLE … #define IMX6Q_GPR2_CH1_MODE_EN_ROUTE_DI0 … #define IMX6Q_GPR2_CH1_MODE_EN_ROUTE_DI1 … #define IMX6Q_GPR2_CH0_MODE_MASK … #define IMX6Q_GPR2_CH0_MODE_DISABLE … #define IMX6Q_GPR2_CH0_MODE_EN_ROUTE_DI0 … #define IMX6Q_GPR2_CH0_MODE_EN_ROUTE_DI1 … #define IMX6Q_GPR3_GPU_DBG_MASK … #define IMX6Q_GPR3_GPU_DBG_GPU3D … #define IMX6Q_GPR3_GPU_DBG_GPU2D … #define IMX6Q_GPR3_GPU_DBG_OPENVG … #define IMX6Q_GPR3_BCH_WR_CACHE_CTL … #define IMX6Q_GPR3_BCH_RD_CACHE_CTL … #define IMX6Q_GPR3_USDHCX_WR_CACHE_CTL … #define IMX6Q_GPR3_USDHCX_RD_CACHE_CTL … #define IMX6Q_GPR3_OCRAM_CTL_MASK … #define IMX6Q_GPR3_OCRAM_STATUS_MASK … #define IMX6Q_GPR3_CORE3_DBG_ACK_EN … #define IMX6Q_GPR3_CORE2_DBG_ACK_EN … #define IMX6Q_GPR3_CORE1_DBG_ACK_EN … #define IMX6Q_GPR3_CORE0_DBG_ACK_EN … #define IMX6Q_GPR3_TZASC2_BOOT_LOCK … #define IMX6Q_GPR3_TZASC1_BOOT_LOCK … #define IMX6Q_GPR3_IPU_DIAG_MASK … #define IMX6Q_GPR3_LVDS1_MUX_CTL_MASK … #define IMX6Q_GPR3_LVDS1_MUX_CTL_IPU1_DI0 … #define IMX6Q_GPR3_LVDS1_MUX_CTL_IPU1_DI1 … #define IMX6Q_GPR3_LVDS1_MUX_CTL_IPU2_DI0 … #define IMX6Q_GPR3_LVDS1_MUX_CTL_IPU2_DI1 … #define IMX6Q_GPR3_LVDS0_MUX_CTL_MASK … #define IMX6Q_GPR3_LVDS0_MUX_CTL_IPU1_DI0 … #define IMX6Q_GPR3_LVDS0_MUX_CTL_IPU1_DI1 … #define IMX6Q_GPR3_LVDS0_MUX_CTL_IPU2_DI0 … #define IMX6Q_GPR3_LVDS0_MUX_CTL_IPU2_DI1 … #define IMX6Q_GPR3_MIPI_MUX_CTL_SHIFT … #define IMX6Q_GPR3_MIPI_MUX_CTL_MASK … #define IMX6Q_GPR3_MIPI_MUX_CTL_IPU1_DI0 … #define IMX6Q_GPR3_MIPI_MUX_CTL_IPU1_DI1 … #define IMX6Q_GPR3_MIPI_MUX_CTL_IPU2_DI0 … #define IMX6Q_GPR3_MIPI_MUX_CTL_IPU2_DI1 … #define IMX6Q_GPR3_HDMI_MUX_CTL_SHIFT … #define IMX6Q_GPR3_HDMI_MUX_CTL_MASK … #define IMX6Q_GPR3_HDMI_MUX_CTL_IPU1_DI0 … #define IMX6Q_GPR3_HDMI_MUX_CTL_IPU1_DI1 … #define IMX6Q_GPR3_HDMI_MUX_CTL_IPU2_DI0 … #define IMX6Q_GPR3_HDMI_MUX_CTL_IPU2_DI1 … #define IMX6Q_GPR4_VDOA_WR_CACHE_SEL … #define IMX6Q_GPR4_VDOA_RD_CACHE_SEL … #define IMX6Q_GPR4_VDOA_WR_CACHE_VAL … #define IMX6Q_GPR4_VDOA_RD_CACHE_VAL … #define IMX6Q_GPR4_PCIE_WR_CACHE_SEL … #define IMX6Q_GPR4_PCIE_RD_CACHE_SEL … #define IMX6Q_GPR4_PCIE_WR_CACHE_VAL … #define IMX6Q_GPR4_PCIE_RD_CACHE_VAL … #define IMX6Q_GPR4_SDMA_STOP_ACK … #define IMX6Q_GPR4_CAN2_STOP_ACK … #define IMX6Q_GPR4_CAN1_STOP_ACK … #define IMX6Q_GPR4_ENET_STOP_ACK … #define IMX6Q_GPR4_SOC_VERSION_MASK … #define IMX6Q_GPR4_SOC_VERSION_OFF … #define IMX6Q_GPR4_VPU_WR_CACHE_SEL … #define IMX6Q_GPR4_VPU_RD_CACHE_SEL … #define IMX6Q_GPR4_VPU_P_WR_CACHE_VAL … #define IMX6Q_GPR4_VPU_P_RD_CACHE_VAL_MASK … #define IMX6Q_GPR4_IPU_WR_CACHE_CTL … #define IMX6Q_GPR4_IPU_RD_CACHE_CTL … #define IMX6Q_GPR5_L2_CLK_STOP … #define IMX6Q_GPR5_SATA_SW_PD … #define IMX6Q_GPR5_SATA_SW_RST … #define IMX6Q_GPR6_IPU1_ID00_WR_QOS_MASK … #define IMX6Q_GPR6_IPU1_ID01_WR_QOS_MASK … #define IMX6Q_GPR6_IPU1_ID10_WR_QOS_MASK … #define IMX6Q_GPR6_IPU1_ID11_WR_QOS_MASK … #define IMX6Q_GPR6_IPU1_ID00_RD_QOS_MASK … #define IMX6Q_GPR6_IPU1_ID01_RD_QOS_MASK … #define IMX6Q_GPR6_IPU1_ID10_RD_QOS_MASK … #define IMX6Q_GPR6_IPU1_ID11_RD_QOS_MASK … #define IMX6Q_GPR7_IPU2_ID00_WR_QOS_MASK … #define IMX6Q_GPR7_IPU2_ID01_WR_QOS_MASK … #define IMX6Q_GPR7_IPU2_ID10_WR_QOS_MASK … #define IMX6Q_GPR7_IPU2_ID11_WR_QOS_MASK … #define IMX6Q_GPR7_IPU2_ID00_RD_QOS_MASK … #define IMX6Q_GPR7_IPU2_ID01_RD_QOS_MASK … #define IMX6Q_GPR7_IPU2_ID10_RD_QOS_MASK … #define IMX6Q_GPR7_IPU2_ID11_RD_QOS_MASK … #define IMX6Q_GPR8_TX_SWING_LOW … #define IMX6Q_GPR8_TX_SWING_FULL … #define IMX6Q_GPR8_TX_DEEMPH_GEN2_6DB … #define IMX6Q_GPR8_TX_DEEMPH_GEN2_3P5DB … #define IMX6Q_GPR8_TX_DEEMPH_GEN1 … #define IMX6Q_GPR9_TZASC2_BYP … #define IMX6Q_GPR9_TZASC1_BYP … #define IMX6Q_GPR10_LOCK_DBG_EN … #define IMX6Q_GPR10_LOCK_DBG_CLK_EN … #define IMX6Q_GPR10_LOCK_SEC_ERR_RESP … #define IMX6Q_GPR10_LOCK_OCRAM_TZ_ADDR … #define IMX6Q_GPR10_LOCK_OCRAM_TZ_EN … #define IMX6Q_GPR10_LOCK_DCIC2_MUX_MASK … #define IMX6Q_GPR10_LOCK_DCIC1_MUX_MASK … #define IMX6Q_GPR10_DBG_EN … #define IMX6Q_GPR10_DBG_CLK_EN … #define IMX6Q_GPR10_SEC_ERR_RESP_MASK … #define IMX6Q_GPR10_SEC_ERR_RESP_OKEY … #define IMX6Q_GPR10_SEC_ERR_RESP_SLVE … #define IMX6Q_GPR10_OCRAM_TZ_ADDR_MASK … #define IMX6Q_GPR10_OCRAM_TZ_EN_MASK … #define IMX6Q_GPR10_DCIC2_MUX_CTL_MASK … #define IMX6Q_GPR10_DCIC2_MUX_CTL_IPU1_DI0 … #define IMX6Q_GPR10_DCIC2_MUX_CTL_IPU1_DI1 … #define IMX6Q_GPR10_DCIC2_MUX_CTL_IPU2_DI0 … #define IMX6Q_GPR10_DCIC2_MUX_CTL_IPU2_DI1 … #define IMX6Q_GPR10_DCIC1_MUX_CTL_MASK … #define IMX6Q_GPR10_DCIC1_MUX_CTL_IPU1_DI0 … #define IMX6Q_GPR10_DCIC1_MUX_CTL_IPU1_DI1 … #define IMX6Q_GPR10_DCIC1_MUX_CTL_IPU2_DI0 … #define IMX6Q_GPR10_DCIC1_MUX_CTL_IPU2_DI1 … #define IMX6Q_GPR12_ARMP_IPG_CLK_EN … #define IMX6Q_GPR12_ARMP_AHB_CLK_EN … #define IMX6Q_GPR12_ARMP_ATB_CLK_EN … #define IMX6Q_GPR12_ARMP_APB_CLK_EN … #define IMX6Q_GPR12_DEVICE_TYPE … #define IMX6Q_GPR12_PCIE_CTL_2 … #define IMX6Q_GPR12_LOS_LEVEL … #define IMX6Q_GPR13_SDMA_STOP_REQ … #define IMX6Q_GPR13_CAN2_STOP_REQ … #define IMX6Q_GPR13_CAN1_STOP_REQ … #define IMX6Q_GPR13_ENET_STOP_REQ … #define IMX6Q_GPR13_SATA_RX_EQ_VAL_MASK … #define IMX6Q_GPR13_SATA_RX_EQ_VAL_0_5_DB … #define IMX6Q_GPR13_SATA_RX_EQ_VAL_1_0_DB … #define IMX6Q_GPR13_SATA_RX_EQ_VAL_1_5_DB … #define IMX6Q_GPR13_SATA_RX_EQ_VAL_2_0_DB … #define IMX6Q_GPR13_SATA_RX_EQ_VAL_2_5_DB … #define IMX6Q_GPR13_SATA_RX_EQ_VAL_3_0_DB … #define IMX6Q_GPR13_SATA_RX_EQ_VAL_3_5_DB … #define IMX6Q_GPR13_SATA_RX_EQ_VAL_4_0_DB … #define IMX6Q_GPR13_SATA_RX_LOS_LVL_MASK … #define IMX6Q_GPR13_SATA_RX_LOS_LVL_SATA1I … #define IMX6Q_GPR13_SATA_RX_LOS_LVL_SATA1M … #define IMX6Q_GPR13_SATA_RX_LOS_LVL_SATA1X … #define IMX6Q_GPR13_SATA_RX_LOS_LVL_SATA2I … #define IMX6Q_GPR13_SATA_RX_LOS_LVL_SATA2M … #define IMX6Q_GPR13_SATA_RX_LOS_LVL_SATA2X … #define IMX6Q_GPR13_SATA_RX_DPLL_MODE_MASK … #define IMX6Q_GPR13_SATA_RX_DPLL_MODE_1P_1F … #define IMX6Q_GPR13_SATA_RX_DPLL_MODE_2P_2F … #define IMX6Q_GPR13_SATA_RX_DPLL_MODE_1P_4F … #define IMX6Q_GPR13_SATA_RX_DPLL_MODE_2P_4F … #define IMX6Q_GPR13_SATA_SPD_MODE_MASK … #define IMX6Q_GPR13_SATA_SPD_MODE_1P5G … #define IMX6Q_GPR13_SATA_SPD_MODE_3P0G … #define IMX6Q_GPR13_SATA_MPLL_SS_EN … #define IMX6Q_GPR13_SATA_TX_ATTEN_MASK … #define IMX6Q_GPR13_SATA_TX_ATTEN_16_16 … #define IMX6Q_GPR13_SATA_TX_ATTEN_14_16 … #define IMX6Q_GPR13_SATA_TX_ATTEN_12_16 … #define IMX6Q_GPR13_SATA_TX_ATTEN_10_16 … #define IMX6Q_GPR13_SATA_TX_ATTEN_9_16 … #define IMX6Q_GPR13_SATA_TX_ATTEN_8_16 … #define IMX6Q_GPR13_SATA_TX_BOOST_MASK … #define IMX6Q_GPR13_SATA_TX_BOOST_0_00_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_0_37_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_0_74_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_1_11_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_1_48_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_1_85_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_2_22_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_2_59_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_2_96_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_3_33_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_3_70_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_4_07_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_4_44_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_4_81_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_5_28_DB … #define IMX6Q_GPR13_SATA_TX_BOOST_5_75_DB … #define IMX6Q_GPR13_SATA_TX_LVL_MASK … #define IMX6Q_GPR13_SATA_TX_LVL_0_937_V … #define IMX6Q_GPR13_SATA_TX_LVL_0_947_V … #define IMX6Q_GPR13_SATA_TX_LVL_0_957_V … #define IMX6Q_GPR13_SATA_TX_LVL_0_966_V … #define IMX6Q_GPR13_SATA_TX_LVL_0_976_V … #define IMX6Q_GPR13_SATA_TX_LVL_0_986_V … #define IMX6Q_GPR13_SATA_TX_LVL_0_996_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_005_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_015_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_025_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_035_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_045_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_054_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_064_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_074_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_084_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_094_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_104_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_113_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_123_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_133_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_143_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_152_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_162_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_172_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_182_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_191_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_201_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_211_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_221_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_230_V … #define IMX6Q_GPR13_SATA_TX_LVL_1_240_V … #define IMX6Q_GPR13_SATA_MPLL_CLK_EN … #define IMX6Q_GPR13_SATA_TX_EDGE_RATE … /* For imx6sl iomux gpr register field define */ #define IMX6SL_GPR1_FEC_CLOCK_MUX1_SEL_MASK … #define IMX6SL_GPR1_FEC_CLOCK_MUX2_SEL_MASK … /* For imx6sx iomux gpr register field define */ #define IMX6SX_GPR1_VDEC_SW_RST_MASK … #define IMX6SX_GPR1_VDEC_SW_RST_RESET … #define IMX6SX_GPR1_VDEC_SW_RST_RELEASE … #define IMX6SX_GPR1_VADC_SW_RST_MASK … #define IMX6SX_GPR1_VADC_SW_RST_RESET … #define IMX6SX_GPR1_VADC_SW_RST_RELEASE … #define IMX6SX_GPR1_FEC_CLOCK_MUX_SEL_MASK … #define IMX6SX_GPR1_FEC_CLOCK_PAD_DIR_MASK … #define IMX6SX_GPR1_FEC_CLOCK_MUX_SEL_EXT … #define IMX6SX_GPR2_MQS_OVERSAMPLE_MASK … #define IMX6SX_GPR2_MQS_OVERSAMPLE_SHIFT … #define IMX6SX_GPR2_MQS_EN_MASK … #define IMX6SX_GPR2_MQS_EN_SHIFT … #define IMX6SX_GPR2_MQS_SW_RST_MASK … #define IMX6SX_GPR2_MQS_SW_RST_SHIFT … #define IMX6SX_GPR2_MQS_CLK_DIV_MASK … #define IMX6SX_GPR2_MQS_CLK_DIV_SHIFT … #define IMX6SX_GPR4_FEC_ENET1_STOP_REQ … #define IMX6SX_GPR4_FEC_ENET2_STOP_REQ … #define IMX6SX_GPR5_DISP_MUX_LDB_CTRL_MASK … #define IMX6SX_GPR5_DISP_MUX_LDB_CTRL_LCDIF1 … #define IMX6SX_GPR5_DISP_MUX_LDB_CTRL_LCDIF2 … #define IMX6SX_GPR5_CSI2_MUX_CTRL_MASK … #define IMX6SX_GPR5_CSI2_MUX_CTRL_EXT_PIN … #define IMX6SX_GPR5_CSI2_MUX_CTRL_CVD … #define IMX6SX_GPR5_CSI2_MUX_CTRL_VDAC_TO_CSI … #define IMX6SX_GPR5_CSI2_MUX_CTRL_GND … #define IMX6SX_GPR5_VADC_TO_CSI_CAPTURE_EN_MASK … #define IMX6SX_GPR5_VADC_TO_CSI_CAPTURE_EN_ENABLE … #define IMX6SX_GPR5_VADC_TO_CSI_CAPTURE_EN_DISABLE … #define IMX6SX_GPR5_PCIE_BTNRST_RESET … #define IMX6SX_GPR5_CSI1_MUX_CTRL_MASK … #define IMX6SX_GPR5_CSI1_MUX_CTRL_EXT_PIN … #define IMX6SX_GPR5_CSI1_MUX_CTRL_CVD … #define IMX6SX_GPR5_CSI1_MUX_CTRL_VDAC_TO_CSI … #define IMX6SX_GPR5_CSI1_MUX_CTRL_GND … #define IMX6SX_GPR5_DISP_MUX_DCIC2_LCDIF2 … #define IMX6SX_GPR5_DISP_MUX_DCIC2_LVDS … #define IMX6SX_GPR5_DISP_MUX_DCIC2_MASK … #define IMX6SX_GPR5_DISP_MUX_DCIC1_LCDIF1 … #define IMX6SX_GPR5_DISP_MUX_DCIC1_LVDS … #define IMX6SX_GPR5_DISP_MUX_DCIC1_MASK … #define IMX6SX_GPR12_PCIE_TEST_POWERDOWN … #define IMX6SX_GPR12_PCIE_PM_TURN_OFF … #define IMX6SX_GPR12_PCIE_RX_EQ_MASK … #define IMX6SX_GPR12_PCIE_RX_EQ_2 … /* For imx6ul iomux gpr register field define */ #define IMX6UL_GPR1_ENET2_TX_CLK_DIR … #define IMX6UL_GPR1_ENET1_TX_CLK_DIR … #define IMX6UL_GPR1_ENET2_CLK_SEL … #define IMX6UL_GPR1_ENET1_CLK_SEL … #define IMX6UL_GPR1_ENET1_CLK_OUTPUT … #define IMX6UL_GPR1_ENET2_CLK_OUTPUT … #define IMX6UL_GPR1_ENET_CLK_DIR … #define IMX6UL_GPR1_ENET_CLK_OUTPUT … #define IMX6UL_GPR1_SAI1_MCLK_DIR … #define IMX6UL_GPR1_SAI2_MCLK_DIR … #define IMX6UL_GPR1_SAI3_MCLK_DIR … #define IMX6UL_GPR1_SAI_MCLK_MASK … #define MCLK_DIR(x) … /* For imx6sll iomux gpr register field define */ #define IMX6SLL_GPR5_AFCG_X_BYPASS_MASK … #endif /* __LINUX_IMX6Q_IOMUXC_GPR_H */
Codebase Browser
linux