/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-3-Clause) */ /* QLogic qed NIC Driver * Copyright (c) 2015-2017 QLogic Corporation * Copyright (c) 2019-2020 Marvell International Ltd. */ #ifndef REG_ADDR_H #define REG_ADDR_H #define CDU_REG_CID_ADDR_PARAMS_CONTEXT_SIZE_SHIFT … #define CDU_REG_CID_ADDR_PARAMS_CONTEXT_SIZE … #define CDU_REG_CID_ADDR_PARAMS_BLOCK_WASTE_SHIFT … #define CDU_REG_CID_ADDR_PARAMS_BLOCK_WASTE … #define CDU_REG_CID_ADDR_PARAMS_NCIB_SHIFT … #define CDU_REG_CID_ADDR_PARAMS_NCIB … #define CDU_REG_SEGMENT0_PARAMS … #define CDU_REG_SEGMENT0_PARAMS_T0_NUM_TIDS_IN_BLOCK … #define CDU_REG_SEGMENT0_PARAMS_T0_NUM_TIDS_IN_BLOCK_SHIFT … #define CDU_REG_SEGMENT0_PARAMS_T0_TID_BLOCK_WASTE … #define CDU_REG_SEGMENT0_PARAMS_T0_TID_BLOCK_WASTE_SHIFT … #define CDU_REG_SEGMENT0_PARAMS_T0_TID_SIZE … #define CDU_REG_SEGMENT0_PARAMS_T0_TID_SIZE_SHIFT … #define CDU_REG_SEGMENT1_PARAMS … #define CDU_REG_SEGMENT1_PARAMS_T1_NUM_TIDS_IN_BLOCK … #define CDU_REG_SEGMENT1_PARAMS_T1_NUM_TIDS_IN_BLOCK_SHIFT … #define CDU_REG_SEGMENT1_PARAMS_T1_TID_BLOCK_WASTE … #define CDU_REG_SEGMENT1_PARAMS_T1_TID_BLOCK_WASTE_SHIFT … #define CDU_REG_SEGMENT1_PARAMS_T1_TID_SIZE … #define CDU_REG_SEGMENT1_PARAMS_T1_TID_SIZE_SHIFT … #define XSDM_REG_OPERATION_GEN … #define NIG_REG_RX_BRB_OUT_EN … #define NIG_REG_STORM_OUT_EN … #define PSWRQ2_REG_L2P_VALIDATE_VFID … #define PGLUE_B_REG_USE_CLIENTID_IN_TAG … #define PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER … #define PGLUE_B_REG_WAS_ERROR_VF_31_0_CLR … #define PSWHST_REG_ZONE_PERMISSION_TABLE … #define BAR0_MAP_REG_MSDM_RAM … #define BAR0_MAP_REG_USDM_RAM … #define BAR0_MAP_REG_PSDM_RAM … #define BAR0_MAP_REG_TSDM_RAM … #define BAR0_MAP_REG_XSDM_RAM … #define BAR0_MAP_REG_YSDM_RAM … #define NIG_REG_RX_LLH_BRB_GATE_DNTFWD_PERPF … #define PRS_REG_SEARCH_RESP_INITIATOR_TYPE … #define PRS_REG_SEARCH_TCP … #define PRS_REG_SEARCH_UDP … #define PRS_REG_SEARCH_FCOE … #define PRS_REG_SEARCH_ROCE … #define PRS_REG_SEARCH_OPENFLOW … #define PRS_REG_SEARCH_TAG1 … #define PRS_REG_SEARCH_TENANT_ID … #define PRS_REG_PKT_LEN_STAT_TAGS_NOT_COUNTED_FIRST … #define PRS_REG_SEARCH_TCP_FIRST_FRAG … #define TM_REG_PF_ENABLE_CONN … #define TM_REG_PF_ENABLE_TASK … #define TM_REG_PF_SCAN_ACTIVE_CONN … #define TM_REG_PF_SCAN_ACTIVE_TASK … #define IGU_REG_LEADING_EDGE_LATCH … #define IGU_REG_TRAILING_EDGE_LATCH … #define QM_REG_USG_CNT_PF_TX … #define QM_REG_USG_CNT_PF_OTHER … #define DORQ_REG_PF_DB_ENABLE … #define DORQ_REG_VF_USAGE_CNT … #define QM_REG_PF_EN … #define QM_REG_RLGLBLUPPERBOUND … #define TCFC_REG_WEAK_ENABLE_VF … #define TCFC_REG_STRONG_ENABLE_PF … #define TCFC_REG_STRONG_ENABLE_VF … #define CCFC_REG_WEAK_ENABLE_VF … #define CCFC_REG_STRONG_ENABLE_PF … #define PGLUE_B_REG_PGL_ADDR_88_F0_BB … #define PGLUE_B_REG_PGL_ADDR_8C_F0_BB … #define PGLUE_B_REG_PGL_ADDR_90_F0_BB … #define PGLUE_B_REG_PGL_ADDR_94_F0_BB … #define PGLUE_B_REG_WAS_ERROR_PF_31_0_CLR … #define PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ … #define MISC_REG_GEN_PURP_CR0 … #define MCP_REG_SCRATCH … #define MCP_REG_SCRATCH_SIZE … #define CNIG_REG_NW_PORT_MODE_BB … #define MISCS_REG_CHIP_NUM … #define MISCS_REG_CHIP_REV … #define MISCS_REG_CMT_ENABLED_FOR_PAIR … #define MISCS_REG_CHIP_TEST_REG … #define MISCS_REG_CHIP_METAL … #define MISCS_REG_FUNCTION_HIDE … #define BRB_REG_HEADER_SIZE … #define BTB_REG_HEADER_SIZE … #define CAU_REG_LONG_TIMEOUT_THRESHOLD … #define CCFC_REG_ACTIVITY_COUNTER … #define CCFC_REG_STRONG_ENABLE_VF … #define CDU_REG_CCFC_CTX_VALID0 … #define CDU_REG_CCFC_CTX_VALID1 … #define CDU_REG_TCFC_CTX_VALID0 … #define CDU_REG_CID_ADDR_PARAMS … #define DBG_REG_CLIENT_ENABLE … #define DBG_REG_TIMESTAMP_VALID_EN … #define DMAE_REG_INIT … #define DORQ_REG_IFEN … #define DORQ_REG_TAG1_OVRD_MODE … #define DORQ_REG_PF_PCP_BB_K2 … #define DORQ_REG_PF_EXT_VID_BB_K2 … #define DORQ_REG_DB_DROP_REASON … #define DORQ_REG_DB_DROP_DETAILS … #define DORQ_REG_DB_DROP_DETAILS_ADDRESS … #define GRC_REG_TIMEOUT_EN … #define GRC_REG_TIMEOUT_ATTN_ACCESS_VALID … #define GRC_REG_TIMEOUT_ATTN_ACCESS_DATA_0 … #define GRC_REG_TIMEOUT_ATTN_ACCESS_DATA_1 … #define IGU_REG_BLOCK_CONFIGURATION … #define MCM_REG_INIT … #define MCP2_REG_DBG_DWORD_ENABLE … #define MISC_REG_PORT_MODE … #define MISCS_REG_CLK_100G_MODE … #define MSDM_REG_ENABLE_IN1 … #define MSEM_REG_ENABLE_IN … #define NIG_REG_CM_HDR … #define NIG_REG_LLH_TAGMAC_DEF_PF_VECTOR … #define NIG_REG_LLH_PPFID2PFID_TBL_0 … #define NIG_REG_LLH_ENG_CLS_ROCE_QP_SEL … #define NIG_REG_LLH_CLS_TYPE_DUALMODE … #define NIG_REG_LLH_FUNC_TAG_EN … #define NIG_REG_LLH_FUNC_TAG_VALUE … #define NIG_REG_LLH_FUNC_FILTER_VALUE … #define NIG_REG_LLH_FUNC_FILTER_VALUE_SIZE … #define NIG_REG_LLH_FUNC_FILTER_EN … #define NIG_REG_LLH_FUNC_FILTER_EN_SIZE … #define NIG_REG_LLH_FUNC_FILTER_MODE … #define NIG_REG_LLH_FUNC_FILTER_MODE_SIZE … #define NIG_REG_LLH_FUNC_FILTER_PROTOCOL_TYPE … #define NIG_REG_LLH_FUNC_FILTER_PROTOCOL_TYPE_SIZE … #define NIG_REG_LLH_FUNC_FILTER_HDR_SEL … #define NIG_REG_LLH_FUNC_FILTER_HDR_SEL_SIZE … #define NCSI_REG_CONFIG … #define PBF_REG_INIT … #define PBF_REG_NUM_BLOCKS_ALLOCATED_PROD_VOQ0 … #define PBF_REG_NUM_BLOCKS_ALLOCATED_CONS_VOQ0 … #define PTU_REG_ATC_INIT_ARRAY … #define PCM_REG_INIT … #define PGLUE_B_REG_ADMIN_PER_PF_REGION … #define PGLUE_B_REG_TX_ERR_WR_DETAILS2 … #define PGLUE_B_REG_TX_ERR_WR_ADD_31_0 … #define PGLUE_B_REG_TX_ERR_WR_ADD_63_32 … #define PGLUE_B_REG_TX_ERR_WR_DETAILS … #define PGLUE_B_REG_TX_ERR_RD_ADD_31_0 … #define PGLUE_B_REG_TX_ERR_RD_ADD_63_32 … #define PGLUE_B_REG_TX_ERR_RD_DETAILS … #define PGLUE_B_REG_TX_ERR_RD_DETAILS2 … #define PGLUE_B_REG_TX_ERR_WR_DETAILS_ICPL … #define PGLUE_B_REG_MASTER_ZLR_ERR_DETAILS … #define PGLUE_B_REG_MASTER_ZLR_ERR_ADD_31_0 … #define PGLUE_B_REG_MASTER_ZLR_ERR_ADD_63_32 … #define PGLUE_B_REG_VF_ILT_ERR_ADD_31_0 … #define PGLUE_B_REG_VF_ILT_ERR_ADD_63_32 … #define PGLUE_B_REG_VF_ILT_ERR_DETAILS … #define PGLUE_B_REG_VF_ILT_ERR_DETAILS2 … #define PGLUE_B_REG_LATCHED_ERRORS_CLR … #define PRM_REG_DISABLE_PRM … #define PRS_REG_SOFT_RST … #define PRS_REG_MSG_INFO … #define PRS_REG_ROCE_DEST_QP_MAX_PF … #define PRS_REG_USE_LIGHT_L2 … #define PSDM_REG_ENABLE_IN1 … #define PSEM_REG_ENABLE_IN … #define PSWRQ_REG_DBG_SELECT … #define PSWRQ2_REG_CDUT_P_SIZE … #define PSWRQ2_REG_ILT_MEMORY … #define PSWRQ2_REG_ILT_MEMORY_SIZE_BB … #define PSWRQ2_REG_ILT_MEMORY_SIZE_K2 … #define PSWHST_REG_DISCARD_INTERNAL_WRITES … #define PSWHST2_REG_DBGSYN_ALMOST_FULL_THR … #define PSWHST_REG_INCORRECT_ACCESS_VALID … #define PSWHST_REG_INCORRECT_ACCESS_ADDRESS … #define PSWHST_REG_INCORRECT_ACCESS_DATA … #define PSWHST_REG_INCORRECT_ACCESS_LENGTH … #define PSWRD_REG_DBG_SELECT … #define PSWRD2_REG_CONF11 … #define PSWWR_REG_USDM_FULL_TH … #define PSWWR2_REG_CDU_FULL_TH2 … #define QM_REG_MAXPQSIZE_0 … #define RSS_REG_RSS_INIT_EN … #define RDIF_REG_STOP_ON_ERROR … #define RDIF_REG_DEBUG_ERROR_INFO … #define RDIF_REG_DEBUG_ERROR_INFO_SIZE … #define SRC_REG_SOFT_RST … #define TCFC_REG_ACTIVITY_COUNTER … #define TCM_REG_INIT … #define TM_REG_PXP_READ_DATA_FIFO_INIT … #define TSDM_REG_ENABLE_IN1 … #define TSEM_REG_ENABLE_IN … #define TDIF_REG_STOP_ON_ERROR … #define TDIF_REG_DEBUG_ERROR_INFO … #define TDIF_REG_DEBUG_ERROR_INFO_SIZE … #define UCM_REG_INIT … #define UMAC_REG_IPG_HD_BKP_CNTL_BB_B0 … #define USDM_REG_ENABLE_IN1 … #define USEM_REG_ENABLE_IN … #define XCM_REG_INIT … #define XSDM_REG_ENABLE_IN1 … #define XSEM_REG_ENABLE_IN … #define YCM_REG_INIT … #define YSDM_REG_ENABLE_IN1 … #define YSEM_REG_ENABLE_IN … #define XYLD_REG_SCBD_STRICT_PRIO … #define TMLD_REG_SCBD_STRICT_PRIO … #define MULD_REG_SCBD_STRICT_PRIO … #define YULD_REG_SCBD_STRICT_PRIO … #define MISC_REG_SHARED_MEM_ADDR … #define DMAE_REG_GO_C0 … #define DMAE_REG_GO_C1 … #define DMAE_REG_GO_C2 … #define DMAE_REG_GO_C3 … #define DMAE_REG_GO_C4 … #define DMAE_REG_GO_C5 … #define DMAE_REG_GO_C6 … #define DMAE_REG_GO_C7 … #define DMAE_REG_GO_C8 … #define DMAE_REG_GO_C9 … #define DMAE_REG_GO_C10 … #define DMAE_REG_GO_C11 … #define DMAE_REG_GO_C12 … #define DMAE_REG_GO_C13 … #define DMAE_REG_GO_C14 … #define DMAE_REG_GO_C15 … #define DMAE_REG_GO_C16 … #define DMAE_REG_GO_C17 … #define DMAE_REG_GO_C18 … #define DMAE_REG_GO_C19 … #define DMAE_REG_GO_C20 … #define DMAE_REG_GO_C21 … #define DMAE_REG_GO_C22 … #define DMAE_REG_GO_C23 … #define DMAE_REG_GO_C24 … #define DMAE_REG_GO_C25 … #define DMAE_REG_GO_C26 … #define DMAE_REG_GO_C27 … #define DMAE_REG_GO_C28 … #define DMAE_REG_GO_C29 … #define DMAE_REG_GO_C30 … #define DMAE_REG_GO_C31 … #define DMAE_REG_CMD_MEM … #define QM_REG_MAXPQSIZETXSEL_0 … #define QM_REG_SDMCMDREADY … #define QM_REG_SDMCMDADDR … #define QM_REG_SDMCMDDATALSB … #define QM_REG_SDMCMDDATAMSB … #define QM_REG_SDMCMDGO … #define QM_REG_RLPFCRD … #define QM_REG_RLPFINCVAL … #define QM_REG_RLGLBLCRD … #define QM_REG_RLGLBLINCVAL … #define IGU_REG_ATTENTION_ENABLE … #define IGU_REG_ATTN_MSG_ADDR_L … #define IGU_REG_ATTN_MSG_ADDR_H … #define MISC_REG_AEU_GENERAL_ATTN_0 … #define MISC_REG_AEU_GENERAL_ATTN_32 … #define MISC_REG_AEU_GENERAL_ATTN_35 … #define CAU_REG_SB_ADDR_MEMORY … #define CAU_REG_SB_VAR_MEMORY … #define CAU_REG_PI_MEMORY … #define IGU_REG_PF_CONFIGURATION … #define IGU_REG_VF_CONFIGURATION … #define MISC_REG_AEU_ENABLE1_IGU_OUT_0 … #define MISC_REG_AEU_ENABLE4_IGU_OUT_0 … #define MISC_REG_AEU_ENABLE4_IGU_OUT_0_GENERAL_ATTN32 … #define MISC_REG_AEU_ENABLE4_IGU_OUT_0_GENERAL_ATTN32_SHIFT … #define MISC_REG_AEU_AFTER_INVERT_1_IGU … #define MISC_REG_AEU_MASK_ATTN_IGU … #define IGU_REG_CLEANUP_STATUS_0 … #define IGU_REG_CLEANUP_STATUS_1 … #define IGU_REG_CLEANUP_STATUS_2 … #define IGU_REG_CLEANUP_STATUS_3 … #define IGU_REG_CLEANUP_STATUS_4 … #define IGU_REG_COMMAND_REG_32LSB_DATA … #define IGU_REG_COMMAND_REG_CTRL … #define IGU_REG_BLOCK_CONFIGURATION_VF_CLEANUP_EN … #define IGU_REG_BLOCK_CONFIGURATION_PXP_TPH_INTERFACE_EN … #define IGU_REG_PRODUCER_MEMORY … #define IGU_REG_CONSUMER_MEM … #define IGU_REG_MAPPING_MEMORY … #define IGU_REG_STATISTIC_NUM_VF_MSG_SENT … #define IGU_REG_WRITE_DONE_PENDING … #define MISCS_REG_GENERIC_POR_0 … #define MCP_REG_NVM_CFG4 … #define MCP_REG_NVM_CFG4_FLASH_SIZE … #define MCP_REG_NVM_CFG4_FLASH_SIZE_SHIFT … #define MCP_REG_CPU_STATE … #define MCP_REG_CPU_STATE_SOFT_HALTED … #define MCP_REG_CPU_EVENT_MASK … #define MCP_REG_CPU_PROGRAM_COUNTER … #define PGLUE_B_REG_PF_BAR0_SIZE … #define PGLUE_B_REG_PF_BAR1_SIZE … #define PGLUE_B_REG_VF_BAR1_SIZE … #define PRS_REG_ENCAPSULATION_TYPE_EN … #define PRS_REG_GRE_PROTOCOL … #define PRS_REG_VXLAN_PORT … #define PRS_REG_OUTPUT_FORMAT_4_0 … #define NIG_REG_ENC_TYPE_ENABLE … #define NIG_REG_ENC_TYPE_ENABLE_ETH_OVER_GRE_ENABLE … #define NIG_REG_ENC_TYPE_ENABLE_ETH_OVER_GRE_ENABLE_SHIFT … #define NIG_REG_ENC_TYPE_ENABLE_IP_OVER_GRE_ENABLE … #define NIG_REG_ENC_TYPE_ENABLE_IP_OVER_GRE_ENABLE_SHIFT … #define NIG_REG_ENC_TYPE_ENABLE_VXLAN_ENABLE … #define NIG_REG_ENC_TYPE_ENABLE_VXLAN_ENABLE_SHIFT … #define NIG_REG_VXLAN_CTRL … #define PBF_REG_VXLAN_PORT … #define PBF_REG_NGE_PORT … #define PRS_REG_NGE_PORT … #define NIG_REG_NGE_PORT … #define DORQ_REG_L2_EDPM_TUNNEL_GRE_ETH_EN … #define DORQ_REG_L2_EDPM_TUNNEL_GRE_IP_EN … #define DORQ_REG_L2_EDPM_TUNNEL_VXLAN_EN … #define DORQ_REG_L2_EDPM_TUNNEL_NGE_IP_EN_K2 … #define DORQ_REG_L2_EDPM_TUNNEL_NGE_ETH_EN_K2 … #define NIG_REG_NGE_IP_ENABLE … #define NIG_REG_NGE_ETH_ENABLE … #define NIG_REG_NGE_COMP_VER … #define PBF_REG_NGE_COMP_VER … #define PRS_REG_NGE_COMP_VER … #define QM_REG_WFQPFWEIGHT … #define QM_REG_WFQVPWEIGHT … #define QM_REG_WFQVPUPPERBOUND … #define QM_REG_WFQVPCRD … #define PGLCS_REG_DBG_SELECT_K2_E5 … #define PGLCS_REG_DBG_DWORD_ENABLE_K2_E5 … #define PGLCS_REG_DBG_SHIFT_K2_E5 … #define PGLCS_REG_DBG_FORCE_VALID_K2_E5 … #define PGLCS_REG_DBG_FORCE_FRAME_K2_E5 … #define MISC_REG_RESET_PL_PDA_VMAIN_1 … #define MISC_REG_RESET_PL_PDA_VMAIN_2 … #define MISC_REG_RESET_PL_PDA_VAUX … #define MISCS_REG_RESET_PL_UA … #define MISCS_REG_RESET_PL_HV … #define MISCS_REG_RESET_PL_HV_2_K2_E5 … #define DMAE_REG_DBG_SELECT … #define DMAE_REG_DBG_DWORD_ENABLE … #define DMAE_REG_DBG_SHIFT … #define DMAE_REG_DBG_FORCE_VALID … #define DMAE_REG_DBG_FORCE_FRAME … #define NCSI_REG_DBG_SELECT … #define NCSI_REG_DBG_DWORD_ENABLE … #define NCSI_REG_DBG_SHIFT … #define NCSI_REG_DBG_FORCE_VALID … #define NCSI_REG_DBG_FORCE_FRAME … #define GRC_REG_DBG_SELECT … #define GRC_REG_DBG_DWORD_ENABLE … #define GRC_REG_DBG_SHIFT … #define GRC_REG_DBG_FORCE_VALID … #define GRC_REG_DBG_FORCE_FRAME … #define UMAC_REG_DBG_SELECT_K2_E5 … #define UMAC_REG_DBG_DWORD_ENABLE_K2_E5 … #define UMAC_REG_DBG_SHIFT_K2_E5 … #define UMAC_REG_DBG_FORCE_VALID_K2_E5 … #define UMAC_REG_DBG_FORCE_FRAME_K2_E5 … #define MCP2_REG_DBG_SELECT … #define MCP2_REG_DBG_DWORD_ENABLE … #define MCP2_REG_DBG_SHIFT … #define MCP2_REG_DBG_FORCE_VALID … #define MCP2_REG_DBG_FORCE_FRAME … #define PCIE_REG_DBG_SELECT … #define PCIE_REG_DBG_DWORD_ENABLE … #define PCIE_REG_DBG_SHIFT … #define PCIE_REG_DBG_FORCE_VALID … #define PCIE_REG_DBG_FORCE_FRAME … #define DORQ_REG_DBG_SELECT … #define DORQ_REG_DBG_DWORD_ENABLE … #define DORQ_REG_DBG_SHIFT … #define DORQ_REG_DBG_FORCE_VALID … #define DORQ_REG_DBG_FORCE_FRAME … #define IGU_REG_DBG_SELECT … #define IGU_REG_DBG_DWORD_ENABLE … #define IGU_REG_DBG_SHIFT … #define IGU_REG_DBG_FORCE_VALID … #define IGU_REG_DBG_FORCE_FRAME … #define CAU_REG_DBG_SELECT … #define CAU_REG_DBG_DWORD_ENABLE … #define CAU_REG_DBG_SHIFT … #define CAU_REG_DBG_FORCE_VALID … #define CAU_REG_DBG_FORCE_FRAME … #define PRS_REG_DBG_SELECT … #define PRS_REG_DBG_DWORD_ENABLE … #define PRS_REG_DBG_SHIFT … #define PRS_REG_DBG_FORCE_VALID … #define PRS_REG_DBG_FORCE_FRAME … #define CNIG_REG_DBG_SELECT_K2_E5 … #define CNIG_REG_DBG_DWORD_ENABLE_K2_E5 … #define CNIG_REG_DBG_SHIFT_K2_E5 … #define CNIG_REG_DBG_FORCE_VALID_K2_E5 … #define CNIG_REG_DBG_FORCE_FRAME_K2_E5 … #define PRM_REG_DBG_SELECT … #define PRM_REG_DBG_DWORD_ENABLE … #define PRM_REG_DBG_SHIFT … #define PRM_REG_DBG_FORCE_VALID … #define PRM_REG_DBG_FORCE_FRAME … #define SRC_REG_DBG_SELECT … #define SRC_REG_DBG_DWORD_ENABLE … #define SRC_REG_DBG_SHIFT … #define SRC_REG_DBG_FORCE_VALID … #define SRC_REG_DBG_FORCE_FRAME … #define RSS_REG_DBG_SELECT … #define RSS_REG_DBG_DWORD_ENABLE … #define RSS_REG_DBG_SHIFT … #define RSS_REG_DBG_FORCE_VALID … #define RSS_REG_DBG_FORCE_FRAME … #define RPB_REG_DBG_SELECT … #define RPB_REG_DBG_DWORD_ENABLE … #define RPB_REG_DBG_SHIFT … #define RPB_REG_DBG_FORCE_VALID … #define RPB_REG_DBG_FORCE_FRAME … #define PSWRQ2_REG_DBG_SELECT … #define PSWRQ2_REG_DBG_DWORD_ENABLE … #define PSWRQ2_REG_DBG_SHIFT … #define PSWRQ2_REG_DBG_FORCE_VALID … #define PSWRQ2_REG_DBG_FORCE_FRAME … #define PSWRQ_REG_DBG_SELECT … #define PSWRQ_REG_DBG_DWORD_ENABLE … #define PSWRQ_REG_DBG_SHIFT … #define PSWRQ_REG_DBG_FORCE_VALID … #define PSWRQ_REG_DBG_FORCE_FRAME … #define PSWWR_REG_DBG_SELECT … #define PSWWR_REG_DBG_DWORD_ENABLE … #define PSWWR_REG_DBG_SHIFT … #define PSWWR_REG_DBG_FORCE_VALID … #define PSWWR_REG_DBG_FORCE_FRAME … #define PSWRD_REG_DBG_SELECT … #define PSWRD_REG_DBG_DWORD_ENABLE … #define PSWRD_REG_DBG_SHIFT … #define PSWRD_REG_DBG_FORCE_VALID … #define PSWRD_REG_DBG_FORCE_FRAME … #define PSWRD2_REG_DBG_SELECT … #define PSWRD2_REG_DBG_DWORD_ENABLE … #define PSWRD2_REG_DBG_SHIFT … #define PSWRD2_REG_DBG_FORCE_VALID … #define PSWRD2_REG_DBG_FORCE_FRAME … #define PSWHST2_REG_DBG_SELECT … #define PSWHST2_REG_DBG_DWORD_ENABLE … #define PSWHST2_REG_DBG_SHIFT … #define PSWHST2_REG_DBG_FORCE_VALID … #define PSWHST2_REG_DBG_FORCE_FRAME … #define PSWHST_REG_DBG_SELECT … #define PSWHST_REG_DBG_DWORD_ENABLE … #define PSWHST_REG_DBG_SHIFT … #define PSWHST_REG_DBG_FORCE_VALID … #define PSWHST_REG_DBG_FORCE_FRAME … #define PGLUE_B_REG_DBG_SELECT … #define PGLUE_B_REG_DBG_DWORD_ENABLE … #define PGLUE_B_REG_DBG_SHIFT … #define PGLUE_B_REG_DBG_FORCE_VALID … #define PGLUE_B_REG_DBG_FORCE_FRAME … #define TM_REG_DBG_SELECT … #define TM_REG_DBG_DWORD_ENABLE … #define TM_REG_DBG_SHIFT … #define TM_REG_DBG_FORCE_VALID … #define TM_REG_DBG_FORCE_FRAME … #define TCFC_REG_DBG_SELECT … #define TCFC_REG_DBG_DWORD_ENABLE … #define TCFC_REG_DBG_SHIFT … #define TCFC_REG_DBG_FORCE_VALID … #define TCFC_REG_DBG_FORCE_FRAME … #define CCFC_REG_DBG_SELECT … #define CCFC_REG_DBG_DWORD_ENABLE … #define CCFC_REG_DBG_SHIFT … #define CCFC_REG_DBG_FORCE_VALID … #define CCFC_REG_DBG_FORCE_FRAME … #define QM_REG_DBG_SELECT … #define QM_REG_DBG_DWORD_ENABLE … #define QM_REG_DBG_SHIFT … #define QM_REG_DBG_FORCE_VALID … #define QM_REG_DBG_FORCE_FRAME … #define RDIF_REG_DBG_SELECT … #define RDIF_REG_DBG_DWORD_ENABLE … #define RDIF_REG_DBG_SHIFT … #define RDIF_REG_DBG_FORCE_VALID … #define RDIF_REG_DBG_FORCE_FRAME … #define TDIF_REG_DBG_SELECT … #define TDIF_REG_DBG_DWORD_ENABLE … #define TDIF_REG_DBG_SHIFT … #define TDIF_REG_DBG_FORCE_VALID … #define TDIF_REG_DBG_FORCE_FRAME … #define BRB_REG_DBG_SELECT … #define BRB_REG_DBG_DWORD_ENABLE … #define BRB_REG_DBG_SHIFT … #define BRB_REG_DBG_FORCE_VALID … #define BRB_REG_DBG_FORCE_FRAME … #define XYLD_REG_DBG_SELECT … #define XYLD_REG_DBG_DWORD_ENABLE … #define XYLD_REG_DBG_SHIFT … #define XYLD_REG_DBG_FORCE_VALID … #define XYLD_REG_DBG_FORCE_FRAME … #define YULD_REG_DBG_SELECT_BB_K2 … #define YULD_REG_DBG_DWORD_ENABLE_BB_K2 … #define YULD_REG_DBG_SHIFT_BB_K2 … #define YULD_REG_DBG_FORCE_VALID_BB_K2 … #define YULD_REG_DBG_FORCE_FRAME_BB_K2 … #define TMLD_REG_DBG_SELECT … #define TMLD_REG_DBG_DWORD_ENABLE … #define TMLD_REG_DBG_SHIFT … #define TMLD_REG_DBG_FORCE_VALID … #define TMLD_REG_DBG_FORCE_FRAME … #define MULD_REG_DBG_SELECT … #define MULD_REG_DBG_DWORD_ENABLE … #define MULD_REG_DBG_SHIFT … #define MULD_REG_DBG_FORCE_VALID … #define MULD_REG_DBG_FORCE_FRAME … #define NIG_REG_DBG_SELECT … #define NIG_REG_DBG_DWORD_ENABLE … #define NIG_REG_DBG_SHIFT … #define NIG_REG_DBG_FORCE_VALID … #define NIG_REG_DBG_FORCE_FRAME … #define BMB_REG_DBG_SELECT … #define BMB_REG_DBG_DWORD_ENABLE … #define BMB_REG_DBG_SHIFT … #define BMB_REG_DBG_FORCE_VALID … #define BMB_REG_DBG_FORCE_FRAME … #define PTU_REG_DBG_SELECT … #define PTU_REG_DBG_DWORD_ENABLE … #define PTU_REG_DBG_SHIFT … #define PTU_REG_DBG_FORCE_VALID … #define PTU_REG_DBG_FORCE_FRAME … #define CDU_REG_DBG_SELECT … #define CDU_REG_DBG_DWORD_ENABLE … #define CDU_REG_DBG_SHIFT … #define CDU_REG_DBG_FORCE_VALID … #define CDU_REG_DBG_FORCE_FRAME … #define WOL_REG_DBG_SELECT_K2_E5 … #define WOL_REG_DBG_DWORD_ENABLE_K2_E5 … #define WOL_REG_DBG_SHIFT_K2_E5 … #define WOL_REG_DBG_FORCE_VALID_K2_E5 … #define WOL_REG_DBG_FORCE_FRAME_K2_E5 … #define BMBN_REG_DBG_SELECT_K2_E5 … #define BMBN_REG_DBG_DWORD_ENABLE_K2_E5 … #define BMBN_REG_DBG_SHIFT_K2_E5 … #define BMBN_REG_DBG_FORCE_VALID_K2_E5 … #define BMBN_REG_DBG_FORCE_FRAME_K2_E5 … #define NWM_REG_DBG_SELECT_K2_E5 … #define NWM_REG_DBG_DWORD_ENABLE_K2_E5 … #define NWM_REG_DBG_SHIFT_K2_E5 … #define NWM_REG_DBG_FORCE_VALID_K2_E5 … #define NWM_REG_DBG_FORCE_FRAME_K2_E5 … #define PBF_REG_DBG_SELECT … #define PBF_REG_DBG_DWORD_ENABLE … #define PBF_REG_DBG_SHIFT … #define PBF_REG_DBG_FORCE_VALID … #define PBF_REG_DBG_FORCE_FRAME … #define PBF_PB1_REG_DBG_SELECT … #define PBF_PB1_REG_DBG_DWORD_ENABLE … #define PBF_PB1_REG_DBG_SHIFT … #define PBF_PB1_REG_DBG_FORCE_VALID … #define PBF_PB1_REG_DBG_FORCE_FRAME … #define PBF_PB2_REG_DBG_SELECT … #define PBF_PB2_REG_DBG_DWORD_ENABLE … #define PBF_PB2_REG_DBG_SHIFT … #define PBF_PB2_REG_DBG_FORCE_VALID … #define PBF_PB2_REG_DBG_FORCE_FRAME … #define BTB_REG_DBG_SELECT … #define BTB_REG_DBG_DWORD_ENABLE … #define BTB_REG_DBG_SHIFT … #define BTB_REG_DBG_FORCE_VALID … #define BTB_REG_DBG_FORCE_FRAME … #define XSDM_REG_DBG_SELECT … #define XSDM_REG_DBG_DWORD_ENABLE … #define XSDM_REG_DBG_SHIFT … #define XSDM_REG_DBG_FORCE_VALID … #define XSDM_REG_DBG_FORCE_FRAME … #define YSDM_REG_DBG_SELECT … #define YSDM_REG_DBG_DWORD_ENABLE … #define YSDM_REG_DBG_SHIFT … #define YSDM_REG_DBG_FORCE_VALID … #define YSDM_REG_DBG_FORCE_FRAME … #define PSDM_REG_DBG_SELECT … #define PSDM_REG_DBG_DWORD_ENABLE … #define PSDM_REG_DBG_SHIFT … #define PSDM_REG_DBG_FORCE_VALID … #define PSDM_REG_DBG_FORCE_FRAME … #define TSDM_REG_DBG_SELECT … #define TSDM_REG_DBG_DWORD_ENABLE … #define TSDM_REG_DBG_SHIFT … #define TSDM_REG_DBG_FORCE_VALID … #define TSDM_REG_DBG_FORCE_FRAME … #define MSDM_REG_DBG_SELECT … #define MSDM_REG_DBG_DWORD_ENABLE … #define MSDM_REG_DBG_SHIFT … #define MSDM_REG_DBG_FORCE_VALID … #define MSDM_REG_DBG_FORCE_FRAME … #define USDM_REG_DBG_SELECT … #define USDM_REG_DBG_DWORD_ENABLE … #define USDM_REG_DBG_SHIFT … #define USDM_REG_DBG_FORCE_VALID … #define USDM_REG_DBG_FORCE_FRAME … #define XCM_REG_DBG_SELECT … #define XCM_REG_DBG_DWORD_ENABLE … #define XCM_REG_DBG_SHIFT … #define XCM_REG_DBG_FORCE_VALID … #define XCM_REG_DBG_FORCE_FRAME … #define YCM_REG_DBG_SELECT … #define YCM_REG_DBG_DWORD_ENABLE … #define YCM_REG_DBG_SHIFT … #define YCM_REG_DBG_FORCE_VALID … #define YCM_REG_DBG_FORCE_FRAME … #define PCM_REG_DBG_SELECT … #define PCM_REG_DBG_DWORD_ENABLE … #define PCM_REG_DBG_SHIFT … #define PCM_REG_DBG_FORCE_VALID … #define PCM_REG_DBG_FORCE_FRAME … #define TCM_REG_DBG_SELECT … #define TCM_REG_DBG_DWORD_ENABLE … #define TCM_REG_DBG_SHIFT … #define TCM_REG_DBG_FORCE_VALID … #define TCM_REG_DBG_FORCE_FRAME … #define MCM_REG_DBG_SELECT … #define MCM_REG_DBG_DWORD_ENABLE … #define MCM_REG_DBG_SHIFT … #define MCM_REG_DBG_FORCE_VALID … #define MCM_REG_DBG_FORCE_FRAME … #define UCM_REG_DBG_SELECT … #define UCM_REG_DBG_DWORD_ENABLE … #define UCM_REG_DBG_SHIFT … #define UCM_REG_DBG_FORCE_VALID … #define UCM_REG_DBG_FORCE_FRAME … #define XSEM_REG_DBG_SELECT … #define XSEM_REG_DBG_DWORD_ENABLE … #define XSEM_REG_DBG_SHIFT … #define XSEM_REG_DBG_FORCE_VALID … #define XSEM_REG_DBG_FORCE_FRAME … #define YSEM_REG_DBG_SELECT … #define YSEM_REG_DBG_DWORD_ENABLE … #define YSEM_REG_DBG_SHIFT … #define YSEM_REG_DBG_FORCE_VALID … #define YSEM_REG_DBG_FORCE_FRAME … #define PSEM_REG_DBG_SELECT … #define PSEM_REG_DBG_DWORD_ENABLE … #define PSEM_REG_DBG_SHIFT … #define PSEM_REG_DBG_FORCE_VALID … #define PSEM_REG_DBG_FORCE_FRAME … #define TSEM_REG_DBG_SELECT … #define TSEM_REG_DBG_DWORD_ENABLE … #define TSEM_REG_DBG_SHIFT … #define TSEM_REG_DBG_FORCE_VALID … #define TSEM_REG_DBG_FORCE_FRAME … #define DORQ_REG_PF_USAGE_CNT … #define DORQ_REG_PF_OVFL_STICKY … #define DORQ_REG_DPM_FORCE_ABORT … #define DORQ_REG_INT_STS … #define DORQ_REG_INT_STS_ADDRESS_ERROR … #define DORQ_REG_INT_STS_WR … #define DORQ_REG_DB_DROP_DETAILS_REL … #define DORQ_REG_INT_STS_ADDRESS_ERROR_SHIFT … #define DORQ_REG_INT_STS_DB_DROP … #define DORQ_REG_INT_STS_DB_DROP_SHIFT … #define DORQ_REG_INT_STS_DORQ_FIFO_OVFL_ERR … #define DORQ_REG_INT_STS_DORQ_FIFO_OVFL_ERR_SHIFT … #define DORQ_REG_INT_STS_DORQ_FIFO_AFULL … #define DORQ_REG_INT_STS_DORQ_FIFO_AFULL_SHIFT … #define DORQ_REG_INT_STS_CFC_BYP_VALIDATION_ERR … #define DORQ_REG_INT_STS_CFC_BYP_VALIDATION_ERR_SHIFT … #define DORQ_REG_INT_STS_CFC_LD_RESP_ERR … #define DORQ_REG_INT_STS_CFC_LD_RESP_ERR_SHIFT … #define DORQ_REG_INT_STS_XCM_DONE_CNT_ERR … #define DORQ_REG_INT_STS_XCM_DONE_CNT_ERR_SHIFT … #define DORQ_REG_INT_STS_CFC_LD_REQ_FIFO_OVFL_ERR … #define DORQ_REG_INT_STS_CFC_LD_REQ_FIFO_OVFL_ERR_SHIFT … #define DORQ_REG_INT_STS_CFC_LD_REQ_FIFO_UNDER_ERR … #define DORQ_REG_INT_STS_CFC_LD_REQ_FIFO_UNDER_ERR_SHIFT … #define DORQ_REG_DB_DROP_DETAILS_REASON … #define MSEM_REG_DBG_SELECT … #define MSEM_REG_DBG_DWORD_ENABLE … #define MSEM_REG_DBG_SHIFT … #define MSEM_REG_DBG_FORCE_VALID … #define MSEM_REG_DBG_FORCE_FRAME … #define USEM_REG_DBG_SELECT … #define USEM_REG_DBG_DWORD_ENABLE … #define USEM_REG_DBG_SHIFT … #define USEM_REG_DBG_FORCE_VALID … #define USEM_REG_DBG_FORCE_FRAME … #define NWS_REG_DBG_SELECT_K2_E5 … #define NWS_REG_DBG_DWORD_ENABLE_K2_E5 … #define NWS_REG_DBG_SHIFT_K2_E5 … #define NWS_REG_DBG_FORCE_VALID_K2_E5 … #define NWS_REG_DBG_FORCE_FRAME_K2_E5 … #define MS_REG_DBG_SELECT_K2_E5 … #define MS_REG_DBG_DWORD_ENABLE_K2_E5 … #define MS_REG_DBG_SHIFT_K2_E5 … #define MS_REG_DBG_FORCE_VALID_K2_E5 … #define MS_REG_DBG_FORCE_FRAME_K2_E5 … #define PCIE_REG_DBG_COMMON_SELECT_K2_E5 … #define PCIE_REG_DBG_COMMON_DWORD_ENABLE_K2_E5 … #define PCIE_REG_DBG_COMMON_SHIFT_K2_E5 … #define PCIE_REG_DBG_COMMON_FORCE_VALID_K2_E5 … #define PCIE_REG_DBG_COMMON_FORCE_FRAME_K2_E5 … #define PTLD_REG_DBG_SELECT_E5 … #define PTLD_REG_DBG_DWORD_ENABLE_E5 … #define PTLD_REG_DBG_SHIFT_E5 … #define PTLD_REG_DBG_FORCE_VALID_E5 … #define PTLD_REG_DBG_FORCE_FRAME_E5 … #define YPLD_REG_DBG_SELECT_E5 … #define YPLD_REG_DBG_DWORD_ENABLE_E5 … #define YPLD_REG_DBG_SHIFT_E5 … #define YPLD_REG_DBG_FORCE_VALID_E5 … #define YPLD_REG_DBG_FORCE_FRAME_E5 … #define RGSRC_REG_DBG_SELECT_E5 … #define RGSRC_REG_DBG_DWORD_ENABLE_E5 … #define RGSRC_REG_DBG_SHIFT_E5 … #define RGSRC_REG_DBG_FORCE_VALID_E5 … #define RGSRC_REG_DBG_FORCE_FRAME_E5 … #define TGSRC_REG_DBG_SELECT_E5 … #define TGSRC_REG_DBG_DWORD_ENABLE_E5 … #define TGSRC_REG_DBG_SHIFT_E5 … #define TGSRC_REG_DBG_FORCE_VALID_E5 … #define TGSRC_REG_DBG_FORCE_FRAME_E5 … #define MISC_REG_RESET_PL_UA … #define MISC_REG_RESET_PL_HV … #define XCM_REG_CTX_RBC_ACCS … #define XCM_REG_AGG_CON_CTX … #define XCM_REG_SM_CON_CTX … #define YCM_REG_CTX_RBC_ACCS … #define YCM_REG_AGG_CON_CTX … #define YCM_REG_AGG_TASK_CTX … #define YCM_REG_SM_CON_CTX … #define YCM_REG_SM_TASK_CTX … #define PCM_REG_CTX_RBC_ACCS … #define PCM_REG_SM_CON_CTX … #define TCM_REG_CTX_RBC_ACCS … #define TCM_REG_AGG_CON_CTX … #define TCM_REG_AGG_TASK_CTX … #define TCM_REG_SM_CON_CTX … #define TCM_REG_SM_TASK_CTX … #define MCM_REG_CTX_RBC_ACCS … #define MCM_REG_AGG_CON_CTX … #define MCM_REG_AGG_TASK_CTX … #define MCM_REG_SM_CON_CTX … #define MCM_REG_SM_TASK_CTX … #define UCM_REG_CTX_RBC_ACCS … #define UCM_REG_AGG_CON_CTX … #define UCM_REG_AGG_TASK_CTX … #define UCM_REG_SM_CON_CTX … #define UCM_REG_SM_TASK_CTX … #define XSEM_REG_SLOW_DBG_EMPTY_BB_K2 … #define XSEM_REG_SYNC_DBG_EMPTY … #define XSEM_REG_SLOW_DBG_ACTIVE … #define XSEM_REG_SLOW_DBG_MODE … #define XSEM_REG_DBG_FRAME_MODE … #define XSEM_REG_DBG_GPRE_VECT … #define XSEM_REG_DBG_MODE1_CFG … #define XSEM_REG_FAST_MEMORY … #define YSEM_REG_SYNC_DBG_EMPTY … #define YSEM_REG_SLOW_DBG_ACTIVE … #define YSEM_REG_SLOW_DBG_MODE … #define YSEM_REG_DBG_FRAME_MODE … #define YSEM_REG_DBG_GPRE_VECT … #define YSEM_REG_DBG_MODE1_CFG … #define YSEM_REG_FAST_MEMORY … #define PSEM_REG_SLOW_DBG_EMPTY_BB_K2 … #define PSEM_REG_SYNC_DBG_EMPTY … #define PSEM_REG_SLOW_DBG_ACTIVE … #define PSEM_REG_SLOW_DBG_MODE … #define PSEM_REG_DBG_FRAME_MODE … #define PSEM_REG_DBG_GPRE_VECT … #define PSEM_REG_DBG_MODE1_CFG … #define PSEM_REG_FAST_MEMORY … #define TSEM_REG_SLOW_DBG_EMPTY_BB_K2 … #define TSEM_REG_SYNC_DBG_EMPTY … #define TSEM_REG_SLOW_DBG_ACTIVE … #define TSEM_REG_SLOW_DBG_MODE … #define TSEM_REG_DBG_FRAME_MODE … #define TSEM_REG_DBG_GPRE_VECT … #define TSEM_REG_DBG_MODE1_CFG … #define TSEM_REG_FAST_MEMORY … #define MSEM_REG_SLOW_DBG_EMPTY_BB_K2 … #define MSEM_REG_SYNC_DBG_EMPTY … #define MSEM_REG_SLOW_DBG_ACTIVE … #define MSEM_REG_SLOW_DBG_MODE … #define MSEM_REG_DBG_FRAME_MODE … #define MSEM_REG_DBG_GPRE_VECT … #define MSEM_REG_DBG_MODE1_CFG … #define MSEM_REG_FAST_MEMORY … #define USEM_REG_SLOW_DBG_EMPTY_BB_K2 … #define SEM_FAST_REG_INT_RAM_SIZE … #define USEM_REG_SYNC_DBG_EMPTY … #define USEM_REG_SLOW_DBG_ACTIVE … #define USEM_REG_SLOW_DBG_MODE … #define USEM_REG_DBG_FRAME_MODE … #define USEM_REG_DBG_GPRE_VECT … #define USEM_REG_DBG_MODE1_CFG … #define USEM_REG_FAST_MEMORY … #define SEM_FAST_REG_DBG_MODE23_SRC_DISABLE … #define SEM_FAST_REG_DBG_MODSRC_DISABLE … #define SEM_FAST_REG_DBG_MODE6_SRC_DISABLE … #define SEM_FAST_REG_DEBUG_ACTIVE … #define SEM_FAST_REG_INT_RAM … #define SEM_FAST_REG_INT_RAM_SIZE_BB_K2 … #define SEM_FAST_REG_RECORD_FILTER_ENABLE … #define GRC_REG_TRACE_FIFO_VALID_DATA … #define GRC_REG_NUMBER_VALID_OVERRIDE_WINDOW … #define GRC_REG_PROTECTION_OVERRIDE_WINDOW … #define IGU_REG_ERROR_HANDLING_MEMORY … #define MCP_REG_CPU_MODE … #define MCP_REG_CPU_MODE_SOFT_HALT … #define BRB_REG_BIG_RAM_ADDRESS … #define BRB_REG_BIG_RAM_DATA … #define BRB_REG_BIG_RAM_DATA_SIZE … #define SEM_FAST_REG_STALL_0 … #define SEM_FAST_REG_STALLED … #define BTB_REG_BIG_RAM_ADDRESS … #define BTB_REG_BIG_RAM_DATA … #define BMB_REG_BIG_RAM_ADDRESS … #define BMB_REG_BIG_RAM_DATA … #define SEM_FAST_REG_STORM_REG_FILE … #define RSS_REG_RSS_RAM_ADDR … #define MISCS_REG_BLOCK_256B_EN … #define MCP_REG_SCRATCH_SIZE_BB_K2 … #define MCP_REG_CPU_REG_FILE … #define MCP_REG_CPU_REG_FILE_SIZE … #define DBG_REG_DEBUG_TARGET … #define DBG_REG_FULL_MODE … #define DBG_REG_CALENDAR_OUT_DATA … #define GRC_REG_TRACE_FIFO … #define IGU_REG_ERROR_HANDLING_DATA_VALID … #define DBG_REG_DBG_BLOCK_ON … #define DBG_REG_FILTER_ENABLE … #define DBG_REG_FRAMING_MODE … #define DBG_REG_TRIGGER_ENABLE … #define SEM_FAST_REG_VFC_DATA_WR … #define SEM_FAST_REG_VFC_ADDR … #define SEM_FAST_REG_VFC_DATA_RD … #define SEM_FAST_REG_VFC_STATUS … #define RSS_REG_RSS_RAM_DATA … #define RSS_REG_RSS_RAM_DATA_SIZE … #define MISC_REG_BLOCK_256B_EN … #define NWS_REG_NWS_CMU_K2 … #define PHY_NW_IP_REG_PHY0_TOP_TBUS_ADDR_7_0_K2 … #define PHY_NW_IP_REG_PHY0_TOP_TBUS_ADDR_15_8_K2 … #define PHY_NW_IP_REG_PHY0_TOP_TBUS_DATA_7_0_K2 … #define PHY_NW_IP_REG_PHY0_TOP_TBUS_DATA_11_8_K2 … #define MS_REG_MS_CMU_K2 … #define PHY_SGMII_IP_REG_AHB_CMU_CSR_0_X130_K2 … #define PHY_SGMII_IP_REG_AHB_CMU_CSR_0_X131_K2 … #define PHY_SGMII_IP_REG_AHB_CMU_CSR_0_X132_K2 … #define PHY_SGMII_IP_REG_AHB_CMU_CSR_0_X133_K2 … #define PHY_PCIE_IP_REG_AHB_CMU_CSR_0_X130_K2 … #define PHY_PCIE_IP_REG_AHB_CMU_CSR_0_X131_K2 … #define PHY_PCIE_IP_REG_AHB_CMU_CSR_0_X132_K2 … #define PHY_PCIE_IP_REG_AHB_CMU_CSR_0_X133_K2 … #define PHY_PCIE_REG_PHY0_K2 … #define PHY_PCIE_REG_PHY1_K2 … #define NIG_REG_ROCE_DUPLICATE_TO_HOST … #define NIG_REG_PPF_TO_ENGINE_SEL … #define NIG_REG_PPF_TO_ENGINE_SEL_SIZE … #define PRS_REG_LIGHT_L2_ETHERTYPE_EN … #define NIG_REG_LLH_ENG_CLS_ENG_ID_TBL … #define DORQ_REG_PF_DPM_ENABLE … #define DORQ_REG_PF_ICID_BIT_SHIFT_NORM … #define DORQ_REG_PF_MIN_ADDR_REG1 … #define DORQ_REG_PF_DPI_BIT_SHIFT … #define NIG_REG_RX_PTP_EN … #define NIG_REG_TX_PTP_EN … #define NIG_REG_LLH_PTP_TO_HOST … #define NIG_REG_LLH_PTP_TO_MCP … #define NIG_REG_PTP_SW_TXTSEN … #define NIG_REG_LLH_PTP_ETHERTYPE_1 … #define NIG_REG_LLH_PTP_MAC_DA_2_LSB … #define NIG_REG_LLH_PTP_MAC_DA_2_MSB … #define NIG_REG_LLH_PTP_PARAM_MASK … #define NIG_REG_LLH_PTP_RULE_MASK … #define NIG_REG_TX_LLH_PTP_PARAM_MASK … #define NIG_REG_TX_LLH_PTP_RULE_MASK … #define NIG_REG_LLH_PTP_HOST_BUF_SEQID … #define NIG_REG_LLH_PTP_HOST_BUF_TS_LSB … #define NIG_REG_LLH_PTP_HOST_BUF_TS_MSB … #define NIG_REG_LLH_PTP_MCP_BUF_SEQID … #define NIG_REG_LLH_PTP_MCP_BUF_TS_LSB … #define NIG_REG_LLH_PTP_MCP_BUF_TS_MSB … #define NIG_REG_TX_LLH_PTP_BUF_SEQID … #define NIG_REG_TX_LLH_PTP_BUF_TS_LSB … #define NIG_REG_TX_LLH_PTP_BUF_TS_MSB … #define NIG_REG_RX_PTP_TS_MSB_ERR … #define NIG_REG_TX_PTP_TS_MSB_ERR … #define NIG_REG_TSGEN_SYNC_TIME_LSB … #define NIG_REG_TSGEN_SYNC_TIME_MSB … #define NIG_REG_TSGEN_RST_DRIFT_CNTR … #define NIG_REG_TSGEN_DRIFT_CNTR_CONF … #define NIG_REG_TS_OUTPUT_ENABLE_PDA … #define NIG_REG_TIMESYNC_GEN_REG_BB … #define NIG_REG_TSGEN_FREE_CNT_VALUE_LSB … #define NIG_REG_TSGEN_FREE_CNT_VALUE_MSB … #define NIG_REG_PTP_LATCH_OSTS_PKT_TIME … #define PSWRQ2_REG_WR_MBS0 … #define PGLUE_B_REG_PGL_ADDR_E8_F0_K2 … #define PGLUE_B_REG_PGL_ADDR_EC_F0_K2 … #define PGLUE_B_REG_PGL_ADDR_F0_F0_K2 … #define PGLUE_B_REG_PGL_ADDR_F4_F0_K2 … #define PGLUE_B_REG_MASTER_WRITE_PAD_ENABLE … #define NIG_REG_TSGEN_FREECNT_UPDATE_K2 … #define CNIG_REG_NIG_PORT0_CONF_K2 … #define NIG_REG_TX_EDPM_CTRL … #define NIG_REG_TX_EDPM_CTRL_TX_EDPM_EN … #define NIG_REG_TX_EDPM_CTRL_TX_EDPM_EN_SHIFT … #define NIG_REG_TX_EDPM_CTRL_TX_EDPM_TC_EN … #define NIG_REG_TX_EDPM_CTRL_TX_EDPM_TC_EN_SHIFT … #define PRS_REG_SEARCH_GFT … #define PRS_REG_SEARCH_NON_IP_AS_GFT … #define PRS_REG_CM_HDR_GFT … #define PRS_REG_GFT_CAM … #define PRS_REG_GFT_PROFILE_MASK_RAM … #define PRS_REG_CM_HDR_GFT_EVENT_ID_SHIFT … #define PRS_REG_CM_HDR_GFT_CM_HDR_SHIFT … #define PRS_REG_LOAD_L2_FILTER … #endif
Codebase Browser
linux