#ifndef __SH_ETH_H__
#define __SH_ETH_H__
#define CARDNAME …
#define TX_TIMEOUT …
#define TX_RING_SIZE …
#define RX_RING_SIZE …
#define TX_RING_MIN …
#define RX_RING_MIN …
#define TX_RING_MAX …
#define RX_RING_MAX …
#define PKT_BUF_SZ …
#define SH_ETH_TSU_TIMEOUT_MS …
#define SH_ETH_TSU_CAM_ENTRIES …
enum { … };
enum { … };
#if defined(CONFIG_CPU_SH4) || defined(CONFIG_ARCH_RENESAS)
#define SH_ETH_RX_ALIGN …
#else
#define SH_ETH_RX_ALIGN …
#endif
enum EDSR_BIT { … };
#define EDSR_ENALL …
enum GECMR_BIT { … };
enum EDMR_BIT { … };
enum EDTRR_BIT { … };
enum EDRRR_BIT { … };
enum TPAUSER_BIT { … };
enum BCFR_BIT { … };
enum PIR_BIT { … };
enum PSR_BIT { … };
enum EESR_BIT { … };
#define EESR_RX_CHECK …
#define DEFAULT_TX_CHECK …
#define DEFAULT_EESR_ERR_CHECK …
enum EESIPR_BIT { … };
enum FCFTR_BIT { … };
#define DEFAULT_FIFO_F_D_RFF …
#define DEFAULT_FIFO_F_D_RFD …
enum RMCR_BIT { … };
enum ECMR_BIT { … };
enum ECSR_BIT { … };
#define DEFAULT_ECSR_INIT …
enum ECSIPR_BIT { … };
#define DEFAULT_ECSIPR_INIT …
enum APR_BIT { … };
enum MPR_BIT { … };
enum TRSCER_BIT { … };
#define DEFAULT_TRSCER_ERR_MASK …
enum RPADIR_BIT { … };
#define DEFAULT_FDR_INIT …
enum ARSTR_BIT { … };
enum TSU_FWEN0_BIT { … };
enum TSU_ADSBSY_BIT { … };
enum TSU_TEN_BIT { … };
enum TSU_FWSL0_BIT { … };
enum TSU_FWSLC_BIT { … };
#define TSU_VTAG_ENABLE …
#define TSU_VTAG_VID_MASK …
struct sh_eth_txdesc { … } __aligned(…) __packed;
enum TD_STS_BIT { … };
#define TDF1ST …
#define TDFEND …
#define TD_TFP …
enum TD_LEN_BIT { … };
struct sh_eth_rxdesc { … } __aligned(…) __packed;
enum RD_STS_BIT { … };
#define RDF1ST …
#define RDFEND …
#define RD_RFP …
enum RD_LEN_BIT { … };
struct sh_eth_cpu_data { … };
struct sh_eth_private { … };
#endif