/* SPDX-License-Identifier: GPL-2.0 */ #ifndef _RADEON_H #define _RADEON_H #define RADEON_REGSIZE … #define MM_INDEX … #define MM_DATA … #define BUS_CNTL … #define HI_STAT … #define BUS_CNTL1 … #define I2C_CNTL_1 … #define CNFG_CNTL … #define CNFG_MEMSIZE … #define CNFG_APER_0_BASE … #define CNFG_APER_1_BASE … #define CNFG_APER_SIZE … #define CNFG_REG_1_BASE … #define CNFG_REG_APER_SIZE … #define PAD_AGPINPUT_DELAY … #define PAD_CTLR_STRENGTH … #define PAD_CTLR_UPDATE … #define PAD_CTLR_MISC … #define AGP_CNTL … #define BM_STATUS … #define CAP0_TRIG_CNTL … #define CAP1_TRIG_CNTL … #define VIPH_CONTROL … #define VENDOR_ID … #define DEVICE_ID … #define COMMAND … #define STATUS … #define REVISION_ID … #define REGPROG_INF … #define SUB_CLASS … #define BASE_CODE … #define CACHE_LINE … #define LATENCY … #define HEADER … #define BIST … #define REG_MEM_BASE … #define REG_IO_BASE … #define REG_REG_BASE … #define ADAPTER_ID … #define BIOS_ROM … #define CAPABILITIES_PTR … #define INTERRUPT_LINE … #define INTERRUPT_PIN … #define MIN_GRANT … #define MAX_LATENCY … #define ADAPTER_ID_W … #define PMI_CAP_ID … #define PMI_NXT_CAP_PTR … #define PMI_PMC_REG … #define PM_STATUS … #define PMI_DATA … #define AGP_CAP_ID … #define AGP_STATUS … #define AGP_COMMAND … #define AIC_CTRL … #define AIC_STAT … #define AIC_PT_BASE … #define AIC_LO_ADDR … #define AIC_HI_ADDR … #define AIC_TLB_ADDR … #define AIC_TLB_DATA … #define DAC_CNTL … #define DAC_CNTL2 … #define CRTC_GEN_CNTL … #define MEM_CNTL … #define MC_CNTL … #define EXT_MEM_CNTL … #define MC_TIMING_CNTL … #define MC_AGP_LOCATION … #define MEM_IO_CNTL_A0 … #define MEM_REFRESH_CNTL … #define MEM_INIT_LATENCY_TIMER … #define MC_INIT_GFX_LAT_TIMER … #define MEM_SDRAM_MODE_REG … #define AGP_BASE … #define MEM_IO_CNTL_A1 … #define MC_READ_CNTL_AB … #define MEM_IO_CNTL_B0 … #define MC_INIT_MISC_LAT_TIMER … #define MEM_IO_CNTL_B1 … #define MC_IOPAD_CNTL … #define MC_DEBUG … #define MC_STATUS … #define MEM_IO_OE_CNTL … #define MC_CHIP_IO_OE_CNTL_AB … #define MC_FB_LOCATION … #define HOST_PATH_CNTL … #define MEM_VGA_WP_SEL … #define MEM_VGA_RP_SEL … #define HDP_DEBUG … #define SW_SEMAPHORE … #define CRTC2_GEN_CNTL … #define CRTC2_DISPLAY_BASE_ADDR … #define SURFACE_CNTL … #define SURFACE0_LOWER_BOUND … #define SURFACE1_LOWER_BOUND … #define SURFACE2_LOWER_BOUND … #define SURFACE3_LOWER_BOUND … #define SURFACE4_LOWER_BOUND … #define SURFACE5_LOWER_BOUND … #define SURFACE6_LOWER_BOUND … #define SURFACE7_LOWER_BOUND … #define SURFACE0_UPPER_BOUND … #define SURFACE1_UPPER_BOUND … #define SURFACE2_UPPER_BOUND … #define SURFACE3_UPPER_BOUND … #define SURFACE4_UPPER_BOUND … #define SURFACE5_UPPER_BOUND … #define SURFACE6_UPPER_BOUND … #define SURFACE7_UPPER_BOUND … #define SURFACE0_INFO … #define SURFACE1_INFO … #define SURFACE2_INFO … #define SURFACE3_INFO … #define SURFACE4_INFO … #define SURFACE5_INFO … #define SURFACE6_INFO … #define SURFACE7_INFO … #define SURFACE_ACCESS_FLAGS … #define SURFACE_ACCESS_CLR … #define GEN_INT_CNTL … #define GEN_INT_STATUS … #define CRTC_EXT_CNTL … #define RB3D_CNTL … #define WAIT_UNTIL … #define ISYNC_CNTL … #define RBBM_GUICNTL … #define RBBM_STATUS … #define RBBM_STATUS_alt_1 … #define RBBM_CNTL … #define RBBM_CNTL_alt_1 … #define RBBM_SOFT_RESET … #define RBBM_SOFT_RESET_alt_1 … #define NQWAIT_UNTIL … #define RBBM_DEBUG … #define RBBM_CMDFIFO_ADDR … #define RBBM_CMDFIFO_DATAL … #define RBBM_CMDFIFO_DATAH … #define RBBM_CMDFIFO_STAT … #define CRTC_STATUS … #define GPIO_VGA_DDC … #define GPIO_DVI_DDC … #define GPIO_MONID … #define GPIO_CRT2_DDC … #define PALETTE_INDEX … #define PALETTE_DATA … #define PALETTE_30_DATA … #define CRTC_H_TOTAL_DISP … #define CRTC_H_SYNC_STRT_WID … #define CRTC_V_TOTAL_DISP … #define CRTC_V_SYNC_STRT_WID … #define CRTC_VLINE_CRNT_VLINE … #define CRTC_CRNT_FRAME … #define CRTC_GUI_TRIG_VLINE … #define CRTC_DEBUG … #define CRTC_OFFSET_RIGHT … #define CRTC_OFFSET … #define CRTC_OFFSET_CNTL … #define CRTC_PITCH … #define OVR_CLR … #define OVR_WID_LEFT_RIGHT … #define OVR_WID_TOP_BOTTOM … #define DISPLAY_BASE_ADDR … #define SNAPSHOT_VH_COUNTS … #define SNAPSHOT_F_COUNT … #define N_VIF_COUNT … #define SNAPSHOT_VIF_COUNT … #define FP_CRTC_H_TOTAL_DISP … #define FP_CRTC_V_TOTAL_DISP … #define CRT_CRTC_H_SYNC_STRT_WID … #define CRT_CRTC_V_SYNC_STRT_WID … #define CUR_OFFSET … #define CUR_HORZ_VERT_POSN … #define CUR_HORZ_VERT_OFF … #define CUR_CLR0 … #define CUR_CLR1 … #define FP_HORZ_VERT_ACTIVE … #define CRTC_MORE_CNTL … #define CRTC_H_CUTOFF_ACTIVE_EN … #define CRTC_V_CUTOFF_ACTIVE_EN … #define DAC_EXT_CNTL … #define FP_GEN_CNTL … #define FP_HORZ_STRETCH … #define FP_VERT_STRETCH … #define FP_H_SYNC_STRT_WID … #define FP_V_SYNC_STRT_WID … #define AUX_WINDOW_HORZ_CNTL … #define AUX_WINDOW_VERT_CNTL … //#define DDA_CONFIG 0x02e0 //#define DDA_ON_OFF 0x02e4 #define DVI_I2C_CNTL_1 … #define GRPH_BUFFER_CNTL … #define GRPH2_BUFFER_CNTL … #define VGA_BUFFER_CNTL … #define OV0_Y_X_START … #define OV0_Y_X_END … #define OV0_PIPELINE_CNTL … #define OV0_REG_LOAD_CNTL … #define OV0_SCALE_CNTL … #define OV0_V_INC … #define OV0_P1_V_ACCUM_INIT … #define OV0_P23_V_ACCUM_INIT … #define OV0_P1_BLANK_LINES_AT_TOP … #define OV0_P23_BLANK_LINES_AT_TOP … #define OV0_BASE_ADDR … #define OV0_VID_BUF0_BASE_ADRS … #define OV0_VID_BUF1_BASE_ADRS … #define OV0_VID_BUF2_BASE_ADRS … #define OV0_VID_BUF3_BASE_ADRS … #define OV0_VID_BUF4_BASE_ADRS … #define OV0_VID_BUF5_BASE_ADRS … #define OV0_VID_BUF_PITCH0_VALUE … #define OV0_VID_BUF_PITCH1_VALUE … #define OV0_AUTO_FLIP_CNTRL … #define OV0_DEINTERLACE_PATTERN … #define OV0_SUBMIT_HISTORY … #define OV0_H_INC … #define OV0_STEP_BY … #define OV0_P1_H_ACCUM_INIT … #define OV0_P23_H_ACCUM_INIT … #define OV0_P1_X_START_END … #define OV0_P2_X_START_END … #define OV0_P3_X_START_END … #define OV0_FILTER_CNTL … #define OV0_FOUR_TAP_COEF_0 … #define OV0_FOUR_TAP_COEF_1 … #define OV0_FOUR_TAP_COEF_2 … #define OV0_FOUR_TAP_COEF_3 … #define OV0_FOUR_TAP_COEF_4 … #define OV0_FLAG_CNTRL … #define OV0_SLICE_CNTL … #define OV0_VID_KEY_CLR_LOW … #define OV0_VID_KEY_CLR_HIGH … #define OV0_GRPH_KEY_CLR_LOW … #define OV0_GRPH_KEY_CLR_HIGH … #define OV0_KEY_CNTL … #define OV0_TEST … #define SUBPIC_CNTL … #define SUBPIC_DEFCOLCON … #define SUBPIC_Y_X_START … #define SUBPIC_Y_X_END … #define SUBPIC_V_INC … #define SUBPIC_H_INC … #define SUBPIC_BUF0_OFFSET … #define SUBPIC_BUF1_OFFSET … #define SUBPIC_LC0_OFFSET … #define SUBPIC_LC1_OFFSET … #define SUBPIC_PITCH … #define SUBPIC_BTN_HLI_COLCON … #define SUBPIC_BTN_HLI_Y_X_START … #define SUBPIC_BTN_HLI_Y_X_END … #define SUBPIC_PALETTE_INDEX … #define SUBPIC_PALETTE_DATA … #define SUBPIC_H_ACCUM_INIT … #define SUBPIC_V_ACCUM_INIT … #define DISP_MISC_CNTL … #define DAC_MACRO_CNTL … #define DISP_PWR_MAN … #define DISP_TEST_DEBUG_CNTL … #define DISP_HW_DEBUG … #define DAC_CRC_SIG1 … #define DAC_CRC_SIG2 … #define OV0_LIN_TRANS_A … #define OV0_LIN_TRANS_B … #define OV0_LIN_TRANS_C … #define OV0_LIN_TRANS_D … #define OV0_LIN_TRANS_E … #define OV0_LIN_TRANS_F … #define OV0_GAMMA_0_F … #define OV0_GAMMA_10_1F … #define OV0_GAMMA_20_3F … #define OV0_GAMMA_40_7F … #define OV0_GAMMA_380_3BF … #define OV0_GAMMA_3C0_3FF … #define DISP_MERGE_CNTL … #define DISP_OUTPUT_CNTL … #define DISP_LIN_TRANS_GRPH_A … #define DISP_LIN_TRANS_GRPH_B … #define DISP_LIN_TRANS_GRPH_C … #define DISP_LIN_TRANS_GRPH_D … #define DISP_LIN_TRANS_GRPH_E … #define DISP_LIN_TRANS_GRPH_F … #define DISP_LIN_TRANS_VID_A … #define DISP_LIN_TRANS_VID_B … #define DISP_LIN_TRANS_VID_C … #define DISP_LIN_TRANS_VID_D … #define DISP_LIN_TRANS_VID_E … #define DISP_LIN_TRANS_VID_F … #define RMX_HORZ_FILTER_0TAP_COEF … #define RMX_HORZ_FILTER_1TAP_COEF … #define RMX_HORZ_FILTER_2TAP_COEF … #define RMX_HORZ_PHASE … #define DAC_EMBEDDED_SYNC_CNTL … #define DAC_BROAD_PULSE … #define DAC_SKEW_CLKS … #define DAC_INCR … #define DAC_NEG_SYNC_LEVEL … #define DAC_POS_SYNC_LEVEL … #define DAC_BLANK_LEVEL … #define CLOCK_CNTL_INDEX … #define CLOCK_CNTL_DATA … #define CP_RB_CNTL … #define CP_RB_BASE … #define CP_RB_RPTR_ADDR … #define CP_RB_RPTR … #define CP_RB_WPTR … #define CP_RB_WPTR_DELAY … #define CP_IB_BASE … #define CP_IB_BUFSZ … #define SCRATCH_REG0 … #define GUI_SCRATCH_REG0 … #define SCRATCH_REG1 … #define GUI_SCRATCH_REG1 … #define SCRATCH_REG2 … #define GUI_SCRATCH_REG2 … #define SCRATCH_REG3 … #define GUI_SCRATCH_REG3 … #define SCRATCH_REG4 … #define GUI_SCRATCH_REG4 … #define SCRATCH_REG5 … #define GUI_SCRATCH_REG5 … #define SCRATCH_UMSK … #define SCRATCH_ADDR … #define DP_BRUSH_FRGD_CLR … #define DP_BRUSH_BKGD_CLR … #define DST_LINE_START … #define DST_LINE_END … #define SRC_OFFSET … #define SRC_PITCH … #define SRC_TILE … #define SRC_PITCH_OFFSET … #define SRC_X … #define SRC_Y … #define SRC_X_Y … #define SRC_Y_X … #define DST_Y_X … #define DST_WIDTH_HEIGHT … #define DST_HEIGHT_WIDTH … #define DST_OFFSET … #define SRC_CLUT_ADDRESS … #define SRC_CLUT_DATA … #define SRC_CLUT_DATA_RD … #define HOST_DATA0 … #define HOST_DATA1 … #define HOST_DATA2 … #define HOST_DATA3 … #define HOST_DATA4 … #define HOST_DATA5 … #define HOST_DATA6 … #define HOST_DATA7 … #define HOST_DATA_LAST … #define DP_SRC_ENDIAN … #define DP_SRC_FRGD_CLR … #define DP_SRC_BKGD_CLR … #define SC_LEFT … #define SC_RIGHT … #define SC_TOP … #define SC_BOTTOM … #define SRC_SC_RIGHT … #define SRC_SC_BOTTOM … #define DP_CNTL … #define DP_CNTL_XDIR_YDIR_YMAJOR … #define DP_DATATYPE … #define DP_MIX … #define DP_WRITE_MSK … #define DP_XOP … #define CLR_CMP_CLR_SRC … #define CLR_CMP_CLR_DST … #define CLR_CMP_CNTL … #define CLR_CMP_MSK … #define DSTCACHE_MODE … #define DSTCACHE_CTLSTAT … #define DEFAULT_PITCH_OFFSET … #define DEFAULT_SC_BOTTOM_RIGHT … #define DEFAULT_SC_TOP_LEFT … #define SRC_PITCH_OFFSET … #define DST_PITCH_OFFSET … #define DP_GUI_MASTER_CNTL … #define SC_TOP_LEFT … #define SC_BOTTOM_RIGHT … #define SRC_SC_BOTTOM_RIGHT … #define RB2D_DSTCACHE_MODE … #define RB2D_DSTCACHE_CTLSTAT_broken … #define LVDS_GEN_CNTL … #define LVDS_PLL_CNTL … #define FP2_GEN_CNTL … #define TMDS_CNTL … #define TMDS_CRC … #define TMDS_TRANSMITTER_CNTL … #define MPP_TB_CONFIG … #define PAMAC0_DLY_CNTL … #define PAMAC1_DLY_CNTL … #define PAMAC2_DLY_CNTL … #define FW_CNTL … #define FCP_CNTL … #define VGA_DDA_ON_OFF … #define TV_MASTER_CNTL … //#define BASE_CODE 0x0f0b #define BIOS_0_SCRATCH … #define BIOS_1_SCRATCH … #define BIOS_2_SCRATCH … #define BIOS_3_SCRATCH … #define BIOS_4_SCRATCH … #define BIOS_5_SCRATCH … #define BIOS_6_SCRATCH … #define BIOS_7_SCRATCH … #define HDP_SOFT_RESET … #define TV_DAC_CNTL … #define GPIOPAD_MASK … #define GPIOPAD_A … #define GPIOPAD_EN … #define GPIOPAD_Y … #define ZV_LCDPAD_MASK … #define ZV_LCDPAD_A … #define ZV_LCDPAD_EN … #define ZV_LCDPAD_Y … /* PLL Registers */ #define CLK_PIN_CNTL … #define PPLL_CNTL … #define PPLL_REF_DIV … #define PPLL_DIV_0 … #define PPLL_DIV_1 … #define PPLL_DIV_2 … #define PPLL_DIV_3 … #define VCLK_ECP_CNTL … #define HTOTAL_CNTL … #define M_SPLL_REF_FB_DIV … #define AGP_PLL_CNTL … #define SPLL_CNTL … #define SCLK_CNTL … #define MPLL_CNTL … #define MDLL_CKO … #define MDLL_RDCKA … #define MCLK_CNTL … #define AGP_PLL_CNTL … #define PLL_TEST_CNTL … #define CLK_PWRMGT_CNTL … #define PLL_PWRMGT_CNTL … #define MCLK_MISC … #define P2PLL_CNTL … #define P2PLL_REF_DIV … #define PIXCLKS_CNTL … #define SCLK_MORE_CNTL … /* MCLK_CNTL bit constants */ #define FORCEON_MCLKA … #define FORCEON_MCLKB … #define FORCEON_YCLKA … #define FORCEON_YCLKB … #define FORCEON_MC … #define FORCEON_AIC … /* SCLK_CNTL bit constants */ #define DYN_STOP_LAT_MASK … #define CP_MAX_DYN_STOP_LAT … #define SCLK_FORCEON_MASK … /* SCLK_MORE_CNTL bit constants */ #define SCLK_MORE_FORCEON … /* BUS_CNTL bit constants */ #define BUS_DBL_RESYNC … #define BUS_MSTR_RESET … #define BUS_FLUSH_BUF … #define BUS_STOP_REQ_DIS … #define BUS_ROTATION_DIS … #define BUS_MASTER_DIS … #define BUS_ROM_WRT_EN … #define BUS_DIS_ROM … #define BUS_PCI_READ_RETRY_EN … #define BUS_AGP_AD_STEPPING_EN … #define BUS_PCI_WRT_RETRY_EN … #define BUS_MSTR_RD_MULT … #define BUS_MSTR_RD_LINE … #define BUS_SUSPEND … #define LAT_16X … #define BUS_RD_DISCARD_EN … #define BUS_RD_ABORT_EN … #define BUS_MSTR_WS … #define BUS_PARKING_DIS … #define BUS_MSTR_DISCONNECT_EN … #define BUS_WRT_BURST … #define BUS_READ_BURST … #define BUS_RDY_READ_DLY … /* PIXCLKS_CNTL */ #define PIX2CLK_SRC_SEL_MASK … #define PIX2CLK_SRC_SEL_CPUCLK … #define PIX2CLK_SRC_SEL_PSCANCLK … #define PIX2CLK_SRC_SEL_BYTECLK … #define PIX2CLK_SRC_SEL_P2PLLCLK … #define PIX2CLK_ALWAYS_ONb … #define PIX2CLK_DAC_ALWAYS_ONb … #define PIXCLK_TV_SRC_SEL … #define PIXCLK_LVDS_ALWAYS_ONb … #define PIXCLK_TMDS_ALWAYS_ONb … /* CLOCK_CNTL_INDEX bit constants */ #define PLL_WR_EN … /* CNFG_CNTL bit constants */ #define CFG_VGA_RAM_EN … #define CFG_ATI_REV_ID_MASK … #define CFG_ATI_REV_A11 … #define CFG_ATI_REV_A12 … #define CFG_ATI_REV_A13 … /* CRTC_EXT_CNTL bit constants */ #define VGA_ATI_LINEAR … #define VGA_128KAP_PAGING … #define XCRT_CNT_EN … #define CRTC_HSYNC_DIS … #define CRTC_VSYNC_DIS … #define CRTC_DISPLAY_DIS … #define CRTC_CRT_ON … /* DSTCACHE_CTLSTAT bit constants */ #define RB2D_DC_FLUSH_2D … #define RB2D_DC_FREE_2D … #define RB2D_DC_FLUSH_ALL … #define RB2D_DC_BUSY … /* DSTCACHE_MODE bits constants */ #define RB2D_DC_AUTOFLUSH_ENABLE … #define RB2D_DC_DC_DISABLE_IGNORE_PE … /* CRTC_GEN_CNTL bit constants */ #define CRTC_DBL_SCAN_EN … #define CRTC_CUR_EN … #define CRTC_INTERLACE_EN … #define CRTC_BYPASS_LUT_EN … #define CRTC_EXT_DISP_EN … #define CRTC_EN … #define CRTC_DISP_REQ_EN_B … /* CRTC_STATUS bit constants */ #define CRTC_VBLANK … /* CRTC2_GEN_CNTL bit constants */ #define CRT2_ON … #define CRTC2_DISPLAY_DIS … #define CRTC2_EN … #define CRTC2_DISP_REQ_EN_B … /* CUR_OFFSET, CUR_HORZ_VERT_POSN, CUR_HORZ_VERT_OFF bit constants */ #define CUR_LOCK … /* GPIO bit constants */ #define GPIO_A_0 … #define GPIO_A_1 … #define GPIO_Y_0 … #define GPIO_Y_1 … #define GPIO_EN_0 … #define GPIO_EN_1 … #define GPIO_MASK_0 … #define GPIO_MASK_1 … #define VGA_DDC_DATA_OUTPUT … #define VGA_DDC_CLK_OUTPUT … #define VGA_DDC_DATA_INPUT … #define VGA_DDC_CLK_INPUT … #define VGA_DDC_DATA_OUT_EN … #define VGA_DDC_CLK_OUT_EN … /* FP bit constants */ #define FP_CRTC_H_TOTAL_MASK … #define FP_CRTC_H_DISP_MASK … #define FP_CRTC_V_TOTAL_MASK … #define FP_CRTC_V_DISP_MASK … #define FP_H_SYNC_STRT_CHAR_MASK … #define FP_H_SYNC_WID_MASK … #define FP_V_SYNC_STRT_MASK … #define FP_V_SYNC_WID_MASK … #define FP_CRTC_H_TOTAL_SHIFT … #define FP_CRTC_H_DISP_SHIFT … #define FP_CRTC_V_TOTAL_SHIFT … #define FP_CRTC_V_DISP_SHIFT … #define FP_H_SYNC_STRT_CHAR_SHIFT … #define FP_H_SYNC_WID_SHIFT … #define FP_V_SYNC_STRT_SHIFT … #define FP_V_SYNC_WID_SHIFT … /* FP_GEN_CNTL bit constants */ #define FP_FPON … #define FP_TMDS_EN … #define FP_PANEL_FORMAT … #define FP_EN_TMDS … #define FP_DETECT_SENSE … #define R200_FP_SOURCE_SEL_MASK … #define R200_FP_SOURCE_SEL_CRTC1 … #define R200_FP_SOURCE_SEL_CRTC2 … #define R200_FP_SOURCE_SEL_RMX … #define R200_FP_SOURCE_SEL_TRANS … #define FP_SEL_CRTC1 … #define FP_SEL_CRTC2 … #define FP_USE_VGA_HSYNC … #define FP_CRTC_DONT_SHADOW_HPAR … #define FP_CRTC_DONT_SHADOW_VPAR … #define FP_CRTC_DONT_SHADOW_HEND … #define FP_CRTC_USE_SHADOW_VEND … #define FP_RMX_HVSYNC_CONTROL_EN … #define FP_DFP_SYNC_SEL … #define FP_CRTC_LOCK_8DOT … #define FP_CRT_SYNC_SEL … #define FP_USE_SHADOW_EN … #define FP_CRT_SYNC_ALT … /* FP2_GEN_CNTL bit constants */ #define FP2_BLANK_EN … #define FP2_ON … #define FP2_PANEL_FORMAT … #define FP2_SOURCE_SEL_MASK … #define FP2_SOURCE_SEL_CRTC2 … #define FP2_SRC_SEL_MASK … #define FP2_SRC_SEL_CRTC2 … #define FP2_FP_POL … #define FP2_LP_POL … #define FP2_SCK_POL … #define FP2_LCD_CNTL_MASK … #define FP2_PAD_FLOP_EN … #define FP2_CRC_EN … #define FP2_CRC_READ_EN … #define FP2_DV0_EN … #define FP2_DV0_RATE_SEL_SDR … /* LVDS_GEN_CNTL bit constants */ #define LVDS_ON … #define LVDS_DISPLAY_DIS … #define LVDS_PANEL_TYPE … #define LVDS_PANEL_FORMAT … #define LVDS_EN … #define LVDS_BL_MOD_LEVEL_MASK … #define LVDS_BL_MOD_LEVEL_SHIFT … #define LVDS_BL_MOD_EN … #define LVDS_DIGON … #define LVDS_BLON … #define LVDS_SEL_CRTC2 … #define LVDS_STATE_MASK … /* LVDS_PLL_CNTL bit constatns */ #define HSYNC_DELAY_SHIFT … #define HSYNC_DELAY_MASK … /* TMDS_TRANSMITTER_CNTL bit constants */ #define TMDS_PLL_EN … #define TMDS_PLLRST … #define TMDS_RAN_PAT_RST … #define TMDS_ICHCSEL … /* FP_HORZ_STRETCH bit constants */ #define HORZ_STRETCH_RATIO_MASK … #define HORZ_STRETCH_RATIO_MAX … #define HORZ_PANEL_SIZE … #define HORZ_PANEL_SHIFT … #define HORZ_STRETCH_PIXREP … #define HORZ_STRETCH_BLEND … #define HORZ_STRETCH_ENABLE … #define HORZ_AUTO_RATIO … #define HORZ_FP_LOOP_STRETCH … #define HORZ_AUTO_RATIO_INC … /* FP_VERT_STRETCH bit constants */ #define VERT_STRETCH_RATIO_MASK … #define VERT_STRETCH_RATIO_MAX … #define VERT_PANEL_SIZE … #define VERT_PANEL_SHIFT … #define VERT_STRETCH_LINREP … #define VERT_STRETCH_BLEND … #define VERT_STRETCH_ENABLE … #define VERT_AUTO_RATIO_EN … #define VERT_FP_LOOP_STRETCH … #define VERT_STRETCH_RESERVED … /* DAC_CNTL bit constants */ #define DAC_8BIT_EN … #define DAC_4BPP_PIX_ORDER … #define DAC_CRC_EN … #define DAC_MASK_ALL … #define DAC_PDWN … #define DAC_EXPAND_MODE … #define DAC_VGA_ADR_EN … #define DAC_RANGE_CNTL … #define DAC_RANGE_CNTL_MASK … #define DAC_BLANKING … #define DAC_CMP_EN … #define DAC_CMP_OUTPUT … /* DAC_CNTL2 bit constants */ #define DAC2_EXPAND_MODE … #define DAC2_CMP_EN … #define DAC2_PALETTE_ACCESS_CNTL … /* DAC_EXT_CNTL bit constants */ #define DAC_FORCE_BLANK_OFF_EN … #define DAC_FORCE_DATA_EN … #define DAC_FORCE_DATA_SEL_MASK … #define DAC_FORCE_DATA_MASK … #define DAC_FORCE_DATA_SHIFT … /* GEN_RESET_CNTL bit constants */ #define SOFT_RESET_GUI … #define SOFT_RESET_VCLK … #define SOFT_RESET_PCLK … #define SOFT_RESET_ECP … #define SOFT_RESET_DISPENG_XCLK … /* MEM_CNTL bit constants */ #define MEM_CTLR_STATUS_IDLE … #define MEM_CTLR_STATUS_BUSY … #define MEM_SEQNCR_STATUS_IDLE … #define MEM_SEQNCR_STATUS_BUSY … #define MEM_ARBITER_STATUS_IDLE … #define MEM_ARBITER_STATUS_BUSY … #define MEM_REQ_UNLOCK … #define MEM_REQ_LOCK … #define MEM_NUM_CHANNELS_MASK … #define MEM_USE_B_CH_ONLY … #define RV100_MEM_HALF_MODE … #define R300_MEM_NUM_CHANNELS_MASK … #define R300_MEM_USE_CD_CH_ONLY … /* RBBM_SOFT_RESET bit constants */ #define SOFT_RESET_CP … #define SOFT_RESET_HI … #define SOFT_RESET_SE … #define SOFT_RESET_RE … #define SOFT_RESET_PP … #define SOFT_RESET_E2 … #define SOFT_RESET_RB … #define SOFT_RESET_HDP … /* WAIT_UNTIL bit constants */ #define WAIT_DMA_GUI_IDLE … #define WAIT_2D_IDLECLEAN … /* SURFACE_CNTL bit constants */ #define SURF_TRANSLATION_DIS … #define NONSURF_AP0_SWP_16BPP … #define NONSURF_AP0_SWP_32BPP … #define NONSURF_AP1_SWP_16BPP … #define NONSURF_AP1_SWP_32BPP … /* DEFAULT_SC_BOTTOM_RIGHT bit constants */ #define DEFAULT_SC_RIGHT_MAX … #define DEFAULT_SC_BOTTOM_MAX … /* MM_INDEX bit constants */ #define MM_APER … /* CLR_CMP_CNTL bit constants */ #define COMPARE_SRC_FALSE … #define COMPARE_SRC_TRUE … #define COMPARE_SRC_NOT_EQUAL … #define COMPARE_SRC_EQUAL … #define COMPARE_SRC_EQUAL_FLIP … #define COMPARE_DST_FALSE … #define COMPARE_DST_TRUE … #define COMPARE_DST_NOT_EQUAL … #define COMPARE_DST_EQUAL … #define COMPARE_DESTINATION … #define COMPARE_SOURCE … #define COMPARE_SRC_AND_DST … /* DP_CNTL bit constants */ #define DST_X_RIGHT_TO_LEFT … #define DST_X_LEFT_TO_RIGHT … #define DST_Y_BOTTOM_TO_TOP … #define DST_Y_TOP_TO_BOTTOM … #define DST_X_MAJOR … #define DST_Y_MAJOR … #define DST_X_TILE … #define DST_Y_TILE … #define DST_LAST_PEL … #define DST_TRAIL_X_RIGHT_TO_LEFT … #define DST_TRAIL_X_LEFT_TO_RIGHT … #define DST_TRAP_FILL_RIGHT_TO_LEFT … #define DST_TRAP_FILL_LEFT_TO_RIGHT … #define DST_BRES_SIGN … #define DST_HOST_BIG_ENDIAN_EN … #define DST_POLYLINE_NONLAST … #define DST_RASTER_STALL … #define DST_POLY_EDGE … /* DP_CNTL_YDIR_XDIR_YMAJOR bit constants (short version of DP_CNTL) */ #define DST_X_MAJOR_S … #define DST_Y_MAJOR_S … #define DST_Y_BOTTOM_TO_TOP_S … #define DST_Y_TOP_TO_BOTTOM_S … #define DST_X_RIGHT_TO_LEFT_S … #define DST_X_LEFT_TO_RIGHT_S … /* DP_DATATYPE bit constants */ #define DST_8BPP … #define DST_15BPP … #define DST_16BPP … #define DST_24BPP … #define DST_32BPP … #define DST_8BPP_RGB332 … #define DST_8BPP_Y8 … #define DST_8BPP_RGB8 … #define DST_16BPP_VYUY422 … #define DST_16BPP_YVYU422 … #define DST_32BPP_AYUV444 … #define DST_16BPP_ARGB4444 … #define BRUSH_SOLIDCOLOR … #define SRC_MONO … #define SRC_MONO_LBKGD … #define SRC_DSTCOLOR … #define BYTE_ORDER_MSB_TO_LSB … #define BYTE_ORDER_LSB_TO_MSB … #define DP_CONVERSION_TEMP … #define HOST_BIG_ENDIAN_EN … /* DP_GUI_MASTER_CNTL bit constants */ #define GMC_SRC_PITCH_OFFSET_DEFAULT … #define GMC_SRC_PITCH_OFFSET_LEAVE … #define GMC_DST_PITCH_OFFSET_DEFAULT … #define GMC_DST_PITCH_OFFSET_LEAVE … #define GMC_SRC_CLIP_DEFAULT … #define GMC_SRC_CLIP_LEAVE … #define GMC_DST_CLIP_DEFAULT … #define GMC_DST_CLIP_LEAVE … #define GMC_BRUSH_8x8MONO … #define GMC_BRUSH_8x8MONO_LBKGD … #define GMC_BRUSH_8x1MONO … #define GMC_BRUSH_8x1MONO_LBKGD … #define GMC_BRUSH_1x8MONO … #define GMC_BRUSH_1x8MONO_LBKGD … #define GMC_BRUSH_32x1MONO … #define GMC_BRUSH_32x1MONO_LBKGD … #define GMC_BRUSH_32x32MONO … #define GMC_BRUSH_32x32MONO_LBKGD … #define GMC_BRUSH_8x8COLOR … #define GMC_BRUSH_8x1COLOR … #define GMC_BRUSH_1x8COLOR … #define GMC_BRUSH_SOLID_COLOR … #define GMC_DST_8BPP … #define GMC_DST_15BPP … #define GMC_DST_16BPP … #define GMC_DST_24BPP … #define GMC_DST_32BPP … #define GMC_DST_8BPP_RGB332 … #define GMC_DST_8BPP_Y8 … #define GMC_DST_8BPP_RGB8 … #define GMC_DST_16BPP_VYUY422 … #define GMC_DST_16BPP_YVYU422 … #define GMC_DST_32BPP_AYUV444 … #define GMC_DST_16BPP_ARGB4444 … #define GMC_SRC_MONO … #define GMC_SRC_MONO_LBKGD … #define GMC_SRC_DSTCOLOR … #define GMC_BYTE_ORDER_MSB_TO_LSB … #define GMC_BYTE_ORDER_LSB_TO_MSB … #define GMC_DP_CONVERSION_TEMP_9300 … #define GMC_DP_CONVERSION_TEMP_6500 … #define GMC_DP_SRC_RECT … #define GMC_DP_SRC_HOST … #define GMC_DP_SRC_HOST_BYTEALIGN … #define GMC_3D_FCN_EN_CLR … #define GMC_3D_FCN_EN_SET … #define GMC_DST_CLR_CMP_FCN_LEAVE … #define GMC_DST_CLR_CMP_FCN_CLEAR … #define GMC_AUX_CLIP_LEAVE … #define GMC_AUX_CLIP_CLEAR … #define GMC_WRITE_MASK_LEAVE … #define GMC_WRITE_MASK_SET … #define GMC_CLR_CMP_CNTL_DIS … #define GMC_SRC_DATATYPE_COLOR … #define ROP3_S … #define ROP3_SRCCOPY … #define ROP3_P … #define ROP3_PATCOPY … #define DP_SRC_SOURCE_MASK … #define GMC_BRUSH_NONE … #define DP_SRC_SOURCE_MEMORY … #define GMC_BRUSH_SOLIDCOLOR … /* DP_MIX bit constants */ #define DP_SRC_RECT … #define DP_SRC_HOST … #define DP_SRC_HOST_BYTEALIGN … /* MPLL_CNTL bit constants */ #define MPLL_RESET … /* MDLL_CKO bit constants */ #define MCKOA_SLEEP … #define MCKOA_RESET … #define MCKOA_REF_SKEW_MASK … #define MCKOA_FB_SKEW_MASK … /* MDLL_RDCKA bit constants */ #define MRDCKA0_SLEEP … #define MRDCKA0_RESET … #define MRDCKA1_SLEEP … #define MRDCKA1_RESET … /* VCLK_ECP_CNTL constants */ #define VCLK_SRC_SEL_MASK … #define VCLK_SRC_SEL_CPUCLK … #define VCLK_SRC_SEL_PSCANCLK … #define VCLK_SRC_SEL_BYTECLK … #define VCLK_SRC_SEL_PPLLCLK … #define PIXCLK_ALWAYS_ONb … #define PIXCLK_DAC_ALWAYS_ONb … /* BUS_CNTL1 constants */ #define BUS_CNTL1_MOBILE_PLATFORM_SEL_MASK … #define BUS_CNTL1_MOBILE_PLATFORM_SEL_SHIFT … #define BUS_CNTL1_AGPCLK_VALID … /* PLL_PWRMGT_CNTL constants */ #define PLL_PWRMGT_CNTL_SPLL_TURNOFF … #define PLL_PWRMGT_CNTL_PPLL_TURNOFF … #define PLL_PWRMGT_CNTL_P2PLL_TURNOFF … #define PLL_PWRMGT_CNTL_TVPLL_TURNOFF … #define PLL_PWRMGT_CNTL_MOBILE_SU … #define PLL_PWRMGT_CNTL_SU_SCLK_USE_BCLK … #define PLL_PWRMGT_CNTL_SU_MCLK_USE_BCLK … /* TV_DAC_CNTL constants */ #define TV_DAC_CNTL_BGSLEEP … #define TV_DAC_CNTL_DETECT … #define TV_DAC_CNTL_BGADJ_MASK … #define TV_DAC_CNTL_DACADJ_MASK … #define TV_DAC_CNTL_BGADJ__SHIFT … #define TV_DAC_CNTL_DACADJ__SHIFT … #define TV_DAC_CNTL_RDACPD … #define TV_DAC_CNTL_GDACPD … #define TV_DAC_CNTL_BDACPD … /* DISP_MISC_CNTL constants */ #define DISP_MISC_CNTL_SOFT_RESET_GRPH_PP … #define DISP_MISC_CNTL_SOFT_RESET_SUBPIC_PP … #define DISP_MISC_CNTL_SOFT_RESET_OV0_PP … #define DISP_MISC_CNTL_SOFT_RESET_GRPH_SCLK … #define DISP_MISC_CNTL_SOFT_RESET_SUBPIC_SCLK … #define DISP_MISC_CNTL_SOFT_RESET_OV0_SCLK … #define DISP_MISC_CNTL_SOFT_RESET_GRPH2_PP … #define DISP_MISC_CNTL_SOFT_RESET_GRPH2_SCLK … #define DISP_MISC_CNTL_SOFT_RESET_LVDS … #define DISP_MISC_CNTL_SOFT_RESET_TMDS … #define DISP_MISC_CNTL_SOFT_RESET_DIG_TMDS … #define DISP_MISC_CNTL_SOFT_RESET_TV … /* DISP_PWR_MAN constants */ #define DISP_PWR_MAN_DISP_PWR_MAN_D3_CRTC_EN … #define DISP_PWR_MAN_DISP2_PWR_MAN_D3_CRTC2_EN … #define DISP_PWR_MAN_DISP_D3_RST … #define DISP_PWR_MAN_DISP_D3_REG_RST … #define DISP_PWR_MAN_DISP_D3_GRPH_RST … #define DISP_PWR_MAN_DISP_D3_SUBPIC_RST … #define DISP_PWR_MAN_DISP_D3_OV0_RST … #define DISP_PWR_MAN_DISP_D1D2_GRPH_RST … #define DISP_PWR_MAN_DISP_D1D2_SUBPIC_RST … #define DISP_PWR_MAN_DISP_D1D2_OV0_RST … #define DISP_PWR_MAN_DIG_TMDS_ENABLE_RST … #define DISP_PWR_MAN_TV_ENABLE_RST … #define DISP_PWR_MAN_AUTO_PWRUP_EN … /* masks */ #define CNFG_MEMSIZE_MASK … #define MEM_CFG_TYPE … #define DST_OFFSET_MASK … #define DST_PITCH_MASK … #define DEFAULT_TILE_MASK … #define PPLL_DIV_SEL_MASK … #define PPLL_RESET … #define PPLL_SLEEP … #define PPLL_ATOMIC_UPDATE_EN … #define PPLL_REF_DIV_MASK … #define PPLL_FB3_DIV_MASK … #define PPLL_POST3_DIV_MASK … #define PPLL_ATOMIC_UPDATE_R … #define PPLL_ATOMIC_UPDATE_W … #define PPLL_VGA_ATOMIC_UPDATE_EN … #define R300_PPLL_REF_DIV_ACC_MASK … #define R300_PPLL_REF_DIV_ACC_SHIFT … #define GUI_ACTIVE … #define MC_IND_INDEX … #define MC_IND_DATA … /* PAD_CTLR_STRENGTH */ #define PAD_MANUAL_OVERRIDE … // pllCLK_PIN_CNTL #define CLK_PIN_CNTL__OSC_EN_MASK … #define CLK_PIN_CNTL__OSC_EN … #define CLK_PIN_CNTL__XTL_LOW_GAIN_MASK … #define CLK_PIN_CNTL__XTL_LOW_GAIN … #define CLK_PIN_CNTL__DONT_USE_XTALIN_MASK … #define CLK_PIN_CNTL__DONT_USE_XTALIN … #define CLK_PIN_CNTL__SLOW_CLOCK_SOURCE_MASK … #define CLK_PIN_CNTL__SLOW_CLOCK_SOURCE … #define CLK_PIN_CNTL__CG_CLK_TO_OUTPIN_MASK … #define CLK_PIN_CNTL__CG_CLK_TO_OUTPIN … #define CLK_PIN_CNTL__CG_COUNT_UP_TO_OUTPIN_MASK … #define CLK_PIN_CNTL__CG_COUNT_UP_TO_OUTPIN … #define CLK_PIN_CNTL__ACCESS_REGS_IN_SUSPEND_MASK … #define CLK_PIN_CNTL__ACCESS_REGS_IN_SUSPEND … #define CLK_PIN_CNTL__CG_SPARE_MASK … #define CLK_PIN_CNTL__CG_SPARE … #define CLK_PIN_CNTL__SCLK_DYN_START_CNTL_MASK … #define CLK_PIN_CNTL__SCLK_DYN_START_CNTL … #define CLK_PIN_CNTL__CP_CLK_RUNNING_MASK … #define CLK_PIN_CNTL__CP_CLK_RUNNING … #define CLK_PIN_CNTL__CG_SPARE_RD_MASK … #define CLK_PIN_CNTL__XTALIN_ALWAYS_ONb_MASK … #define CLK_PIN_CNTL__XTALIN_ALWAYS_ONb … #define CLK_PIN_CNTL__PWRSEQ_DELAY_MASK … // pllCLK_PWRMGT_CNTL #define CLK_PWRMGT_CNTL__MPLL_PWRMGT_OFF__SHIFT … #define CLK_PWRMGT_CNTL__SPLL_PWRMGT_OFF__SHIFT … #define CLK_PWRMGT_CNTL__PPLL_PWRMGT_OFF__SHIFT … #define CLK_PWRMGT_CNTL__P2PLL_PWRMGT_OFF__SHIFT … #define CLK_PWRMGT_CNTL__MCLK_TURNOFF__SHIFT … #define CLK_PWRMGT_CNTL__SCLK_TURNOFF__SHIFT … #define CLK_PWRMGT_CNTL__PCLK_TURNOFF__SHIFT … #define CLK_PWRMGT_CNTL__P2CLK_TURNOFF__SHIFT … #define CLK_PWRMGT_CNTL__MC_CH_MODE__SHIFT … #define CLK_PWRMGT_CNTL__TEST_MODE__SHIFT … #define CLK_PWRMGT_CNTL__GLOBAL_PMAN_EN__SHIFT … #define CLK_PWRMGT_CNTL__ENGINE_DYNCLK_MODE__SHIFT … #define CLK_PWRMGT_CNTL__ACTIVE_HILO_LAT__SHIFT … #define CLK_PWRMGT_CNTL__DISP_DYN_STOP_LAT__SHIFT … #define CLK_PWRMGT_CNTL__MC_BUSY__SHIFT … #define CLK_PWRMGT_CNTL__MC_INT_CNTL__SHIFT … #define CLK_PWRMGT_CNTL__MC_SWITCH__SHIFT … #define CLK_PWRMGT_CNTL__DLL_READY__SHIFT … #define CLK_PWRMGT_CNTL__DISP_PM__SHIFT … #define CLK_PWRMGT_CNTL__DYN_STOP_MODE__SHIFT … #define CLK_PWRMGT_CNTL__CG_NO1_DEBUG__SHIFT … #define CLK_PWRMGT_CNTL__TVPLL_PWRMGT_OFF__SHIFT … #define CLK_PWRMGT_CNTL__TVCLK_TURNOFF__SHIFT … // pllP2PLL_CNTL #define P2PLL_CNTL__P2PLL_RESET_MASK … #define P2PLL_CNTL__P2PLL_RESET … #define P2PLL_CNTL__P2PLL_SLEEP_MASK … #define P2PLL_CNTL__P2PLL_SLEEP … #define P2PLL_CNTL__P2PLL_TST_EN_MASK … #define P2PLL_CNTL__P2PLL_TST_EN … #define P2PLL_CNTL__P2PLL_REFCLK_SEL_MASK … #define P2PLL_CNTL__P2PLL_REFCLK_SEL … #define P2PLL_CNTL__P2PLL_FBCLK_SEL_MASK … #define P2PLL_CNTL__P2PLL_FBCLK_SEL … #define P2PLL_CNTL__P2PLL_TCPOFF_MASK … #define P2PLL_CNTL__P2PLL_TCPOFF … #define P2PLL_CNTL__P2PLL_TVCOMAX_MASK … #define P2PLL_CNTL__P2PLL_TVCOMAX … #define P2PLL_CNTL__P2PLL_PCP_MASK … #define P2PLL_CNTL__P2PLL_PVG_MASK … #define P2PLL_CNTL__P2PLL_PDC_MASK … #define P2PLL_CNTL__P2PLL_ATOMIC_UPDATE_EN_MASK … #define P2PLL_CNTL__P2PLL_ATOMIC_UPDATE_EN … #define P2PLL_CNTL__P2PLL_ATOMIC_UPDATE_SYNC_MASK … #define P2PLL_CNTL__P2PLL_ATOMIC_UPDATE_SYNC … #define P2PLL_CNTL__P2PLL_DISABLE_AUTO_RESET_MASK … #define P2PLL_CNTL__P2PLL_DISABLE_AUTO_RESET … // pllPIXCLKS_CNTL #define PIXCLKS_CNTL__PIX2CLK_SRC_SEL__SHIFT … #define PIXCLKS_CNTL__PIX2CLK_INVERT__SHIFT … #define PIXCLKS_CNTL__PIX2CLK_SRC_INVERT__SHIFT … #define PIXCLKS_CNTL__PIX2CLK_ALWAYS_ONb__SHIFT … #define PIXCLKS_CNTL__PIX2CLK_DAC_ALWAYS_ONb__SHIFT … #define PIXCLKS_CNTL__PIXCLK_TV_SRC_SEL__SHIFT … #define PIXCLKS_CNTL__PIXCLK_BLEND_ALWAYS_ONb__SHIFT … #define PIXCLKS_CNTL__PIXCLK_GV_ALWAYS_ONb__SHIFT … #define PIXCLKS_CNTL__PIXCLK_DIG_TMDS_ALWAYS_ONb__SHIFT … #define PIXCLKS_CNTL__PIXCLK_LVDS_ALWAYS_ONb__SHIFT … #define PIXCLKS_CNTL__PIXCLK_TMDS_ALWAYS_ONb__SHIFT … // pllPIXCLKS_CNTL #define PIXCLKS_CNTL__PIX2CLK_SRC_SEL_MASK … #define PIXCLKS_CNTL__PIX2CLK_INVERT … #define PIXCLKS_CNTL__PIX2CLK_SRC_INVERT … #define PIXCLKS_CNTL__PIX2CLK_ALWAYS_ONb … #define PIXCLKS_CNTL__PIX2CLK_DAC_ALWAYS_ONb … #define PIXCLKS_CNTL__PIXCLK_TV_SRC_SEL … #define PIXCLKS_CNTL__PIXCLK_BLEND_ALWAYS_ONb … #define PIXCLKS_CNTL__PIXCLK_GV_ALWAYS_ONb … #define PIXCLKS_CNTL__PIXCLK_DIG_TMDS_ALWAYS_ONb … #define PIXCLKS_CNTL__PIXCLK_LVDS_ALWAYS_ONb … #define PIXCLKS_CNTL__PIXCLK_TMDS_ALWAYS_ONb … #define PIXCLKS_CNTL__DISP_TVOUT_PIXCLK_TV_ALWAYS_ONb … #define PIXCLKS_CNTL__R300_DVOCLK_ALWAYS_ONb … #define PIXCLKS_CNTL__R300_PIXCLK_DVO_ALWAYS_ONb … #define PIXCLKS_CNTL__R300_PIXCLK_TRANS_ALWAYS_ONb … #define PIXCLKS_CNTL__R300_PIXCLK_TVO_ALWAYS_ONb … #define PIXCLKS_CNTL__R300_P2G2CLK_ALWAYS_ONb … #define PIXCLKS_CNTL__R300_P2G2CLK_DAC_ALWAYS_ONb … #define PIXCLKS_CNTL__R300_DISP_DAC_PIXCLK_DAC2_BLANK_OFF … // pllP2PLL_DIV_0 #define P2PLL_DIV_0__P2PLL_FB_DIV_MASK … #define P2PLL_DIV_0__P2PLL_ATOMIC_UPDATE_W_MASK … #define P2PLL_DIV_0__P2PLL_ATOMIC_UPDATE_W … #define P2PLL_DIV_0__P2PLL_ATOMIC_UPDATE_R_MASK … #define P2PLL_DIV_0__P2PLL_ATOMIC_UPDATE_R … #define P2PLL_DIV_0__P2PLL_POST_DIV_MASK … // pllSCLK_CNTL #define SCLK_CNTL__SCLK_SRC_SEL_MASK … #define SCLK_CNTL__CP_MAX_DYN_STOP_LAT … #define SCLK_CNTL__HDP_MAX_DYN_STOP_LAT … #define SCLK_CNTL__TV_MAX_DYN_STOP_LAT … #define SCLK_CNTL__E2_MAX_DYN_STOP_LAT … #define SCLK_CNTL__SE_MAX_DYN_STOP_LAT … #define SCLK_CNTL__IDCT_MAX_DYN_STOP_LAT … #define SCLK_CNTL__VIP_MAX_DYN_STOP_LAT … #define SCLK_CNTL__RE_MAX_DYN_STOP_LAT … #define SCLK_CNTL__PB_MAX_DYN_STOP_LAT … #define SCLK_CNTL__TAM_MAX_DYN_STOP_LAT … #define SCLK_CNTL__TDM_MAX_DYN_STOP_LAT … #define SCLK_CNTL__RB_MAX_DYN_STOP_LAT … #define SCLK_CNTL__DYN_STOP_LAT_MASK … #define SCLK_CNTL__FORCE_DISP2 … #define SCLK_CNTL__FORCE_CP … #define SCLK_CNTL__FORCE_HDP … #define SCLK_CNTL__FORCE_DISP1 … #define SCLK_CNTL__FORCE_TOP … #define SCLK_CNTL__FORCE_E2 … #define SCLK_CNTL__FORCE_SE … #define SCLK_CNTL__FORCE_IDCT … #define SCLK_CNTL__FORCE_VIP … #define SCLK_CNTL__FORCE_RE … #define SCLK_CNTL__FORCE_PB … #define SCLK_CNTL__FORCE_TAM … #define SCLK_CNTL__FORCE_TDM … #define SCLK_CNTL__FORCE_RB … #define SCLK_CNTL__FORCE_TV_SCLK … #define SCLK_CNTL__FORCE_SUBPIC … #define SCLK_CNTL__FORCE_OV0 … #define SCLK_CNTL__R300_FORCE_VAP … #define SCLK_CNTL__R300_FORCE_SR … #define SCLK_CNTL__R300_FORCE_PX … #define SCLK_CNTL__R300_FORCE_TX … #define SCLK_CNTL__R300_FORCE_US … #define SCLK_CNTL__R300_FORCE_SU … #define SCLK_CNTL__FORCEON_MASK … // pllSCLK_CNTL2 #define SCLK_CNTL2__R300_TCL_MAX_DYN_STOP_LAT … #define SCLK_CNTL2__R300_GA_MAX_DYN_STOP_LAT … #define SCLK_CNTL2__R300_CBA_MAX_DYN_STOP_LAT … #define SCLK_CNTL2__R300_FORCE_TCL … #define SCLK_CNTL2__R300_FORCE_CBA … #define SCLK_CNTL2__R300_FORCE_GA … // SCLK_MORE_CNTL #define SCLK_MORE_CNTL__DISPREGS_MAX_DYN_STOP_LAT … #define SCLK_MORE_CNTL__MC_GUI_MAX_DYN_STOP_LAT … #define SCLK_MORE_CNTL__MC_HOST_MAX_DYN_STOP_LAT … #define SCLK_MORE_CNTL__FORCE_DISPREGS … #define SCLK_MORE_CNTL__FORCE_MC_GUI … #define SCLK_MORE_CNTL__FORCE_MC_HOST … #define SCLK_MORE_CNTL__STOP_SCLK_EN … #define SCLK_MORE_CNTL__STOP_SCLK_A … #define SCLK_MORE_CNTL__STOP_SCLK_B … #define SCLK_MORE_CNTL__STOP_SCLK_C … #define SCLK_MORE_CNTL__HALF_SPEED_SCLK … #define SCLK_MORE_CNTL__IO_CG_VOLTAGE_DROP … #define SCLK_MORE_CNTL__TVFB_SOFT_RESET … #define SCLK_MORE_CNTL__VOLTAGE_DROP_SYNC … #define SCLK_MORE_CNTL__IDLE_DELAY_HALF_SCLK … #define SCLK_MORE_CNTL__AGP_BUSY_HALF_SCLK … #define SCLK_MORE_CNTL__CG_SPARE_RD_C_MASK … #define SCLK_MORE_CNTL__FORCEON … // MCLK_CNTL #define MCLK_CNTL__MCLKA_SRC_SEL_MASK … #define MCLK_CNTL__YCLKA_SRC_SEL_MASK … #define MCLK_CNTL__MCLKB_SRC_SEL_MASK … #define MCLK_CNTL__YCLKB_SRC_SEL_MASK … #define MCLK_CNTL__FORCE_MCLKA_MASK … #define MCLK_CNTL__FORCE_MCLKA … #define MCLK_CNTL__FORCE_MCLKB_MASK … #define MCLK_CNTL__FORCE_MCLKB … #define MCLK_CNTL__FORCE_YCLKA_MASK … #define MCLK_CNTL__FORCE_YCLKA … #define MCLK_CNTL__FORCE_YCLKB_MASK … #define MCLK_CNTL__FORCE_YCLKB … #define MCLK_CNTL__FORCE_MC_MASK … #define MCLK_CNTL__FORCE_MC … #define MCLK_CNTL__FORCE_AIC_MASK … #define MCLK_CNTL__FORCE_AIC … #define MCLK_CNTL__MRDCKA0_SOUTSEL_MASK … #define MCLK_CNTL__MRDCKA1_SOUTSEL_MASK … #define MCLK_CNTL__MRDCKB0_SOUTSEL_MASK … #define MCLK_CNTL__MRDCKB1_SOUTSEL_MASK … #define MCLK_CNTL__R300_DISABLE_MC_MCLKA … #define MCLK_CNTL__R300_DISABLE_MC_MCLKB … // MCLK_MISC #define MCLK_MISC__SCLK_SOURCED_FROM_MPLL_SEL_MASK … #define MCLK_MISC__MCLK_FROM_SPLL_DIV_SEL_MASK … #define MCLK_MISC__MCLK_FROM_SPLL_DIV_SEL … #define MCLK_MISC__ENABLE_SCLK_FROM_MPLL_MASK … #define MCLK_MISC__ENABLE_SCLK_FROM_MPLL … #define MCLK_MISC__MPLL_MODEA_MODEC_HW_SEL_EN_MASK … #define MCLK_MISC__MPLL_MODEA_MODEC_HW_SEL_EN … #define MCLK_MISC__DLL_READY_LAT_MASK … #define MCLK_MISC__DLL_READY_LAT … #define MCLK_MISC__MC_MCLK_MAX_DYN_STOP_LAT_MASK … #define MCLK_MISC__MC_MCLK_MAX_DYN_STOP_LAT … #define MCLK_MISC__IO_MCLK_MAX_DYN_STOP_LAT_MASK … #define MCLK_MISC__IO_MCLK_MAX_DYN_STOP_LAT … #define MCLK_MISC__MC_MCLK_DYN_ENABLE_MASK … #define MCLK_MISC__MC_MCLK_DYN_ENABLE … #define MCLK_MISC__IO_MCLK_DYN_ENABLE_MASK … #define MCLK_MISC__IO_MCLK_DYN_ENABLE … #define MCLK_MISC__CGM_CLK_TO_OUTPIN_MASK … #define MCLK_MISC__CGM_CLK_TO_OUTPIN … #define MCLK_MISC__CLK_OR_COUNT_SEL_MASK … #define MCLK_MISC__CLK_OR_COUNT_SEL … #define MCLK_MISC__EN_MCLK_TRISTATE_IN_SUSPEND_MASK … #define MCLK_MISC__EN_MCLK_TRISTATE_IN_SUSPEND … #define MCLK_MISC__CGM_SPARE_RD_MASK … #define MCLK_MISC__CGM_SPARE_A_RD_MASK … #define MCLK_MISC__TCLK_TO_YCLKB_EN_MASK … #define MCLK_MISC__TCLK_TO_YCLKB_EN … #define MCLK_MISC__CGM_SPARE_A_MASK … // VCLK_ECP_CNTL #define VCLK_ECP_CNTL__VCLK_SRC_SEL_MASK … #define VCLK_ECP_CNTL__VCLK_INVERT … #define VCLK_ECP_CNTL__PIXCLK_SRC_INVERT … #define VCLK_ECP_CNTL__PIXCLK_ALWAYS_ONb … #define VCLK_ECP_CNTL__PIXCLK_DAC_ALWAYS_ONb … #define VCLK_ECP_CNTL__ECP_DIV_MASK … #define VCLK_ECP_CNTL__ECP_FORCE_ON … #define VCLK_ECP_CNTL__SUBCLK_FORCE_ON … #define VCLK_ECP_CNTL__R300_DISP_DAC_PIXCLK_DAC_BLANK_OFF … // PLL_PWRMGT_CNTL #define PLL_PWRMGT_CNTL__MPLL_TURNOFF_MASK … #define PLL_PWRMGT_CNTL__MPLL_TURNOFF … #define PLL_PWRMGT_CNTL__SPLL_TURNOFF_MASK … #define PLL_PWRMGT_CNTL__SPLL_TURNOFF … #define PLL_PWRMGT_CNTL__PPLL_TURNOFF_MASK … #define PLL_PWRMGT_CNTL__PPLL_TURNOFF … #define PLL_PWRMGT_CNTL__P2PLL_TURNOFF_MASK … #define PLL_PWRMGT_CNTL__P2PLL_TURNOFF … #define PLL_PWRMGT_CNTL__TVPLL_TURNOFF_MASK … #define PLL_PWRMGT_CNTL__TVPLL_TURNOFF … #define PLL_PWRMGT_CNTL__AGPCLK_DYN_STOP_LAT_MASK … #define PLL_PWRMGT_CNTL__APM_POWER_STATE_MASK … #define PLL_PWRMGT_CNTL__APM_PWRSTATE_RD_MASK … #define PLL_PWRMGT_CNTL__PM_MODE_SEL_MASK … #define PLL_PWRMGT_CNTL__PM_MODE_SEL … #define PLL_PWRMGT_CNTL__EN_PWRSEQ_DONE_COND_MASK … #define PLL_PWRMGT_CNTL__EN_PWRSEQ_DONE_COND … #define PLL_PWRMGT_CNTL__EN_DISP_PARKED_COND_MASK … #define PLL_PWRMGT_CNTL__EN_DISP_PARKED_COND … #define PLL_PWRMGT_CNTL__MOBILE_SU_MASK … #define PLL_PWRMGT_CNTL__MOBILE_SU … #define PLL_PWRMGT_CNTL__SU_SCLK_USE_BCLK_MASK … #define PLL_PWRMGT_CNTL__SU_SCLK_USE_BCLK … #define PLL_PWRMGT_CNTL__SU_MCLK_USE_BCLK_MASK … #define PLL_PWRMGT_CNTL__SU_MCLK_USE_BCLK … #define PLL_PWRMGT_CNTL__SU_SUSTAIN_DISABLE_MASK … #define PLL_PWRMGT_CNTL__SU_SUSTAIN_DISABLE … #define PLL_PWRMGT_CNTL__TCL_BYPASS_DISABLE_MASK … #define PLL_PWRMGT_CNTL__TCL_BYPASS_DISABLE … #define PLL_PWRMGT_CNTL__TCL_CLOCK_CTIVE_RD_MASK … #define PLL_PWRMGT_CNTL__TCL_CLOCK_ACTIVE_RD … #define PLL_PWRMGT_CNTL__CG_NO2_DEBUG_MASK … // CLK_PWRMGT_CNTL #define CLK_PWRMGT_CNTL__MPLL_PWRMGT_OFF_MASK … #define CLK_PWRMGT_CNTL__MPLL_PWRMGT_OFF … #define CLK_PWRMGT_CNTL__SPLL_PWRMGT_OFF_MASK … #define CLK_PWRMGT_CNTL__SPLL_PWRMGT_OFF … #define CLK_PWRMGT_CNTL__PPLL_PWRMGT_OFF_MASK … #define CLK_PWRMGT_CNTL__PPLL_PWRMGT_OFF … #define CLK_PWRMGT_CNTL__P2PLL_PWRMGT_OFF_MASK … #define CLK_PWRMGT_CNTL__P2PLL_PWRMGT_OFF … #define CLK_PWRMGT_CNTL__MCLK_TURNOFF_MASK … #define CLK_PWRMGT_CNTL__MCLK_TURNOFF … #define CLK_PWRMGT_CNTL__SCLK_TURNOFF_MASK … #define CLK_PWRMGT_CNTL__SCLK_TURNOFF … #define CLK_PWRMGT_CNTL__PCLK_TURNOFF_MASK … #define CLK_PWRMGT_CNTL__PCLK_TURNOFF … #define CLK_PWRMGT_CNTL__P2CLK_TURNOFF_MASK … #define CLK_PWRMGT_CNTL__P2CLK_TURNOFF … #define CLK_PWRMGT_CNTL__MC_CH_MODE_MASK … #define CLK_PWRMGT_CNTL__MC_CH_MODE … #define CLK_PWRMGT_CNTL__TEST_MODE_MASK … #define CLK_PWRMGT_CNTL__TEST_MODE … #define CLK_PWRMGT_CNTL__GLOBAL_PMAN_EN_MASK … #define CLK_PWRMGT_CNTL__GLOBAL_PMAN_EN … #define CLK_PWRMGT_CNTL__ENGINE_DYNCLK_MODE_MASK … #define CLK_PWRMGT_CNTL__ENGINE_DYNCLK_MODE … #define CLK_PWRMGT_CNTL__ACTIVE_HILO_LAT_MASK … #define CLK_PWRMGT_CNTL__DISP_DYN_STOP_LAT_MASK … #define CLK_PWRMGT_CNTL__DISP_DYN_STOP_LAT … #define CLK_PWRMGT_CNTL__MC_BUSY_MASK … #define CLK_PWRMGT_CNTL__MC_BUSY … #define CLK_PWRMGT_CNTL__MC_INT_CNTL_MASK … #define CLK_PWRMGT_CNTL__MC_INT_CNTL … #define CLK_PWRMGT_CNTL__MC_SWITCH_MASK … #define CLK_PWRMGT_CNTL__MC_SWITCH … #define CLK_PWRMGT_CNTL__DLL_READY_MASK … #define CLK_PWRMGT_CNTL__DLL_READY … #define CLK_PWRMGT_CNTL__DISP_PM_MASK … #define CLK_PWRMGT_CNTL__DISP_PM … #define CLK_PWRMGT_CNTL__DYN_STOP_MODE_MASK … #define CLK_PWRMGT_CNTL__CG_NO1_DEBUG_MASK … #define CLK_PWRMGT_CNTL__TVPLL_PWRMGT_OFF_MASK … #define CLK_PWRMGT_CNTL__TVPLL_PWRMGT_OFF … #define CLK_PWRMGT_CNTL__TVCLK_TURNOFF_MASK … #define CLK_PWRMGT_CNTL__TVCLK_TURNOFF … // BUS_CNTL1 #define BUS_CNTL1__PMI_IO_DISABLE_MASK … #define BUS_CNTL1__PMI_IO_DISABLE … #define BUS_CNTL1__PMI_MEM_DISABLE_MASK … #define BUS_CNTL1__PMI_MEM_DISABLE … #define BUS_CNTL1__PMI_BM_DISABLE_MASK … #define BUS_CNTL1__PMI_BM_DISABLE … #define BUS_CNTL1__PMI_INT_DISABLE_MASK … #define BUS_CNTL1__PMI_INT_DISABLE … #define BUS_CNTL1__BUS2_IMMEDIATE_PMI_DISABLE_MASK … #define BUS_CNTL1__BUS2_IMMEDIATE_PMI_DISABLE … #define BUS_CNTL1__BUS2_VGA_REG_COHERENCY_DIS_MASK … #define BUS_CNTL1__BUS2_VGA_REG_COHERENCY_DIS … #define BUS_CNTL1__BUS2_VGA_MEM_COHERENCY_DIS_MASK … #define BUS_CNTL1__BUS2_VGA_MEM_COHERENCY_DIS … #define BUS_CNTL1__BUS2_HDP_REG_COHERENCY_DIS_MASK … #define BUS_CNTL1__BUS2_HDP_REG_COHERENCY_DIS … #define BUS_CNTL1__BUS2_GUI_INITIATOR_COHERENCY_DIS_MASK … #define BUS_CNTL1__BUS2_GUI_INITIATOR_COHERENCY_DIS … #define BUS_CNTL1__MOBILE_PLATFORM_SEL_MASK … #define BUS_CNTL1__SEND_SBA_LATENCY_MASK … #define BUS_CNTL1__AGPCLK_VALID_MASK … #define BUS_CNTL1__AGPCLK_VALID … // BUS_CNTL1 #define BUS_CNTL1__PMI_IO_DISABLE__SHIFT … #define BUS_CNTL1__PMI_MEM_DISABLE__SHIFT … #define BUS_CNTL1__PMI_BM_DISABLE__SHIFT … #define BUS_CNTL1__PMI_INT_DISABLE__SHIFT … #define BUS_CNTL1__BUS2_IMMEDIATE_PMI_DISABLE__SHIFT … #define BUS_CNTL1__BUS2_VGA_REG_COHERENCY_DIS__SHIFT … #define BUS_CNTL1__BUS2_VGA_MEM_COHERENCY_DIS__SHIFT … #define BUS_CNTL1__BUS2_HDP_REG_COHERENCY_DIS__SHIFT … #define BUS_CNTL1__BUS2_GUI_INITIATOR_COHERENCY_DIS__SHIFT … #define BUS_CNTL1__MOBILE_PLATFORM_SEL__SHIFT … #define BUS_CNTL1__SEND_SBA_LATENCY__SHIFT … #define BUS_CNTL1__AGPCLK_VALID__SHIFT … // CRTC_OFFSET_CNTL #define CRTC_OFFSET_CNTL__CRTC_TILE_LINE_MASK … #define CRTC_OFFSET_CNTL__CRTC_TILE_LINE_RIGHT_MASK … #define CRTC_OFFSET_CNTL__CRTC_TILE_EN_RIGHT_MASK … #define CRTC_OFFSET_CNTL__CRTC_TILE_EN_RIGHT … #define CRTC_OFFSET_CNTL__CRTC_TILE_EN_MASK … #define CRTC_OFFSET_CNTL__CRTC_TILE_EN … #define CRTC_OFFSET_CNTL__CRTC_OFFSET_FLIP_CNTL_MASK … #define CRTC_OFFSET_CNTL__CRTC_OFFSET_FLIP_CNTL … #define CRTC_OFFSET_CNTL__CRTC_STEREO_OFFSET_EN_MASK … #define CRTC_OFFSET_CNTL__CRTC_STEREO_OFFSET_EN … #define CRTC_OFFSET_CNTL__CRTC_STEREO_SYNC_EN_MASK … #define CRTC_OFFSET_CNTL__CRTC_STEREO_SYNC_OUT_EN_MASK … #define CRTC_OFFSET_CNTL__CRTC_STEREO_SYNC_OUT_EN … #define CRTC_OFFSET_CNTL__CRTC_STEREO_SYNC_MASK … #define CRTC_OFFSET_CNTL__CRTC_STEREO_SYNC … #define CRTC_OFFSET_CNTL__CRTC_GUI_TRIG_OFFSET_LEFT_EN_MASK … #define CRTC_OFFSET_CNTL__CRTC_GUI_TRIG_OFFSET_LEFT_EN … #define CRTC_OFFSET_CNTL__CRTC_GUI_TRIG_OFFSET_RIGHT_EN_MASK … #define CRTC_OFFSET_CNTL__CRTC_GUI_TRIG_OFFSET_RIGHT_EN … #define CRTC_OFFSET_CNTL__CRTC_GUI_TRIG_OFFSET_MASK … #define CRTC_OFFSET_CNTL__CRTC_GUI_TRIG_OFFSET … #define CRTC_OFFSET_CNTL__CRTC_OFFSET_LOCK_MASK … #define CRTC_OFFSET_CNTL__CRTC_OFFSET_LOCK … // CRTC_GEN_CNTL #define CRTC_GEN_CNTL__CRTC_DBL_SCAN_EN_MASK … #define CRTC_GEN_CNTL__CRTC_DBL_SCAN_EN … #define CRTC_GEN_CNTL__CRTC_INTERLACE_EN_MASK … #define CRTC_GEN_CNTL__CRTC_INTERLACE_EN … #define CRTC_GEN_CNTL__CRTC_C_SYNC_EN_MASK … #define CRTC_GEN_CNTL__CRTC_C_SYNC_EN … #define CRTC_GEN_CNTL__CRTC_PIX_WIDTH_MASK … #define CRTC_GEN_CNTL__CRTC_ICON_EN_MASK … #define CRTC_GEN_CNTL__CRTC_ICON_EN … #define CRTC_GEN_CNTL__CRTC_CUR_EN_MASK … #define CRTC_GEN_CNTL__CRTC_CUR_EN … #define CRTC_GEN_CNTL__CRTC_VSTAT_MODE_MASK … #define CRTC_GEN_CNTL__CRTC_CUR_MODE_MASK … #define CRTC_GEN_CNTL__CRTC_EXT_DISP_EN_MASK … #define CRTC_GEN_CNTL__CRTC_EXT_DISP_EN … #define CRTC_GEN_CNTL__CRTC_EN_MASK … #define CRTC_GEN_CNTL__CRTC_EN … #define CRTC_GEN_CNTL__CRTC_DISP_REQ_EN_B_MASK … #define CRTC_GEN_CNTL__CRTC_DISP_REQ_EN_B … // CRTC2_GEN_CNTL #define CRTC2_GEN_CNTL__CRTC2_DBL_SCAN_EN_MASK … #define CRTC2_GEN_CNTL__CRTC2_DBL_SCAN_EN … #define CRTC2_GEN_CNTL__CRTC2_INTERLACE_EN_MASK … #define CRTC2_GEN_CNTL__CRTC2_INTERLACE_EN … #define CRTC2_GEN_CNTL__CRTC2_SYNC_TRISTATE_MASK … #define CRTC2_GEN_CNTL__CRTC2_SYNC_TRISTATE … #define CRTC2_GEN_CNTL__CRTC2_HSYNC_TRISTATE_MASK … #define CRTC2_GEN_CNTL__CRTC2_HSYNC_TRISTATE … #define CRTC2_GEN_CNTL__CRTC2_VSYNC_TRISTATE_MASK … #define CRTC2_GEN_CNTL__CRTC2_VSYNC_TRISTATE … #define CRTC2_GEN_CNTL__CRT2_ON_MASK … #define CRTC2_GEN_CNTL__CRT2_ON … #define CRTC2_GEN_CNTL__CRTC2_PIX_WIDTH_MASK … #define CRTC2_GEN_CNTL__CRTC2_ICON_EN_MASK … #define CRTC2_GEN_CNTL__CRTC2_ICON_EN … #define CRTC2_GEN_CNTL__CRTC2_CUR_EN_MASK … #define CRTC2_GEN_CNTL__CRTC2_CUR_EN … #define CRTC2_GEN_CNTL__CRTC2_CUR_MODE_MASK … #define CRTC2_GEN_CNTL__CRTC2_DISPLAY_DIS_MASK … #define CRTC2_GEN_CNTL__CRTC2_DISPLAY_DIS … #define CRTC2_GEN_CNTL__CRTC2_EN_MASK … #define CRTC2_GEN_CNTL__CRTC2_EN … #define CRTC2_GEN_CNTL__CRTC2_DISP_REQ_EN_B_MASK … #define CRTC2_GEN_CNTL__CRTC2_DISP_REQ_EN_B … #define CRTC2_GEN_CNTL__CRTC2_C_SYNC_EN_MASK … #define CRTC2_GEN_CNTL__CRTC2_C_SYNC_EN … #define CRTC2_GEN_CNTL__CRTC2_HSYNC_DIS_MASK … #define CRTC2_GEN_CNTL__CRTC2_HSYNC_DIS … #define CRTC2_GEN_CNTL__CRTC2_VSYNC_DIS_MASK … #define CRTC2_GEN_CNTL__CRTC2_VSYNC_DIS … // AGP_CNTL #define AGP_CNTL__MAX_IDLE_CLK_MASK … #define AGP_CNTL__HOLD_RD_FIFO_MASK … #define AGP_CNTL__HOLD_RD_FIFO … #define AGP_CNTL__HOLD_RQ_FIFO_MASK … #define AGP_CNTL__HOLD_RQ_FIFO … #define AGP_CNTL__EN_2X_STBB_MASK … #define AGP_CNTL__EN_2X_STBB … #define AGP_CNTL__FORCE_FULL_SBA_MASK … #define AGP_CNTL__FORCE_FULL_SBA … #define AGP_CNTL__SBA_DIS_MASK … #define AGP_CNTL__SBA_DIS … #define AGP_CNTL__AGP_REV_ID_MASK … #define AGP_CNTL__AGP_REV_ID … #define AGP_CNTL__REG_CRIPPLE_AGP4X_MASK … #define AGP_CNTL__REG_CRIPPLE_AGP4X … #define AGP_CNTL__REG_CRIPPLE_AGP2X4X_MASK … #define AGP_CNTL__REG_CRIPPLE_AGP2X4X … #define AGP_CNTL__FORCE_INT_VREF_MASK … #define AGP_CNTL__FORCE_INT_VREF … #define AGP_CNTL__PENDING_SLOTS_VAL_MASK … #define AGP_CNTL__PENDING_SLOTS_SEL_MASK … #define AGP_CNTL__PENDING_SLOTS_SEL … #define AGP_CNTL__EN_EXTENDED_AD_STB_2X_MASK … #define AGP_CNTL__EN_EXTENDED_AD_STB_2X … #define AGP_CNTL__DIS_QUEUED_GNT_FIX_MASK … #define AGP_CNTL__DIS_QUEUED_GNT_FIX … #define AGP_CNTL__EN_RDATA2X4X_MULTIRESET_MASK … #define AGP_CNTL__EN_RDATA2X4X_MULTIRESET … #define AGP_CNTL__EN_RBFCALM_MASK … #define AGP_CNTL__EN_RBFCALM … #define AGP_CNTL__FORCE_EXT_VREF_MASK … #define AGP_CNTL__FORCE_EXT_VREF … #define AGP_CNTL__DIS_RBF_MASK … #define AGP_CNTL__DIS_RBF … #define AGP_CNTL__DELAY_FIRST_SBA_EN_MASK … #define AGP_CNTL__DELAY_FIRST_SBA_EN … #define AGP_CNTL__DELAY_FIRST_SBA_VAL_MASK … #define AGP_CNTL__AGP_MISC_MASK … // AGP_CNTL #define AGP_CNTL__MAX_IDLE_CLK__SHIFT … #define AGP_CNTL__HOLD_RD_FIFO__SHIFT … #define AGP_CNTL__HOLD_RQ_FIFO__SHIFT … #define AGP_CNTL__EN_2X_STBB__SHIFT … #define AGP_CNTL__FORCE_FULL_SBA__SHIFT … #define AGP_CNTL__SBA_DIS__SHIFT … #define AGP_CNTL__AGP_REV_ID__SHIFT … #define AGP_CNTL__REG_CRIPPLE_AGP4X__SHIFT … #define AGP_CNTL__REG_CRIPPLE_AGP2X4X__SHIFT … #define AGP_CNTL__FORCE_INT_VREF__SHIFT … #define AGP_CNTL__PENDING_SLOTS_VAL__SHIFT … #define AGP_CNTL__PENDING_SLOTS_SEL__SHIFT … #define AGP_CNTL__EN_EXTENDED_AD_STB_2X__SHIFT … #define AGP_CNTL__DIS_QUEUED_GNT_FIX__SHIFT … #define AGP_CNTL__EN_RDATA2X4X_MULTIRESET__SHIFT … #define AGP_CNTL__EN_RBFCALM__SHIFT … #define AGP_CNTL__FORCE_EXT_VREF__SHIFT … #define AGP_CNTL__DIS_RBF__SHIFT … #define AGP_CNTL__DELAY_FIRST_SBA_EN__SHIFT … #define AGP_CNTL__DELAY_FIRST_SBA_VAL__SHIFT … #define AGP_CNTL__AGP_MISC__SHIFT … // DISP_MISC_CNTL #define DISP_MISC_CNTL__SOFT_RESET_GRPH_PP_MASK … #define DISP_MISC_CNTL__SOFT_RESET_GRPH_PP … #define DISP_MISC_CNTL__SOFT_RESET_SUBPIC_PP_MASK … #define DISP_MISC_CNTL__SOFT_RESET_SUBPIC_PP … #define DISP_MISC_CNTL__SOFT_RESET_OV0_PP_MASK … #define DISP_MISC_CNTL__SOFT_RESET_OV0_PP … #define DISP_MISC_CNTL__SOFT_RESET_GRPH_SCLK_MASK … #define DISP_MISC_CNTL__SOFT_RESET_GRPH_SCLK … #define DISP_MISC_CNTL__SOFT_RESET_SUBPIC_SCLK_MASK … #define DISP_MISC_CNTL__SOFT_RESET_SUBPIC_SCLK … #define DISP_MISC_CNTL__SOFT_RESET_OV0_SCLK_MASK … #define DISP_MISC_CNTL__SOFT_RESET_OV0_SCLK … #define DISP_MISC_CNTL__SYNC_STRENGTH_MASK … #define DISP_MISC_CNTL__SYNC_PAD_FLOP_EN_MASK … #define DISP_MISC_CNTL__SYNC_PAD_FLOP_EN … #define DISP_MISC_CNTL__SOFT_RESET_GRPH2_PP_MASK … #define DISP_MISC_CNTL__SOFT_RESET_GRPH2_PP … #define DISP_MISC_CNTL__SOFT_RESET_GRPH2_SCLK_MASK … #define DISP_MISC_CNTL__SOFT_RESET_GRPH2_SCLK … #define DISP_MISC_CNTL__SOFT_RESET_LVDS_MASK … #define DISP_MISC_CNTL__SOFT_RESET_LVDS … #define DISP_MISC_CNTL__SOFT_RESET_TMDS_MASK … #define DISP_MISC_CNTL__SOFT_RESET_TMDS … #define DISP_MISC_CNTL__SOFT_RESET_DIG_TMDS_MASK … #define DISP_MISC_CNTL__SOFT_RESET_DIG_TMDS … #define DISP_MISC_CNTL__SOFT_RESET_TV_MASK … #define DISP_MISC_CNTL__SOFT_RESET_TV … #define DISP_MISC_CNTL__PALETTE2_MEM_RD_MARGIN_MASK … #define DISP_MISC_CNTL__PALETTE_MEM_RD_MARGIN_MASK … #define DISP_MISC_CNTL__RMX_BUF_MEM_RD_MARGIN_MASK … // DISP_PWR_MAN #define DISP_PWR_MAN__DISP_PWR_MAN_D3_CRTC_EN_MASK … #define DISP_PWR_MAN__DISP_PWR_MAN_D3_CRTC_EN … #define DISP_PWR_MAN__DISP2_PWR_MAN_D3_CRTC2_EN_MASK … #define DISP_PWR_MAN__DISP2_PWR_MAN_D3_CRTC2_EN … #define DISP_PWR_MAN__DISP_PWR_MAN_DPMS_MASK … #define DISP_PWR_MAN__DISP_D3_RST_MASK … #define DISP_PWR_MAN__DISP_D3_RST … #define DISP_PWR_MAN__DISP_D3_REG_RST_MASK … #define DISP_PWR_MAN__DISP_D3_REG_RST … #define DISP_PWR_MAN__DISP_D3_GRPH_RST_MASK … #define DISP_PWR_MAN__DISP_D3_GRPH_RST … #define DISP_PWR_MAN__DISP_D3_SUBPIC_RST_MASK … #define DISP_PWR_MAN__DISP_D3_SUBPIC_RST … #define DISP_PWR_MAN__DISP_D3_OV0_RST_MASK … #define DISP_PWR_MAN__DISP_D3_OV0_RST … #define DISP_PWR_MAN__DISP_D1D2_GRPH_RST_MASK … #define DISP_PWR_MAN__DISP_D1D2_GRPH_RST … #define DISP_PWR_MAN__DISP_D1D2_SUBPIC_RST_MASK … #define DISP_PWR_MAN__DISP_D1D2_SUBPIC_RST … #define DISP_PWR_MAN__DISP_D1D2_OV0_RST_MASK … #define DISP_PWR_MAN__DISP_D1D2_OV0_RST … #define DISP_PWR_MAN__DIG_TMDS_ENABLE_RST_MASK … #define DISP_PWR_MAN__DIG_TMDS_ENABLE_RST … #define DISP_PWR_MAN__TV_ENABLE_RST_MASK … #define DISP_PWR_MAN__TV_ENABLE_RST … #define DISP_PWR_MAN__AUTO_PWRUP_EN_MASK … #define DISP_PWR_MAN__AUTO_PWRUP_EN … // MC_IND_INDEX #define MC_IND_INDEX__MC_IND_ADDR_MASK … #define MC_IND_INDEX__MC_IND_WR_EN_MASK … #define MC_IND_INDEX__MC_IND_WR_EN … // MC_IND_DATA #define MC_IND_DATA__MC_IND_DATA_MASK … // MC_CHP_IO_CNTL_A1 #define MC_CHP_IO_CNTL_A1__MEM_SLEWN_CKA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_SLEWN_AA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_SLEWN_DQMA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_SLEWN_DQSA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_SLEWP_CKA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_SLEWP_AA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_SLEWP_DQMA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_SLEWP_DQSA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_PREAMP_AA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_PREAMP_DQMA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_PREAMP_DQSA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_IO_MODEA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_REC_CKA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_REC_AA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_REC_DQMA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_REC_DQSA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_SYNC_PHASEA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_SYNC_CENTERA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_SYNC_ENA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_CLK_SELA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_CLK_INVA__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_DATA_ENIMP_A__SHIFT … #define MC_CHP_IO_CNTL_A1__MEM_CNTL_ENIMP_A__SHIFT … // MC_CHP_IO_CNTL_B1 #define MC_CHP_IO_CNTL_B1__MEM_SLEWN_CKB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_SLEWN_AB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_SLEWN_DQMB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_SLEWN_DQSB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_SLEWP_CKB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_SLEWP_AB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_SLEWP_DQMB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_SLEWP_DQSB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_PREAMP_AB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_PREAMP_DQMB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_PREAMP_DQSB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_IO_MODEB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_REC_CKB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_REC_AB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_REC_DQMB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_REC_DQSB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_SYNC_PHASEB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_SYNC_CENTERB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_SYNC_ENB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_CLK_SELB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_CLK_INVB__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_DATA_ENIMP_B__SHIFT … #define MC_CHP_IO_CNTL_B1__MEM_CNTL_ENIMP_B__SHIFT … // MC_CHP_IO_CNTL_A1 #define MC_CHP_IO_CNTL_A1__MEM_SLEWN_CKA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_SLEWN_CKA … #define MC_CHP_IO_CNTL_A1__MEM_SLEWN_AA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_SLEWN_AA … #define MC_CHP_IO_CNTL_A1__MEM_SLEWN_DQMA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_SLEWN_DQMA … #define MC_CHP_IO_CNTL_A1__MEM_SLEWN_DQSA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_SLEWN_DQSA … #define MC_CHP_IO_CNTL_A1__MEM_SLEWP_CKA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_SLEWP_CKA … #define MC_CHP_IO_CNTL_A1__MEM_SLEWP_AA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_SLEWP_AA … #define MC_CHP_IO_CNTL_A1__MEM_SLEWP_DQMA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_SLEWP_DQMA … #define MC_CHP_IO_CNTL_A1__MEM_SLEWP_DQSA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_SLEWP_DQSA … #define MC_CHP_IO_CNTL_A1__MEM_PREAMP_AA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_PREAMP_AA … #define MC_CHP_IO_CNTL_A1__MEM_PREAMP_DQMA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_PREAMP_DQMA … #define MC_CHP_IO_CNTL_A1__MEM_PREAMP_DQSA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_PREAMP_DQSA … #define MC_CHP_IO_CNTL_A1__MEM_IO_MODEA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_REC_CKA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_REC_AA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_REC_DQMA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_REC_DQSA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_SYNC_PHASEA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_SYNC_PHASEA … #define MC_CHP_IO_CNTL_A1__MEM_SYNC_CENTERA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_SYNC_CENTERA … #define MC_CHP_IO_CNTL_A1__MEM_SYNC_ENA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_CLK_SELA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_CLK_INVA_MASK … #define MC_CHP_IO_CNTL_A1__MEM_CLK_INVA … #define MC_CHP_IO_CNTL_A1__MEM_DATA_ENIMP_A_MASK … #define MC_CHP_IO_CNTL_A1__MEM_DATA_ENIMP_A … #define MC_CHP_IO_CNTL_A1__MEM_CNTL_ENIMP_A_MASK … #define MC_CHP_IO_CNTL_A1__MEM_CNTL_ENIMP_A … // MC_CHP_IO_CNTL_B1 #define MC_CHP_IO_CNTL_B1__MEM_SLEWN_CKB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_SLEWN_CKB … #define MC_CHP_IO_CNTL_B1__MEM_SLEWN_AB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_SLEWN_AB … #define MC_CHP_IO_CNTL_B1__MEM_SLEWN_DQMB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_SLEWN_DQMB … #define MC_CHP_IO_CNTL_B1__MEM_SLEWN_DQSB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_SLEWN_DQSB … #define MC_CHP_IO_CNTL_B1__MEM_SLEWP_CKB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_SLEWP_CKB … #define MC_CHP_IO_CNTL_B1__MEM_SLEWP_AB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_SLEWP_AB … #define MC_CHP_IO_CNTL_B1__MEM_SLEWP_DQMB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_SLEWP_DQMB … #define MC_CHP_IO_CNTL_B1__MEM_SLEWP_DQSB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_SLEWP_DQSB … #define MC_CHP_IO_CNTL_B1__MEM_PREAMP_AB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_PREAMP_AB … #define MC_CHP_IO_CNTL_B1__MEM_PREAMP_DQMB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_PREAMP_DQMB … #define MC_CHP_IO_CNTL_B1__MEM_PREAMP_DQSB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_PREAMP_DQSB … #define MC_CHP_IO_CNTL_B1__MEM_IO_MODEB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_REC_CKB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_REC_AB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_REC_DQMB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_REC_DQSB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_SYNC_PHASEB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_SYNC_PHASEB … #define MC_CHP_IO_CNTL_B1__MEM_SYNC_CENTERB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_SYNC_CENTERB … #define MC_CHP_IO_CNTL_B1__MEM_SYNC_ENB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_CLK_SELB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_CLK_INVB_MASK … #define MC_CHP_IO_CNTL_B1__MEM_CLK_INVB … #define MC_CHP_IO_CNTL_B1__MEM_DATA_ENIMP_B_MASK … #define MC_CHP_IO_CNTL_B1__MEM_DATA_ENIMP_B … #define MC_CHP_IO_CNTL_B1__MEM_CNTL_ENIMP_B_MASK … #define MC_CHP_IO_CNTL_B1__MEM_CNTL_ENIMP_B … // MEM_SDRAM_MODE_REG #define MEM_SDRAM_MODE_REG__MEM_MODE_REG_MASK … #define MEM_SDRAM_MODE_REG__MEM_WR_LATENCY_MASK … #define MEM_SDRAM_MODE_REG__MEM_CAS_LATENCY_MASK … #define MEM_SDRAM_MODE_REG__MEM_CMD_LATENCY_MASK … #define MEM_SDRAM_MODE_REG__MEM_CMD_LATENCY … #define MEM_SDRAM_MODE_REG__MEM_STR_LATENCY_MASK … #define MEM_SDRAM_MODE_REG__MEM_STR_LATENCY … #define MEM_SDRAM_MODE_REG__MEM_FALL_OUT_CMD_MASK … #define MEM_SDRAM_MODE_REG__MEM_FALL_OUT_CMD … #define MEM_SDRAM_MODE_REG__MEM_FALL_OUT_DATA_MASK … #define MEM_SDRAM_MODE_REG__MEM_FALL_OUT_DATA … #define MEM_SDRAM_MODE_REG__MEM_FALL_OUT_STR_MASK … #define MEM_SDRAM_MODE_REG__MEM_FALL_OUT_STR … #define MEM_SDRAM_MODE_REG__MC_INIT_COMPLETE_MASK … #define MEM_SDRAM_MODE_REG__MC_INIT_COMPLETE … #define MEM_SDRAM_MODE_REG__MEM_DDR_DLL_MASK … #define MEM_SDRAM_MODE_REG__MEM_DDR_DLL … #define MEM_SDRAM_MODE_REG__MEM_CFG_TYPE_MASK … #define MEM_SDRAM_MODE_REG__MEM_CFG_TYPE … #define MEM_SDRAM_MODE_REG__MEM_SDRAM_RESET_MASK … #define MEM_SDRAM_MODE_REG__MEM_SDRAM_RESET … // MEM_SDRAM_MODE_REG #define MEM_SDRAM_MODE_REG__MEM_MODE_REG__SHIFT … #define MEM_SDRAM_MODE_REG__MEM_WR_LATENCY__SHIFT … #define MEM_SDRAM_MODE_REG__MEM_CAS_LATENCY__SHIFT … #define MEM_SDRAM_MODE_REG__MEM_CMD_LATENCY__SHIFT … #define MEM_SDRAM_MODE_REG__MEM_STR_LATENCY__SHIFT … #define MEM_SDRAM_MODE_REG__MEM_FALL_OUT_CMD__SHIFT … #define MEM_SDRAM_MODE_REG__MEM_FALL_OUT_DATA__SHIFT … #define MEM_SDRAM_MODE_REG__MEM_FALL_OUT_STR__SHIFT … #define MEM_SDRAM_MODE_REG__MC_INIT_COMPLETE__SHIFT … #define MEM_SDRAM_MODE_REG__MEM_DDR_DLL__SHIFT … #define MEM_SDRAM_MODE_REG__MEM_CFG_TYPE__SHIFT … #define MEM_SDRAM_MODE_REG__MEM_SDRAM_RESET__SHIFT … // MEM_REFRESH_CNTL #define MEM_REFRESH_CNTL__MEM_REFRESH_RATE_MASK … #define MEM_REFRESH_CNTL__MEM_REFRESH_DIS_MASK … #define MEM_REFRESH_CNTL__MEM_REFRESH_DIS … #define MEM_REFRESH_CNTL__MEM_DYNAMIC_CKE_MASK … #define MEM_REFRESH_CNTL__MEM_DYNAMIC_CKE … #define MEM_REFRESH_CNTL__MEM_TRFC_MASK … #define MEM_REFRESH_CNTL__MEM_CLKA0_ENABLE_MASK … #define MEM_REFRESH_CNTL__MEM_CLKA0_ENABLE … #define MEM_REFRESH_CNTL__MEM_CLKA0b_ENABLE_MASK … #define MEM_REFRESH_CNTL__MEM_CLKA0b_ENABLE … #define MEM_REFRESH_CNTL__MEM_CLKA1_ENABLE_MASK … #define MEM_REFRESH_CNTL__MEM_CLKA1_ENABLE … #define MEM_REFRESH_CNTL__MEM_CLKA1b_ENABLE_MASK … #define MEM_REFRESH_CNTL__MEM_CLKA1b_ENABLE … #define MEM_REFRESH_CNTL__MEM_CLKAFB_ENABLE_MASK … #define MEM_REFRESH_CNTL__MEM_CLKAFB_ENABLE … #define MEM_REFRESH_CNTL__DLL_FB_SLCT_CKA_MASK … #define MEM_REFRESH_CNTL__MEM_CLKB0_ENABLE_MASK … #define MEM_REFRESH_CNTL__MEM_CLKB0_ENABLE … #define MEM_REFRESH_CNTL__MEM_CLKB0b_ENABLE_MASK … #define MEM_REFRESH_CNTL__MEM_CLKB0b_ENABLE … #define MEM_REFRESH_CNTL__MEM_CLKB1_ENABLE_MASK … #define MEM_REFRESH_CNTL__MEM_CLKB1_ENABLE … #define MEM_REFRESH_CNTL__MEM_CLKB1b_ENABLE_MASK … #define MEM_REFRESH_CNTL__MEM_CLKB1b_ENABLE … #define MEM_REFRESH_CNTL__MEM_CLKBFB_ENABLE_MASK … #define MEM_REFRESH_CNTL__MEM_CLKBFB_ENABLE … #define MEM_REFRESH_CNTL__DLL_FB_SLCT_CKB_MASK … // MC_STATUS #define MC_STATUS__MEM_PWRUP_COMPL_A_MASK … #define MC_STATUS__MEM_PWRUP_COMPL_A … #define MC_STATUS__MEM_PWRUP_COMPL_B_MASK … #define MC_STATUS__MEM_PWRUP_COMPL_B … #define MC_STATUS__MC_IDLE_MASK … #define MC_STATUS__MC_IDLE … #define MC_STATUS__IMP_N_VALUE_R_BACK_MASK … #define MC_STATUS__IMP_P_VALUE_R_BACK_MASK … #define MC_STATUS__TEST_OUT_R_BACK_MASK … #define MC_STATUS__TEST_OUT_R_BACK … #define MC_STATUS__DUMMY_OUT_R_BACK_MASK … #define MC_STATUS__DUMMY_OUT_R_BACK … #define MC_STATUS__IMP_N_VALUE_A_R_BACK_MASK … #define MC_STATUS__IMP_P_VALUE_A_R_BACK_MASK … #define MC_STATUS__IMP_N_VALUE_CK_R_BACK_MASK … #define MC_STATUS__IMP_P_VALUE_CK_R_BACK_MASK … // MDLL_CKO #define MDLL_CKO__MCKOA_SLEEP_MASK … #define MDLL_CKO__MCKOA_SLEEP … #define MDLL_CKO__MCKOA_RESET_MASK … #define MDLL_CKO__MCKOA_RESET … #define MDLL_CKO__MCKOA_RANGE_MASK … #define MDLL_CKO__ERSTA_SOUTSEL_MASK … #define MDLL_CKO__MCKOA_FB_SEL_MASK … #define MDLL_CKO__MCKOA_REF_SKEW_MASK … #define MDLL_CKO__MCKOA_FB_SKEW_MASK … #define MDLL_CKO__MCKOA_BP_SEL_MASK … #define MDLL_CKO__MCKOA_BP_SEL … #define MDLL_CKO__MCKOB_SLEEP_MASK … #define MDLL_CKO__MCKOB_SLEEP … #define MDLL_CKO__MCKOB_RESET_MASK … #define MDLL_CKO__MCKOB_RESET … #define MDLL_CKO__MCKOB_RANGE_MASK … #define MDLL_CKO__ERSTB_SOUTSEL_MASK … #define MDLL_CKO__MCKOB_FB_SEL_MASK … #define MDLL_CKO__MCKOB_REF_SKEW_MASK … #define MDLL_CKO__MCKOB_FB_SKEW_MASK … #define MDLL_CKO__MCKOB_BP_SEL_MASK … #define MDLL_CKO__MCKOB_BP_SEL … // MDLL_RDCKA #define MDLL_RDCKA__MRDCKA0_SLEEP_MASK … #define MDLL_RDCKA__MRDCKA0_SLEEP … #define MDLL_RDCKA__MRDCKA0_RESET_MASK … #define MDLL_RDCKA__MRDCKA0_RESET … #define MDLL_RDCKA__MRDCKA0_RANGE_MASK … #define MDLL_RDCKA__MRDCKA0_REF_SEL_MASK … #define MDLL_RDCKA__MRDCKA0_FB_SEL_MASK … #define MDLL_RDCKA__MRDCKA0_REF_SKEW_MASK … #define MDLL_RDCKA__MRDCKA0_SINSEL_MASK … #define MDLL_RDCKA__MRDCKA0_SINSEL … #define MDLL_RDCKA__MRDCKA0_FB_SKEW_MASK … #define MDLL_RDCKA__MRDCKA0_BP_SEL_MASK … #define MDLL_RDCKA__MRDCKA0_BP_SEL … #define MDLL_RDCKA__MRDCKA1_SLEEP_MASK … #define MDLL_RDCKA__MRDCKA1_SLEEP … #define MDLL_RDCKA__MRDCKA1_RESET_MASK … #define MDLL_RDCKA__MRDCKA1_RESET … #define MDLL_RDCKA__MRDCKA1_RANGE_MASK … #define MDLL_RDCKA__MRDCKA1_REF_SEL_MASK … #define MDLL_RDCKA__MRDCKA1_FB_SEL_MASK … #define MDLL_RDCKA__MRDCKA1_REF_SKEW_MASK … #define MDLL_RDCKA__MRDCKA1_SINSEL_MASK … #define MDLL_RDCKA__MRDCKA1_SINSEL … #define MDLL_RDCKA__MRDCKA1_FB_SKEW_MASK … #define MDLL_RDCKA__MRDCKA1_BP_SEL_MASK … #define MDLL_RDCKA__MRDCKA1_BP_SEL … // MDLL_RDCKB #define MDLL_RDCKB__MRDCKB0_SLEEP_MASK … #define MDLL_RDCKB__MRDCKB0_SLEEP … #define MDLL_RDCKB__MRDCKB0_RESET_MASK … #define MDLL_RDCKB__MRDCKB0_RESET … #define MDLL_RDCKB__MRDCKB0_RANGE_MASK … #define MDLL_RDCKB__MRDCKB0_REF_SEL_MASK … #define MDLL_RDCKB__MRDCKB0_FB_SEL_MASK … #define MDLL_RDCKB__MRDCKB0_REF_SKEW_MASK … #define MDLL_RDCKB__MRDCKB0_SINSEL_MASK … #define MDLL_RDCKB__MRDCKB0_SINSEL … #define MDLL_RDCKB__MRDCKB0_FB_SKEW_MASK … #define MDLL_RDCKB__MRDCKB0_BP_SEL_MASK … #define MDLL_RDCKB__MRDCKB0_BP_SEL … #define MDLL_RDCKB__MRDCKB1_SLEEP_MASK … #define MDLL_RDCKB__MRDCKB1_SLEEP … #define MDLL_RDCKB__MRDCKB1_RESET_MASK … #define MDLL_RDCKB__MRDCKB1_RESET … #define MDLL_RDCKB__MRDCKB1_RANGE_MASK … #define MDLL_RDCKB__MRDCKB1_REF_SEL_MASK … #define MDLL_RDCKB__MRDCKB1_FB_SEL_MASK … #define MDLL_RDCKB__MRDCKB1_REF_SKEW_MASK … #define MDLL_RDCKB__MRDCKB1_SINSEL_MASK … #define MDLL_RDCKB__MRDCKB1_SINSEL … #define MDLL_RDCKB__MRDCKB1_FB_SKEW_MASK … #define MDLL_RDCKB__MRDCKB1_BP_SEL_MASK … #define MDLL_RDCKB__MRDCKB1_BP_SEL … #define MDLL_R300_RDCK__MRDCKA_SLEEP … #define MDLL_R300_RDCK__MRDCKA_RESET … #define MDLL_R300_RDCK__MRDCKB_SLEEP … #define MDLL_R300_RDCK__MRDCKB_RESET … #define MDLL_R300_RDCK__MRDCKC_SLEEP … #define MDLL_R300_RDCK__MRDCKC_RESET … #define MDLL_R300_RDCK__MRDCKD_SLEEP … #define MDLL_R300_RDCK__MRDCKD_RESET … #define pllCLK_PIN_CNTL … #define pllPPLL_CNTL … #define pllPPLL_REF_DIV … #define pllPPLL_DIV_0 … #define pllPPLL_DIV_1 … #define pllPPLL_DIV_2 … #define pllPPLL_DIV_3 … #define pllVCLK_ECP_CNTL … #define pllHTOTAL_CNTL … #define pllM_SPLL_REF_FB_DIV … #define pllAGP_PLL_CNTL … #define pllSPLL_CNTL … #define pllSCLK_CNTL … #define pllMPLL_CNTL … #define pllMDLL_CKO … #define pllMDLL_RDCKA … #define pllMDLL_RDCKB … #define pllMCLK_CNTL … #define pllPLL_TEST_CNTL … #define pllCLK_PWRMGT_CNTL … #define pllPLL_PWRMGT_CNTL … #define pllCG_TEST_MACRO_RW_WRITE … #define pllCG_TEST_MACRO_RW_READ … #define pllCG_TEST_MACRO_RW_DATA … #define pllCG_TEST_MACRO_RW_CNTL … #define pllDISP_TEST_MACRO_RW_WRITE … #define pllDISP_TEST_MACRO_RW_READ … #define pllDISP_TEST_MACRO_RW_DATA … #define pllDISP_TEST_MACRO_RW_CNTL … #define pllSCLK_CNTL2 … #define pllMCLK_MISC … #define pllTV_PLL_FINE_CNTL … #define pllTV_PLL_CNTL … #define pllTV_PLL_CNTL1 … #define pllTV_DTO_INCREMENTS … #define pllSPLL_AUX_CNTL … #define pllMPLL_AUX_CNTL … #define pllP2PLL_CNTL … #define pllP2PLL_REF_DIV … #define pllP2PLL_DIV_0 … #define pllPIXCLKS_CNTL … #define pllHTOTAL2_CNTL … #define pllSSPLL_CNTL … #define pllSSPLL_REF_DIV … #define pllSSPLL_DIV_0 … #define pllSS_INT_CNTL … #define pllSS_TST_CNTL … #define pllSCLK_MORE_CNTL … #define ixMC_PERF_CNTL … #define ixMC_PERF_SEL … #define ixMC_PERF_REGION_0 … #define ixMC_PERF_REGION_1 … #define ixMC_PERF_COUNT_0 … #define ixMC_PERF_COUNT_1 … #define ixMC_PERF_COUNT_2 … #define ixMC_PERF_COUNT_3 … #define ixMC_PERF_COUNT_MEMCH_A … #define ixMC_PERF_COUNT_MEMCH_B … #define ixMC_IMP_CNTL … #define ixMC_CHP_IO_CNTL_A0 … #define ixMC_CHP_IO_CNTL_A1 … #define ixMC_CHP_IO_CNTL_B0 … #define ixMC_CHP_IO_CNTL_B1 … #define ixMC_IMP_CNTL_0 … #define ixTC_MISMATCH_1 … #define ixTC_MISMATCH_2 … #define ixMC_BIST_CTRL … #define ixREG_COLLAR_WRITE … #define ixREG_COLLAR_READ … #define ixR300_MC_IMP_CNTL … #define ixR300_MC_CHP_IO_CNTL_A0 … #define ixR300_MC_CHP_IO_CNTL_A1 … #define ixR300_MC_CHP_IO_CNTL_B0 … #define ixR300_MC_CHP_IO_CNTL_B1 … #define ixR300_MC_CHP_IO_CNTL_C0 … #define ixR300_MC_CHP_IO_CNTL_C1 … #define ixR300_MC_CHP_IO_CNTL_D0 … #define ixR300_MC_CHP_IO_CNTL_D1 … #define ixR300_MC_IMP_CNTL_0 … #define ixR300_MC_ELPIDA_CNTL … #define ixR300_MC_CHP_IO_OE_CNTL_CD … #define ixR300_MC_READ_CNTL_CD … #define ixR300_MC_MC_INIT_WR_LAT_TIMER … #define ixR300_MC_DEBUG_CNTL … #define ixR300_MC_BIST_CNTL_0 … #define ixR300_MC_BIST_CNTL_1 … #define ixR300_MC_BIST_CNTL_2 … #define ixR300_MC_BIST_CNTL_3 … #define ixR300_MC_BIST_CNTL_4 … #define ixR300_MC_BIST_CNTL_5 … #define ixR300_MC_IMP_STATUS … #define ixR300_MC_DLL_CNTL … #define NB_TOM … #endif /* _RADEON_H */
Codebase Browser
linux