/* SPDX-License-Identifier: GPL-2.0+ */ /* Copyright (c) 2015 Quantenna Communications */ #ifndef __PEARL_PCIE_H #define __PEARL_PCIE_H /* Pearl PCIe HDP registers */ #define PCIE_HDP_CTRL(base) … #define PCIE_HDP_AXI_CTRL(base) … #define PCIE_HDP_HOST_WR_DESC0(base) … #define PCIE_HDP_HOST_WR_DESC0_H(base) … #define PCIE_HDP_HOST_WR_DESC1(base) … #define PCIE_HDP_HOST_WR_DESC1_H(base) … #define PCIE_HDP_HOST_WR_DESC2(base) … #define PCIE_HDP_HOST_WR_DESC2_H(base) … #define PCIE_HDP_HOST_WR_DESC3(base) … #define PCIE_HDP_HOST_WR_DESC4_H(base) … #define PCIE_HDP_RX_INT_CTRL(base) … #define PCIE_HDP_TX_INT_CTRL(base) … #define PCIE_HDP_INT_STATUS(base) … #define PCIE_HDP_INT_EN(base) … #define PCIE_HDP_RX_DESC0_PTR(base) … #define PCIE_HDP_RX_DESC0_NOE(base) … #define PCIE_HDP_RX_DESC1_PTR(base) … #define PCIE_HDP_RX_DESC1_NOE(base) … #define PCIE_HDP_RX_DESC2_PTR(base) … #define PCIE_HDP_RX_DESC2_NOE(base) … #define PCIE_HDP_RX_DESC3_PTR(base) … #define PCIE_HDP_RX_DESC3_NOE(base) … #define PCIE_HDP_TX0_BASE_ADDR(base) … #define PCIE_HDP_TX1_BASE_ADDR(base) … #define PCIE_HDP_TX0_Q_CTRL(base) … #define PCIE_HDP_TX1_Q_CTRL(base) … #define PCIE_HDP_CFG0(base) … #define PCIE_HDP_CFG1(base) … #define PCIE_HDP_CFG2(base) … #define PCIE_HDP_CFG3(base) … #define PCIE_HDP_CFG4(base) … #define PCIE_HDP_CFG5(base) … #define PCIE_HDP_CFG6(base) … #define PCIE_HDP_CFG7(base) … #define PCIE_HDP_CFG8(base) … #define PCIE_HDP_CFG9(base) … #define PCIE_HDP_CFG10(base) … #define PCIE_HDP_CFG11(base) … #define PCIE_INT(base) … #define PCIE_INT_MASK(base) … #define PCIE_MSI_MASK(base) … #define PCIE_MSI_PNDG(base) … #define PCIE_PRI_CFG(base) … #define PCIE_PHY_CR(base) … #define PCIE_HDP_CTAG_CTRL(base) … #define PCIE_HDP_HHBM_BUF_PTR(base) … #define PCIE_HDP_HHBM_BUF_PTR_H(base) … #define PCIE_HDP_HHBM_BUF_FIFO_NOE(base) … #define PCIE_HDP_RX0DMA_CNT(base) … #define PCIE_HDP_RX1DMA_CNT(base) … #define PCIE_HDP_RX2DMA_CNT(base) … #define PCIE_HDP_RX3DMA_CNT(base) … #define PCIE_HDP_TX0DMA_CNT(base) … #define PCIE_HDP_TX1DMA_CNT(base) … #define PCIE_HDP_RXDMA_CTRL(base) … #define PCIE_HDP_TX_HOST_Q_SZ_CTRL(base) … #define PCIE_HDP_TX_HOST_Q_BASE_L(base) … #define PCIE_HDP_TX_HOST_Q_BASE_H(base) … #define PCIE_HDP_TX_HOST_Q_WR_PTR(base) … #define PCIE_HDP_TX_HOST_Q_RD_PTR(base) … #define PCIE_HDP_TX_HOST_Q_STS(base) … /* Pearl PCIe HBM pool registers */ #define PCIE_HHBM_CSR_REG(base) … #define PCIE_HHBM_Q_BASE_REG(base) … #define PCIE_HHBM_Q_LIMIT_REG(base) … #define PCIE_HHBM_Q_WR_REG(base) … #define PCIE_HHBM_Q_RD_REG(base) … #define PCIE_HHBM_POOL_DATA_0_H(base) … #define PCIE_HHBM_CONFIG(base) … #define PCIE_HHBM_POOL_REQ_0(base) … #define PCIE_HHBM_POOL_DATA_0(base) … #define PCIE_HHBM_WATERMARK_MASKED_INT(base) … #define PCIE_HHBM_WATERMARK_INT(base) … #define PCIE_HHBM_POOL_WATERMARK(base) … #define PCIE_HHBM_POOL_OVERFLOW_CNT(base) … #define PCIE_HHBM_POOL_UNDERFLOW_CNT(base) … #define HBM_INT_STATUS(base) … #define PCIE_HHBM_POOL_CNFIG(base) … /* Pearl PCIe HBM bit field definitions */ #define HHBM_CONFIG_SOFT_RESET … #define HHBM_WR_REQ … #define HHBM_RD_REQ … #define HHBM_DONE … #define HHBM_64BIT … /* PCIe HDP interrupt status definition */ #define PCIE_HDP_INT_EP_RXDMA … #define PCIE_HDP_INT_HBM_UF … #define PCIE_HDP_INT_RX_LEN_ERR … #define PCIE_HDP_INT_RX_HDR_LEN_ERR … #define PCIE_HDP_INT_EP_TXDMA … #define PCIE_HDP_INT_HHBM_UF … #define PCIE_HDP_INT_EP_TXEMPTY … #define PCIE_HDP_INT_IPC … /* PCIe interrupt status definition */ #define PCIE_INT_MSI … #define PCIE_INT_INTX … /* PCIe legacy INTx */ #define PEARL_PCIE_CFG0_OFFSET … #define PEARL_ASSERT_INTX … /* SYS CTL regs */ #define QTN_PEARL_SYSCTL_LHOST_IRQ_OFFSET … #define QTN_PEARL_IPC_IRQ_WORD(irq) … #define QTN_PEARL_LHOST_IPC_IRQ … #define QTN_PEARL_LHOST_EP_RESET … #endif /* __PEARL_PCIE_H */
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