/* SPDX-License-Identifier: GPL-2.0-only */ /* * Copyright (c) 2014 MediaTek Inc. * Author: Shunli Wang <[email protected]> */ #ifndef _DT_BINDINGS_CLK_MT2701_H #define _DT_BINDINGS_CLK_MT2701_H /* TOPCKGEN */ #define CLK_TOP_SYSPLL … #define CLK_TOP_SYSPLL_D2 … #define CLK_TOP_SYSPLL_D3 … #define CLK_TOP_SYSPLL_D5 … #define CLK_TOP_SYSPLL_D7 … #define CLK_TOP_SYSPLL1_D2 … #define CLK_TOP_SYSPLL1_D4 … #define CLK_TOP_SYSPLL1_D8 … #define CLK_TOP_SYSPLL1_D16 … #define CLK_TOP_SYSPLL2_D2 … #define CLK_TOP_SYSPLL2_D4 … #define CLK_TOP_SYSPLL2_D8 … #define CLK_TOP_SYSPLL3_D2 … #define CLK_TOP_SYSPLL3_D4 … #define CLK_TOP_SYSPLL4_D2 … #define CLK_TOP_SYSPLL4_D4 … #define CLK_TOP_UNIVPLL … #define CLK_TOP_UNIVPLL_D2 … #define CLK_TOP_UNIVPLL_D3 … #define CLK_TOP_UNIVPLL_D5 … #define CLK_TOP_UNIVPLL_D7 … #define CLK_TOP_UNIVPLL_D26 … #define CLK_TOP_UNIVPLL_D52 … #define CLK_TOP_UNIVPLL_D108 … #define CLK_TOP_USB_PHY48M … #define CLK_TOP_UNIVPLL1_D2 … #define CLK_TOP_UNIVPLL1_D4 … #define CLK_TOP_UNIVPLL1_D8 … #define CLK_TOP_UNIVPLL2_D2 … #define CLK_TOP_UNIVPLL2_D4 … #define CLK_TOP_UNIVPLL2_D8 … #define CLK_TOP_UNIVPLL2_D16 … #define CLK_TOP_UNIVPLL2_D32 … #define CLK_TOP_UNIVPLL3_D2 … #define CLK_TOP_UNIVPLL3_D4 … #define CLK_TOP_UNIVPLL3_D8 … #define CLK_TOP_MSDCPLL … #define CLK_TOP_MSDCPLL_D2 … #define CLK_TOP_MSDCPLL_D4 … #define CLK_TOP_MSDCPLL_D8 … #define CLK_TOP_MMPLL … #define CLK_TOP_MMPLL_D2 … #define CLK_TOP_DMPLL … #define CLK_TOP_DMPLL_D2 … #define CLK_TOP_DMPLL_D4 … #define CLK_TOP_DMPLL_X2 … #define CLK_TOP_TVDPLL … #define CLK_TOP_TVDPLL_D2 … #define CLK_TOP_TVDPLL_D4 … #define CLK_TOP_TVD2PLL … #define CLK_TOP_TVD2PLL_D2 … #define CLK_TOP_HADDS2PLL_98M … #define CLK_TOP_HADDS2PLL_294M … #define CLK_TOP_HADDS2_FB … #define CLK_TOP_MIPIPLL_D2 … #define CLK_TOP_MIPIPLL_D4 … #define CLK_TOP_HDMIPLL … #define CLK_TOP_HDMIPLL_D2 … #define CLK_TOP_HDMIPLL_D3 … #define CLK_TOP_HDMI_SCL_RX … #define CLK_TOP_HDMI_0_PIX340M … #define CLK_TOP_HDMI_0_DEEP340M … #define CLK_TOP_HDMI_0_PLL340M … #define CLK_TOP_AUD1PLL_98M … #define CLK_TOP_AUD2PLL_90M … #define CLK_TOP_AUDPLL … #define CLK_TOP_AUDPLL_D4 … #define CLK_TOP_AUDPLL_D8 … #define CLK_TOP_AUDPLL_D16 … #define CLK_TOP_AUDPLL_D24 … #define CLK_TOP_ETHPLL_500M … #define CLK_TOP_VDECPLL … #define CLK_TOP_VENCPLL … #define CLK_TOP_MIPIPLL … #define CLK_TOP_ARMPLL_1P3G … #define CLK_TOP_MM_SEL … #define CLK_TOP_DDRPHYCFG_SEL … #define CLK_TOP_MEM_SEL … #define CLK_TOP_AXI_SEL … #define CLK_TOP_CAMTG_SEL … #define CLK_TOP_MFG_SEL … #define CLK_TOP_VDEC_SEL … #define CLK_TOP_PWM_SEL … #define CLK_TOP_MSDC30_0_SEL … #define CLK_TOP_USB20_SEL … #define CLK_TOP_SPI0_SEL … #define CLK_TOP_UART_SEL … #define CLK_TOP_AUDINTBUS_SEL … #define CLK_TOP_AUDIO_SEL … #define CLK_TOP_MSDC30_2_SEL … #define CLK_TOP_MSDC30_1_SEL … #define CLK_TOP_DPI1_SEL … #define CLK_TOP_DPI0_SEL … #define CLK_TOP_SCP_SEL … #define CLK_TOP_PMICSPI_SEL … #define CLK_TOP_APLL_SEL … #define CLK_TOP_HDMI_SEL … #define CLK_TOP_TVE_SEL … #define CLK_TOP_EMMC_HCLK_SEL … #define CLK_TOP_NFI2X_SEL … #define CLK_TOP_RTC_SEL … #define CLK_TOP_OSD_SEL … #define CLK_TOP_NR_SEL … #define CLK_TOP_DI_SEL … #define CLK_TOP_FLASH_SEL … #define CLK_TOP_ASM_M_SEL … #define CLK_TOP_ASM_I_SEL … #define CLK_TOP_INTDIR_SEL … #define CLK_TOP_HDMIRX_BIST_SEL … #define CLK_TOP_ETHIF_SEL … #define CLK_TOP_MS_CARD_SEL … #define CLK_TOP_ASM_H_SEL … #define CLK_TOP_SPI1_SEL … #define CLK_TOP_CMSYS_SEL … #define CLK_TOP_MSDC30_3_SEL … #define CLK_TOP_HDMIRX26_24_SEL … #define CLK_TOP_AUD2DVD_SEL … #define CLK_TOP_8BDAC_SEL … #define CLK_TOP_SPI2_SEL … #define CLK_TOP_AUD_MUX1_SEL … #define CLK_TOP_AUD_MUX2_SEL … #define CLK_TOP_AUDPLL_MUX_SEL … #define CLK_TOP_AUD_K1_SRC_SEL … #define CLK_TOP_AUD_K2_SRC_SEL … #define CLK_TOP_AUD_K3_SRC_SEL … #define CLK_TOP_AUD_K4_SRC_SEL … #define CLK_TOP_AUD_K5_SRC_SEL … #define CLK_TOP_AUD_K6_SRC_SEL … #define CLK_TOP_PADMCLK_SEL … #define CLK_TOP_AUD_EXTCK1_DIV … #define CLK_TOP_AUD_EXTCK2_DIV … #define CLK_TOP_AUD_MUX1_DIV … #define CLK_TOP_AUD_MUX2_DIV … #define CLK_TOP_AUD_K1_SRC_DIV … #define CLK_TOP_AUD_K2_SRC_DIV … #define CLK_TOP_AUD_K3_SRC_DIV … #define CLK_TOP_AUD_K4_SRC_DIV … #define CLK_TOP_AUD_K5_SRC_DIV … #define CLK_TOP_AUD_K6_SRC_DIV … #define CLK_TOP_AUD_I2S1_MCLK … #define CLK_TOP_AUD_I2S2_MCLK … #define CLK_TOP_AUD_I2S3_MCLK … #define CLK_TOP_AUD_I2S4_MCLK … #define CLK_TOP_AUD_I2S5_MCLK … #define CLK_TOP_AUD_I2S6_MCLK … #define CLK_TOP_AUD_48K_TIMING … #define CLK_TOP_AUD_44K_TIMING … #define CLK_TOP_32K_INTERNAL … #define CLK_TOP_32K_EXTERNAL … #define CLK_TOP_CLK26M_D8 … #define CLK_TOP_8BDAC … #define CLK_TOP_WBG_DIG_416M … #define CLK_TOP_DPI … #define CLK_TOP_DSI0_LNTC_DSI … #define CLK_TOP_AUD_EXT1 … #define CLK_TOP_AUD_EXT2 … #define CLK_TOP_NFI1X_PAD … #define CLK_TOP_AXISEL_D4 … #define CLK_TOP_NR … /* APMIXEDSYS */ #define CLK_APMIXED_ARMPLL … #define CLK_APMIXED_MAINPLL … #define CLK_APMIXED_UNIVPLL … #define CLK_APMIXED_MMPLL … #define CLK_APMIXED_MSDCPLL … #define CLK_APMIXED_TVDPLL … #define CLK_APMIXED_AUD1PLL … #define CLK_APMIXED_TRGPLL … #define CLK_APMIXED_ETHPLL … #define CLK_APMIXED_VDECPLL … #define CLK_APMIXED_HADDS2PLL … #define CLK_APMIXED_AUD2PLL … #define CLK_APMIXED_TVD2PLL … #define CLK_APMIXED_HDMI_REF … #define CLK_APMIXED_NR … /* DDRPHY */ #define CLK_DDRPHY_VENCPLL … #define CLK_DDRPHY_NR … /* INFRACFG */ #define CLK_INFRA_DBG … #define CLK_INFRA_SMI … #define CLK_INFRA_QAXI_CM4 … #define CLK_INFRA_AUD_SPLIN_B … #define CLK_INFRA_AUDIO … #define CLK_INFRA_EFUSE … #define CLK_INFRA_L2C_SRAM … #define CLK_INFRA_M4U … #define CLK_INFRA_CONNMCU … #define CLK_INFRA_TRNG … #define CLK_INFRA_RAMBUFIF … #define CLK_INFRA_CPUM … #define CLK_INFRA_KP … #define CLK_INFRA_CEC … #define CLK_INFRA_IRRX … #define CLK_INFRA_PMICSPI … #define CLK_INFRA_PMICWRAP … #define CLK_INFRA_DDCCI … #define CLK_INFRA_CLK_13M … #define CLK_INFRA_CPUSEL … #define CLK_INFRA_NR … /* PERICFG */ #define CLK_PERI_NFI … #define CLK_PERI_THERM … #define CLK_PERI_PWM1 … #define CLK_PERI_PWM2 … #define CLK_PERI_PWM3 … #define CLK_PERI_PWM4 … #define CLK_PERI_PWM5 … #define CLK_PERI_PWM6 … #define CLK_PERI_PWM7 … #define CLK_PERI_PWM … #define CLK_PERI_USB0 … #define CLK_PERI_USB1 … #define CLK_PERI_AP_DMA … #define CLK_PERI_MSDC30_0 … #define CLK_PERI_MSDC30_1 … #define CLK_PERI_MSDC30_2 … #define CLK_PERI_MSDC30_3 … #define CLK_PERI_MSDC50_3 … #define CLK_PERI_NLI … #define CLK_PERI_UART0 … #define CLK_PERI_UART1 … #define CLK_PERI_UART2 … #define CLK_PERI_UART3 … #define CLK_PERI_BTIF … #define CLK_PERI_I2C0 … #define CLK_PERI_I2C1 … #define CLK_PERI_I2C2 … #define CLK_PERI_I2C3 … #define CLK_PERI_AUXADC … #define CLK_PERI_SPI0 … #define CLK_PERI_ETH … #define CLK_PERI_USB0_MCU … #define CLK_PERI_USB1_MCU … #define CLK_PERI_USB_SLV … #define CLK_PERI_GCPU … #define CLK_PERI_NFI_ECC … #define CLK_PERI_NFI_PAD … #define CLK_PERI_FLASH … #define CLK_PERI_HOST89_INT … #define CLK_PERI_HOST89_SPI … #define CLK_PERI_HOST89_DVD … #define CLK_PERI_SPI1 … #define CLK_PERI_SPI2 … #define CLK_PERI_FCI … #define CLK_PERI_UART0_SEL … #define CLK_PERI_UART1_SEL … #define CLK_PERI_UART2_SEL … #define CLK_PERI_UART3_SEL … #define CLK_PERI_NR … /* AUDIO */ #define CLK_AUD_AFE … #define CLK_AUD_LRCK_DETECT … #define CLK_AUD_I2S … #define CLK_AUD_APLL_TUNER … #define CLK_AUD_HDMI … #define CLK_AUD_SPDF … #define CLK_AUD_SPDF2 … #define CLK_AUD_APLL … #define CLK_AUD_TML … #define CLK_AUD_AHB_IDLE_EXT … #define CLK_AUD_AHB_IDLE_INT … #define CLK_AUD_I2SIN1 … #define CLK_AUD_I2SIN2 … #define CLK_AUD_I2SIN3 … #define CLK_AUD_I2SIN4 … #define CLK_AUD_I2SIN5 … #define CLK_AUD_I2SIN6 … #define CLK_AUD_I2SO1 … #define CLK_AUD_I2SO2 … #define CLK_AUD_I2SO3 … #define CLK_AUD_I2SO4 … #define CLK_AUD_I2SO5 … #define CLK_AUD_I2SO6 … #define CLK_AUD_ASRCI1 … #define CLK_AUD_ASRCI2 … #define CLK_AUD_ASRCO1 … #define CLK_AUD_ASRCO2 … #define CLK_AUD_ASRC11 … #define CLK_AUD_ASRC12 … #define CLK_AUD_HDMIRX … #define CLK_AUD_INTDIR … #define CLK_AUD_A1SYS … #define CLK_AUD_A2SYS … #define CLK_AUD_AFE_CONN … #define CLK_AUD_AFE_PCMIF … #define CLK_AUD_AFE_MRGIF … #define CLK_AUD_MMIF_UL1 … #define CLK_AUD_MMIF_UL2 … #define CLK_AUD_MMIF_UL3 … #define CLK_AUD_MMIF_UL4 … #define CLK_AUD_MMIF_UL5 … #define CLK_AUD_MMIF_UL6 … #define CLK_AUD_MMIF_DL1 … #define CLK_AUD_MMIF_DL2 … #define CLK_AUD_MMIF_DL3 … #define CLK_AUD_MMIF_DL4 … #define CLK_AUD_MMIF_DL5 … #define CLK_AUD_MMIF_DL6 … #define CLK_AUD_MMIF_DLMCH … #define CLK_AUD_MMIF_ARB1 … #define CLK_AUD_MMIF_AWB1 … #define CLK_AUD_MMIF_AWB2 … #define CLK_AUD_MMIF_DAI … #define CLK_AUD_DMIC1 … #define CLK_AUD_DMIC2 … #define CLK_AUD_ASRCI3 … #define CLK_AUD_ASRCI4 … #define CLK_AUD_ASRCI5 … #define CLK_AUD_ASRCI6 … #define CLK_AUD_ASRCO3 … #define CLK_AUD_ASRCO4 … #define CLK_AUD_ASRCO5 … #define CLK_AUD_ASRCO6 … #define CLK_AUD_MEM_ASRC1 … #define CLK_AUD_MEM_ASRC2 … #define CLK_AUD_MEM_ASRC3 … #define CLK_AUD_MEM_ASRC4 … #define CLK_AUD_MEM_ASRC5 … #define CLK_AUD_DSD_ENC … #define CLK_AUD_ASRC_BRG … #define CLK_AUD_NR … /* MMSYS */ #define CLK_MM_SMI_COMMON … #define CLK_MM_SMI_LARB0 … #define CLK_MM_CMDQ … #define CLK_MM_MUTEX … #define CLK_MM_DISP_COLOR … #define CLK_MM_DISP_BLS … #define CLK_MM_DISP_WDMA … #define CLK_MM_DISP_RDMA … #define CLK_MM_DISP_OVL … #define CLK_MM_MDP_TDSHP … #define CLK_MM_MDP_WROT … #define CLK_MM_MDP_WDMA … #define CLK_MM_MDP_RSZ1 … #define CLK_MM_MDP_RSZ0 … #define CLK_MM_MDP_RDMA … #define CLK_MM_MDP_BLS_26M … #define CLK_MM_CAM_MDP … #define CLK_MM_FAKE_ENG … #define CLK_MM_MUTEX_32K … #define CLK_MM_DISP_RDMA1 … #define CLK_MM_DISP_UFOE … #define CLK_MM_DSI_ENGINE … #define CLK_MM_DSI_DIG … #define CLK_MM_DPI_DIGL … #define CLK_MM_DPI_ENGINE … #define CLK_MM_DPI1_DIGL … #define CLK_MM_DPI1_ENGINE … #define CLK_MM_TVE_OUTPUT … #define CLK_MM_TVE_INPUT … #define CLK_MM_HDMI_PIXEL … #define CLK_MM_HDMI_PLL … #define CLK_MM_HDMI_AUDIO … #define CLK_MM_HDMI_SPDIF … #define CLK_MM_TVE_FMM … #define CLK_MM_NR … /* IMGSYS */ #define CLK_IMG_SMI_COMM … #define CLK_IMG_RESZ … #define CLK_IMG_JPGDEC_SMI … #define CLK_IMG_JPGDEC … #define CLK_IMG_VENC_LT … #define CLK_IMG_VENC … #define CLK_IMG_NR … /* VDEC */ #define CLK_VDEC_CKGEN … #define CLK_VDEC_LARB … #define CLK_VDEC_NR … /* HIFSYS */ #define CLK_HIFSYS_USB0PHY … #define CLK_HIFSYS_USB1PHY … #define CLK_HIFSYS_PCIE0 … #define CLK_HIFSYS_PCIE1 … #define CLK_HIFSYS_PCIE2 … #define CLK_HIFSYS_NR … /* ETHSYS */ #define CLK_ETHSYS_HSDMA … #define CLK_ETHSYS_ESW … #define CLK_ETHSYS_GP2 … #define CLK_ETHSYS_GP1 … #define CLK_ETHSYS_PCM … #define CLK_ETHSYS_GDMA … #define CLK_ETHSYS_I2S … #define CLK_ETHSYS_CRYPTO … #define CLK_ETHSYS_NR … /* G3DSYS */ #define CLK_G3DSYS_CORE … #define CLK_G3DSYS_NR … /* BDP */ #define CLK_BDP_BRG_BA … #define CLK_BDP_BRG_DRAM … #define CLK_BDP_LARB_DRAM … #define CLK_BDP_WR_VDI_PXL … #define CLK_BDP_WR_VDI_DRAM … #define CLK_BDP_WR_B … #define CLK_BDP_DGI_IN … #define CLK_BDP_DGI_OUT … #define CLK_BDP_FMT_MAST_27 … #define CLK_BDP_FMT_B … #define CLK_BDP_OSD_B … #define CLK_BDP_OSD_DRAM … #define CLK_BDP_OSD_AGENT … #define CLK_BDP_OSD_PXL … #define CLK_BDP_RLE_B … #define CLK_BDP_RLE_AGENT … #define CLK_BDP_RLE_DRAM … #define CLK_BDP_F27M … #define CLK_BDP_F27M_VDOUT … #define CLK_BDP_F27_74_74 … #define CLK_BDP_F2FS … #define CLK_BDP_F2FS74_148 … #define CLK_BDP_FB … #define CLK_BDP_VDO_DRAM … #define CLK_BDP_VDO_2FS … #define CLK_BDP_VDO_B … #define CLK_BDP_WR_DI_PXL … #define CLK_BDP_WR_DI_DRAM … #define CLK_BDP_WR_DI_B … #define CLK_BDP_NR_PXL … #define CLK_BDP_NR_DRAM … #define CLK_BDP_NR_B … #define CLK_BDP_RX_F … #define CLK_BDP_RX_X … #define CLK_BDP_RXPDT … #define CLK_BDP_RX_CSCL_N … #define CLK_BDP_RX_CSCL … #define CLK_BDP_RX_DDCSCL_N … #define CLK_BDP_RX_DDCSCL … #define CLK_BDP_RX_VCO … #define CLK_BDP_RX_DP … #define CLK_BDP_RX_P … #define CLK_BDP_RX_M … #define CLK_BDP_RX_PLL … #define CLK_BDP_BRG_RT_B … #define CLK_BDP_BRG_RT_DRAM … #define CLK_BDP_LARBRT_DRAM … #define CLK_BDP_TMDS_SYN … #define CLK_BDP_HDMI_MON … #define CLK_BDP_NR … #endif /* _DT_BINDINGS_CLK_MT2701_H */
Codebase Browser
linux