/* SPDX-License-Identifier: (BSD-3-Clause OR GPL-2.0-only) */ /* Copyright(c) 2014 - 2020 Intel Corporation */ #ifndef __ICP_QAT_HAL_H #define __ICP_QAT_HAL_H #include "icp_qat_fw_loader_handle.h" enum hal_global_csr { … }; enum { … }; enum hal_ae_csr { … }; enum fcu_csr { … }; enum fcu_csr_4xxx { … }; enum fcu_cmd { … }; enum fcu_sts { … }; #define ALL_AE_MASK … #define UA_ECS … #define ACS_ABO_BITPOS … #define ACS_ACNO … #define CE_ENABLE_BITPOS … #define CE_LMADDR_0_GLOBAL_BITPOS … #define CE_LMADDR_1_GLOBAL_BITPOS … #define CE_LMADDR_2_GLOBAL_BITPOS … #define CE_LMADDR_3_GLOBAL_BITPOS … #define CE_T_INDEX_GLOBAL_BITPOS … #define CE_NN_MODE_BITPOS … #define CE_REG_PAR_ERR_BITPOS … #define CE_BREAKPOINT_BITPOS … #define CE_CNTL_STORE_PARITY_ERROR_BITPOS … #define CE_INUSE_CONTEXTS_BITPOS … #define CE_NN_MODE … #define CE_INUSE_CONTEXTS … #define XCWE_VOLUNTARY … #define LCS_STATUS … #define MMC_SHARE_CS_BITPOS … #define WAKEUP_EVENT … #define FCU_CTRL_BROADCAST_POS … #define FCU_CTRL_AE_POS … #define FCU_AUTH_STS_MASK … #define FCU_STS_DONE_POS … #define FCU_STS_AUTHFWLD_POS … #define FCU_LOADED_AE_POS … #define FW_AUTH_WAIT_PERIOD … #define FW_AUTH_MAX_RETRY … #define ICP_QAT_AE_OFFSET … #define ICP_QAT_CAP_OFFSET … #define LOCAL_TO_XFER_REG_OFFSET … #define ICP_QAT_EP_OFFSET … #define ICP_QAT_EP_OFFSET_4XXX … #define ICP_QAT_AE_OFFSET_4XXX … #define ICP_QAT_CAP_OFFSET_4XXX … #define SET_CAP_CSR(handle, csr, val) … #define GET_CAP_CSR(handle, csr) … #define AE_CSR(handle, ae) … #define AE_CSR_ADDR(handle, ae, csr) … #define SET_AE_CSR(handle, ae, csr, val) … #define GET_AE_CSR(handle, ae, csr) … #define AE_XFER(handle, ae) … #define AE_XFER_ADDR(handle, ae, reg) … #define SET_AE_XFER(handle, ae, reg, val) … #define SRAM_WRITE(handle, addr, val) … #endif
Codebase Browser
linux