/* SPDX-License-Identifier: GPL-2.0-only */ /* * Copyright (c) 2017 MediaTek Inc. * Author: Weiyi Lu <[email protected]> */ #ifndef _DT_BINDINGS_CLK_MT2712_H #define _DT_BINDINGS_CLK_MT2712_H /* APMIXEDSYS */ #define CLK_APMIXED_MAINPLL … #define CLK_APMIXED_UNIVPLL … #define CLK_APMIXED_VCODECPLL … #define CLK_APMIXED_VENCPLL … #define CLK_APMIXED_APLL1 … #define CLK_APMIXED_APLL2 … #define CLK_APMIXED_LVDSPLL … #define CLK_APMIXED_LVDSPLL2 … #define CLK_APMIXED_MSDCPLL … #define CLK_APMIXED_MSDCPLL2 … #define CLK_APMIXED_TVDPLL … #define CLK_APMIXED_MMPLL … #define CLK_APMIXED_ARMCA35PLL … #define CLK_APMIXED_ARMCA72PLL … #define CLK_APMIXED_ETHERPLL … #define CLK_APMIXED_NR_CLK … /* TOPCKGEN */ #define CLK_TOP_ARMCA35PLL … #define CLK_TOP_ARMCA35PLL_600M … #define CLK_TOP_ARMCA35PLL_400M … #define CLK_TOP_ARMCA72PLL … #define CLK_TOP_SYSPLL … #define CLK_TOP_SYSPLL_D2 … #define CLK_TOP_SYSPLL1_D2 … #define CLK_TOP_SYSPLL1_D4 … #define CLK_TOP_SYSPLL1_D8 … #define CLK_TOP_SYSPLL1_D16 … #define CLK_TOP_SYSPLL_D3 … #define CLK_TOP_SYSPLL2_D2 … #define CLK_TOP_SYSPLL2_D4 … #define CLK_TOP_SYSPLL_D5 … #define CLK_TOP_SYSPLL3_D2 … #define CLK_TOP_SYSPLL3_D4 … #define CLK_TOP_SYSPLL_D7 … #define CLK_TOP_SYSPLL4_D2 … #define CLK_TOP_SYSPLL4_D4 … #define CLK_TOP_UNIVPLL … #define CLK_TOP_UNIVPLL_D7 … #define CLK_TOP_UNIVPLL_D26 … #define CLK_TOP_UNIVPLL_D52 … #define CLK_TOP_UNIVPLL_D104 … #define CLK_TOP_UNIVPLL_D208 … #define CLK_TOP_UNIVPLL_D2 … #define CLK_TOP_UNIVPLL1_D2 … #define CLK_TOP_UNIVPLL1_D4 … #define CLK_TOP_UNIVPLL1_D8 … #define CLK_TOP_UNIVPLL_D3 … #define CLK_TOP_UNIVPLL2_D2 … #define CLK_TOP_UNIVPLL2_D4 … #define CLK_TOP_UNIVPLL2_D8 … #define CLK_TOP_UNIVPLL_D5 … #define CLK_TOP_UNIVPLL3_D2 … #define CLK_TOP_UNIVPLL3_D4 … #define CLK_TOP_UNIVPLL3_D8 … #define CLK_TOP_F_MP0_PLL1 … #define CLK_TOP_F_MP0_PLL2 … #define CLK_TOP_F_BIG_PLL1 … #define CLK_TOP_F_BIG_PLL2 … #define CLK_TOP_F_BUS_PLL1 … #define CLK_TOP_F_BUS_PLL2 … #define CLK_TOP_APLL1 … #define CLK_TOP_APLL1_D2 … #define CLK_TOP_APLL1_D4 … #define CLK_TOP_APLL1_D8 … #define CLK_TOP_APLL1_D16 … #define CLK_TOP_APLL2 … #define CLK_TOP_APLL2_D2 … #define CLK_TOP_APLL2_D4 … #define CLK_TOP_APLL2_D8 … #define CLK_TOP_APLL2_D16 … #define CLK_TOP_LVDSPLL … #define CLK_TOP_LVDSPLL_D2 … #define CLK_TOP_LVDSPLL_D4 … #define CLK_TOP_LVDSPLL_D8 … #define CLK_TOP_LVDSPLL2 … #define CLK_TOP_LVDSPLL2_D2 … #define CLK_TOP_LVDSPLL2_D4 … #define CLK_TOP_LVDSPLL2_D8 … #define CLK_TOP_ETHERPLL_125M … #define CLK_TOP_ETHERPLL_50M … #define CLK_TOP_CVBS … #define CLK_TOP_CVBS_D2 … #define CLK_TOP_SYS_26M … #define CLK_TOP_MMPLL … #define CLK_TOP_MMPLL_D2 … #define CLK_TOP_VENCPLL … #define CLK_TOP_VENCPLL_D2 … #define CLK_TOP_VCODECPLL … #define CLK_TOP_VCODECPLL_D2 … #define CLK_TOP_TVDPLL … #define CLK_TOP_TVDPLL_D2 … #define CLK_TOP_TVDPLL_D4 … #define CLK_TOP_TVDPLL_D8 … #define CLK_TOP_TVDPLL_429M … #define CLK_TOP_TVDPLL_429M_D2 … #define CLK_TOP_TVDPLL_429M_D4 … #define CLK_TOP_MSDCPLL … #define CLK_TOP_MSDCPLL_D2 … #define CLK_TOP_MSDCPLL_D4 … #define CLK_TOP_MSDCPLL2 … #define CLK_TOP_MSDCPLL2_D2 … #define CLK_TOP_MSDCPLL2_D4 … #define CLK_TOP_CLK26M_D2 … #define CLK_TOP_D2A_ULCLK_6P5M … #define CLK_TOP_VPLL3_DPIX … #define CLK_TOP_VPLL_DPIX … #define CLK_TOP_LTEPLL_FS26M … #define CLK_TOP_DMPLL … #define CLK_TOP_DSI0_LNTC … #define CLK_TOP_DSI1_LNTC … #define CLK_TOP_LVDSTX3_CLKDIG_CTS … #define CLK_TOP_LVDSTX_CLKDIG_CTS … #define CLK_TOP_CLKRTC_EXT … #define CLK_TOP_CLKRTC_INT … #define CLK_TOP_CSI0 … #define CLK_TOP_CVBSPLL … #define CLK_TOP_AXI_SEL … #define CLK_TOP_MEM_SEL … #define CLK_TOP_MM_SEL … #define CLK_TOP_PWM_SEL … #define CLK_TOP_VDEC_SEL … #define CLK_TOP_VENC_SEL … #define CLK_TOP_MFG_SEL … #define CLK_TOP_CAMTG_SEL … #define CLK_TOP_UART_SEL … #define CLK_TOP_SPI_SEL … #define CLK_TOP_USB20_SEL … #define CLK_TOP_USB30_SEL … #define CLK_TOP_MSDC50_0_HCLK_SEL … #define CLK_TOP_MSDC50_0_SEL … #define CLK_TOP_MSDC30_1_SEL … #define CLK_TOP_MSDC30_2_SEL … #define CLK_TOP_MSDC30_3_SEL … #define CLK_TOP_AUDIO_SEL … #define CLK_TOP_AUD_INTBUS_SEL … #define CLK_TOP_PMICSPI_SEL … #define CLK_TOP_DPILVDS1_SEL … #define CLK_TOP_ATB_SEL … #define CLK_TOP_NR_SEL … #define CLK_TOP_NFI2X_SEL … #define CLK_TOP_IRDA_SEL … #define CLK_TOP_CCI400_SEL … #define CLK_TOP_AUD_1_SEL … #define CLK_TOP_AUD_2_SEL … #define CLK_TOP_MEM_MFG_IN_AS_SEL … #define CLK_TOP_AXI_MFG_IN_AS_SEL … #define CLK_TOP_SCAM_SEL … #define CLK_TOP_NFIECC_SEL … #define CLK_TOP_PE2_MAC_P0_SEL … #define CLK_TOP_PE2_MAC_P1_SEL … #define CLK_TOP_DPILVDS_SEL … #define CLK_TOP_MSDC50_3_HCLK_SEL … #define CLK_TOP_HDCP_SEL … #define CLK_TOP_HDCP_24M_SEL … #define CLK_TOP_RTC_SEL … #define CLK_TOP_SPINOR_SEL … #define CLK_TOP_APLL_SEL … #define CLK_TOP_APLL2_SEL … #define CLK_TOP_A1SYS_HP_SEL … #define CLK_TOP_A2SYS_HP_SEL … #define CLK_TOP_ASM_L_SEL … #define CLK_TOP_ASM_M_SEL … #define CLK_TOP_ASM_H_SEL … #define CLK_TOP_I2SO1_SEL … #define CLK_TOP_I2SO2_SEL … #define CLK_TOP_I2SO3_SEL … #define CLK_TOP_TDMO0_SEL … #define CLK_TOP_TDMO1_SEL … #define CLK_TOP_I2SI1_SEL … #define CLK_TOP_I2SI2_SEL … #define CLK_TOP_I2SI3_SEL … #define CLK_TOP_ETHER_125M_SEL … #define CLK_TOP_ETHER_50M_SEL … #define CLK_TOP_JPGDEC_SEL … #define CLK_TOP_SPISLV_SEL … #define CLK_TOP_ETHER_50M_RMII_SEL … #define CLK_TOP_CAM2TG_SEL … #define CLK_TOP_DI_SEL … #define CLK_TOP_TVD_SEL … #define CLK_TOP_I2C_SEL … #define CLK_TOP_PWM_INFRA_SEL … #define CLK_TOP_MSDC0P_AES_SEL … #define CLK_TOP_CMSYS_SEL … #define CLK_TOP_GCPU_SEL … #define CLK_TOP_AUD_APLL1_SEL … #define CLK_TOP_AUD_APLL2_SEL … #define CLK_TOP_DA_AUDULL_VTX_6P5M_SEL … #define CLK_TOP_APLL_DIV0 … #define CLK_TOP_APLL_DIV1 … #define CLK_TOP_APLL_DIV2 … #define CLK_TOP_APLL_DIV3 … #define CLK_TOP_APLL_DIV4 … #define CLK_TOP_APLL_DIV5 … #define CLK_TOP_APLL_DIV6 … #define CLK_TOP_APLL_DIV7 … #define CLK_TOP_APLL_DIV_PDN0 … #define CLK_TOP_APLL_DIV_PDN1 … #define CLK_TOP_APLL_DIV_PDN2 … #define CLK_TOP_APLL_DIV_PDN3 … #define CLK_TOP_APLL_DIV_PDN4 … #define CLK_TOP_APLL_DIV_PDN5 … #define CLK_TOP_APLL_DIV_PDN6 … #define CLK_TOP_APLL_DIV_PDN7 … #define CLK_TOP_APLL1_D3 … #define CLK_TOP_APLL1_REF_SEL … #define CLK_TOP_APLL2_REF_SEL … #define CLK_TOP_NFI2X_EN … #define CLK_TOP_NFIECC_EN … #define CLK_TOP_NFI1X_CK_EN … #define CLK_TOP_APLL2_D3 … #define CLK_TOP_NR_CLK … /* INFRACFG */ #define CLK_INFRA_DBGCLK … #define CLK_INFRA_GCE … #define CLK_INFRA_M4U … #define CLK_INFRA_KP … #define CLK_INFRA_AO_SPI0 … #define CLK_INFRA_AO_SPI1 … #define CLK_INFRA_AO_UART5 … #define CLK_INFRA_NR_CLK … /* PERICFG */ #define CLK_PERI_NFI … #define CLK_PERI_THERM … #define CLK_PERI_PWM0 … #define CLK_PERI_PWM1 … #define CLK_PERI_PWM2 … #define CLK_PERI_PWM3 … #define CLK_PERI_PWM4 … #define CLK_PERI_PWM5 … #define CLK_PERI_PWM6 … #define CLK_PERI_PWM7 … #define CLK_PERI_PWM … #define CLK_PERI_AP_DMA … #define CLK_PERI_MSDC30_0 … #define CLK_PERI_MSDC30_1 … #define CLK_PERI_MSDC30_2 … #define CLK_PERI_MSDC30_3 … #define CLK_PERI_UART0 … #define CLK_PERI_UART1 … #define CLK_PERI_UART2 … #define CLK_PERI_UART3 … #define CLK_PERI_I2C0 … #define CLK_PERI_I2C1 … #define CLK_PERI_I2C2 … #define CLK_PERI_I2C3 … #define CLK_PERI_I2C4 … #define CLK_PERI_AUXADC … #define CLK_PERI_SPI0 … #define CLK_PERI_SPI … #define CLK_PERI_I2C5 … #define CLK_PERI_SPI2 … #define CLK_PERI_SPI3 … #define CLK_PERI_SPI5 … #define CLK_PERI_UART4 … #define CLK_PERI_SFLASH … #define CLK_PERI_GMAC … #define CLK_PERI_PCIE0 … #define CLK_PERI_PCIE1 … #define CLK_PERI_GMAC_PCLK … #define CLK_PERI_MSDC50_0_EN … #define CLK_PERI_MSDC30_1_EN … #define CLK_PERI_MSDC30_2_EN … #define CLK_PERI_MSDC30_3_EN … #define CLK_PERI_MSDC50_0_HCLK_EN … #define CLK_PERI_MSDC50_3_HCLK_EN … #define CLK_PERI_MSDC30_0_QTR_EN … #define CLK_PERI_MSDC30_3_QTR_EN … #define CLK_PERI_NR_CLK … /* MCUCFG */ #define CLK_MCU_MP0_SEL … #define CLK_MCU_MP2_SEL … #define CLK_MCU_BUS_SEL … #define CLK_MCU_NR_CLK … /* MFGCFG */ #define CLK_MFG_BG3D … #define CLK_MFG_NR_CLK … /* MMSYS */ #define CLK_MM_SMI_COMMON … #define CLK_MM_SMI_LARB0 … #define CLK_MM_CAM_MDP … #define CLK_MM_MDP_RDMA0 … #define CLK_MM_MDP_RDMA1 … #define CLK_MM_MDP_RSZ0 … #define CLK_MM_MDP_RSZ1 … #define CLK_MM_MDP_RSZ2 … #define CLK_MM_MDP_TDSHP0 … #define CLK_MM_MDP_TDSHP1 … #define CLK_MM_MDP_CROP … #define CLK_MM_MDP_WDMA … #define CLK_MM_MDP_WROT0 … #define CLK_MM_MDP_WROT1 … #define CLK_MM_FAKE_ENG … #define CLK_MM_MUTEX_32K … #define CLK_MM_DISP_OVL0 … #define CLK_MM_DISP_OVL1 … #define CLK_MM_DISP_RDMA0 … #define CLK_MM_DISP_RDMA1 … #define CLK_MM_DISP_RDMA2 … #define CLK_MM_DISP_WDMA0 … #define CLK_MM_DISP_WDMA1 … #define CLK_MM_DISP_COLOR0 … #define CLK_MM_DISP_COLOR1 … #define CLK_MM_DISP_AAL … #define CLK_MM_DISP_GAMMA … #define CLK_MM_DISP_UFOE … #define CLK_MM_DISP_SPLIT0 … #define CLK_MM_DISP_OD … #define CLK_MM_DISP_PWM0_MM … #define CLK_MM_DISP_PWM0_26M … #define CLK_MM_DISP_PWM1_MM … #define CLK_MM_DISP_PWM1_26M … #define CLK_MM_DSI0_ENGINE … #define CLK_MM_DSI0_DIGITAL … #define CLK_MM_DSI1_ENGINE … #define CLK_MM_DSI1_DIGITAL … #define CLK_MM_DPI_PIXEL … #define CLK_MM_DPI_ENGINE … #define CLK_MM_DPI1_PIXEL … #define CLK_MM_DPI1_ENGINE … #define CLK_MM_LVDS_PIXEL … #define CLK_MM_LVDS_CTS … #define CLK_MM_SMI_LARB4 … #define CLK_MM_SMI_COMMON1 … #define CLK_MM_SMI_LARB5 … #define CLK_MM_MDP_RDMA2 … #define CLK_MM_MDP_TDSHP2 … #define CLK_MM_DISP_OVL2 … #define CLK_MM_DISP_WDMA2 … #define CLK_MM_DISP_COLOR2 … #define CLK_MM_DISP_AAL1 … #define CLK_MM_DISP_OD1 … #define CLK_MM_LVDS1_PIXEL … #define CLK_MM_LVDS1_CTS … #define CLK_MM_SMI_LARB7 … #define CLK_MM_MDP_RDMA3 … #define CLK_MM_MDP_WROT2 … #define CLK_MM_DSI2 … #define CLK_MM_DSI2_DIGITAL … #define CLK_MM_DSI3 … #define CLK_MM_DSI3_DIGITAL … #define CLK_MM_NR_CLK … /* IMGSYS */ #define CLK_IMG_SMI_LARB2 … #define CLK_IMG_SENINF_SCAM_EN … #define CLK_IMG_SENINF_CAM_EN … #define CLK_IMG_CAM_SV_EN … #define CLK_IMG_CAM_SV1_EN … #define CLK_IMG_CAM_SV2_EN … #define CLK_IMG_NR_CLK … /* BDPSYS */ #define CLK_BDP_BRIDGE_B … #define CLK_BDP_BRIDGE_DRAM … #define CLK_BDP_LARB_DRAM … #define CLK_BDP_WR_CHANNEL_VDI_PXL … #define CLK_BDP_WR_CHANNEL_VDI_DRAM … #define CLK_BDP_WR_CHANNEL_VDI_B … #define CLK_BDP_MT_B … #define CLK_BDP_DISPFMT_27M … #define CLK_BDP_DISPFMT_27M_VDOUT … #define CLK_BDP_DISPFMT_27_74_74 … #define CLK_BDP_DISPFMT_2FS … #define CLK_BDP_DISPFMT_2FS_2FS74_148 … #define CLK_BDP_DISPFMT_B … #define CLK_BDP_VDO_DRAM … #define CLK_BDP_VDO_2FS … #define CLK_BDP_VDO_B … #define CLK_BDP_WR_CHANNEL_DI_PXL … #define CLK_BDP_WR_CHANNEL_DI_DRAM … #define CLK_BDP_WR_CHANNEL_DI_B … #define CLK_BDP_NR_AGENT … #define CLK_BDP_NR_DRAM … #define CLK_BDP_NR_B … #define CLK_BDP_BRIDGE_RT_B … #define CLK_BDP_BRIDGE_RT_DRAM … #define CLK_BDP_LARB_RT_DRAM … #define CLK_BDP_TVD_TDC … #define CLK_BDP_TVD_54 … #define CLK_BDP_TVD_CBUS … #define CLK_BDP_NR_CLK … /* VDECSYS */ #define CLK_VDEC_CKEN … #define CLK_VDEC_LARB1_CKEN … #define CLK_VDEC_IMGRZ_CKEN … #define CLK_VDEC_NR_CLK … /* VENCSYS */ #define CLK_VENC_SMI_COMMON_CON … #define CLK_VENC_VENC … #define CLK_VENC_SMI_LARB6 … #define CLK_VENC_NR_CLK … /* JPGDECSYS */ #define CLK_JPGDEC_JPGDEC1 … #define CLK_JPGDEC_JPGDEC … #define CLK_JPGDEC_NR_CLK … #endif /* _DT_BINDINGS_CLK_MT2712_H */
Codebase Browser
linux