/* SPDX-License-Identifier: GPL-2.0-only */ /* * Copyright (c) 2017 MediaTek Inc. * Author: Chen Zhong <[email protected]> */ #ifndef _DT_BINDINGS_CLK_MT7622_H #define _DT_BINDINGS_CLK_MT7622_H /* TOPCKGEN */ #define CLK_TOP_TO_U2_PHY … #define CLK_TOP_TO_U2_PHY_1P … #define CLK_TOP_PCIE0_PIPE_EN … #define CLK_TOP_PCIE1_PIPE_EN … #define CLK_TOP_SSUSB_TX250M … #define CLK_TOP_SSUSB_EQ_RX250M … #define CLK_TOP_SSUSB_CDR_REF … #define CLK_TOP_SSUSB_CDR_FB … #define CLK_TOP_SATA_ASIC … #define CLK_TOP_SATA_RBC … #define CLK_TOP_TO_USB3_SYS … #define CLK_TOP_P1_1MHZ … #define CLK_TOP_4MHZ … #define CLK_TOP_P0_1MHZ … #define CLK_TOP_TXCLK_SRC_PRE … #define CLK_TOP_RTC … #define CLK_TOP_MEMPLL … #define CLK_TOP_DMPLL … #define CLK_TOP_SYSPLL_D2 … #define CLK_TOP_SYSPLL1_D2 … #define CLK_TOP_SYSPLL1_D4 … #define CLK_TOP_SYSPLL1_D8 … #define CLK_TOP_SYSPLL2_D4 … #define CLK_TOP_SYSPLL2_D8 … #define CLK_TOP_SYSPLL_D5 … #define CLK_TOP_SYSPLL3_D2 … #define CLK_TOP_SYSPLL3_D4 … #define CLK_TOP_SYSPLL4_D2 … #define CLK_TOP_SYSPLL4_D4 … #define CLK_TOP_SYSPLL4_D16 … #define CLK_TOP_UNIVPLL … #define CLK_TOP_UNIVPLL_D2 … #define CLK_TOP_UNIVPLL1_D2 … #define CLK_TOP_UNIVPLL1_D4 … #define CLK_TOP_UNIVPLL1_D8 … #define CLK_TOP_UNIVPLL1_D16 … #define CLK_TOP_UNIVPLL2_D2 … #define CLK_TOP_UNIVPLL2_D4 … #define CLK_TOP_UNIVPLL2_D8 … #define CLK_TOP_UNIVPLL2_D16 … #define CLK_TOP_UNIVPLL_D5 … #define CLK_TOP_UNIVPLL3_D2 … #define CLK_TOP_UNIVPLL3_D4 … #define CLK_TOP_UNIVPLL3_D16 … #define CLK_TOP_UNIVPLL_D7 … #define CLK_TOP_UNIVPLL_D80_D4 … #define CLK_TOP_UNIV48M … #define CLK_TOP_SGMIIPLL … #define CLK_TOP_SGMIIPLL_D2 … #define CLK_TOP_AUD1PLL … #define CLK_TOP_AUD2PLL … #define CLK_TOP_AUD_I2S2_MCK … #define CLK_TOP_TO_USB3_REF … #define CLK_TOP_PCIE1_MAC_EN … #define CLK_TOP_PCIE0_MAC_EN … #define CLK_TOP_ETH_500M … #define CLK_TOP_AXI_SEL … #define CLK_TOP_MEM_SEL … #define CLK_TOP_DDRPHYCFG_SEL … #define CLK_TOP_ETH_SEL … #define CLK_TOP_PWM_SEL … #define CLK_TOP_F10M_REF_SEL … #define CLK_TOP_NFI_INFRA_SEL … #define CLK_TOP_FLASH_SEL … #define CLK_TOP_UART_SEL … #define CLK_TOP_SPI0_SEL … #define CLK_TOP_SPI1_SEL … #define CLK_TOP_MSDC50_0_SEL … #define CLK_TOP_MSDC30_0_SEL … #define CLK_TOP_MSDC30_1_SEL … #define CLK_TOP_A1SYS_HP_SEL … #define CLK_TOP_A2SYS_HP_SEL … #define CLK_TOP_INTDIR_SEL … #define CLK_TOP_AUD_INTBUS_SEL … #define CLK_TOP_PMICSPI_SEL … #define CLK_TOP_SCP_SEL … #define CLK_TOP_ATB_SEL … #define CLK_TOP_HIF_SEL … #define CLK_TOP_AUDIO_SEL … #define CLK_TOP_U2_SEL … #define CLK_TOP_AUD1_SEL … #define CLK_TOP_AUD2_SEL … #define CLK_TOP_IRRX_SEL … #define CLK_TOP_IRTX_SEL … #define CLK_TOP_ASM_L_SEL … #define CLK_TOP_ASM_M_SEL … #define CLK_TOP_ASM_H_SEL … #define CLK_TOP_APLL1_SEL … #define CLK_TOP_APLL2_SEL … #define CLK_TOP_I2S0_MCK_SEL … #define CLK_TOP_I2S1_MCK_SEL … #define CLK_TOP_I2S2_MCK_SEL … #define CLK_TOP_I2S3_MCK_SEL … #define CLK_TOP_APLL1_DIV … #define CLK_TOP_APLL2_DIV … #define CLK_TOP_I2S0_MCK_DIV … #define CLK_TOP_I2S1_MCK_DIV … #define CLK_TOP_I2S2_MCK_DIV … #define CLK_TOP_I2S3_MCK_DIV … #define CLK_TOP_A1SYS_HP_DIV … #define CLK_TOP_A2SYS_HP_DIV … #define CLK_TOP_APLL1_DIV_PD … #define CLK_TOP_APLL2_DIV_PD … #define CLK_TOP_I2S0_MCK_DIV_PD … #define CLK_TOP_I2S1_MCK_DIV_PD … #define CLK_TOP_I2S2_MCK_DIV_PD … #define CLK_TOP_I2S3_MCK_DIV_PD … #define CLK_TOP_A1SYS_HP_DIV_PD … #define CLK_TOP_A2SYS_HP_DIV_PD … #define CLK_TOP_NR_CLK … /* INFRACFG */ #define CLK_INFRA_MUX1_SEL … #define CLK_INFRA_DBGCLK_PD … #define CLK_INFRA_AUDIO_PD … #define CLK_INFRA_IRRX_PD … #define CLK_INFRA_APXGPT_PD … #define CLK_INFRA_PMIC_PD … #define CLK_INFRA_TRNG … #define CLK_INFRA_NR_CLK … /* PERICFG */ #define CLK_PERIBUS_SEL … #define CLK_PERI_THERM_PD … #define CLK_PERI_PWM1_PD … #define CLK_PERI_PWM2_PD … #define CLK_PERI_PWM3_PD … #define CLK_PERI_PWM4_PD … #define CLK_PERI_PWM5_PD … #define CLK_PERI_PWM6_PD … #define CLK_PERI_PWM7_PD … #define CLK_PERI_PWM_PD … #define CLK_PERI_AP_DMA_PD … #define CLK_PERI_MSDC30_0_PD … #define CLK_PERI_MSDC30_1_PD … #define CLK_PERI_UART0_PD … #define CLK_PERI_UART1_PD … #define CLK_PERI_UART2_PD … #define CLK_PERI_UART3_PD … #define CLK_PERI_UART4_PD … #define CLK_PERI_BTIF_PD … #define CLK_PERI_I2C0_PD … #define CLK_PERI_I2C1_PD … #define CLK_PERI_I2C2_PD … #define CLK_PERI_SPI1_PD … #define CLK_PERI_AUXADC_PD … #define CLK_PERI_SPI0_PD … #define CLK_PERI_SNFI_PD … #define CLK_PERI_NFI_PD … #define CLK_PERI_NFIECC_PD … #define CLK_PERI_FLASH_PD … #define CLK_PERI_IRTX_PD … #define CLK_PERI_NR_CLK … /* APMIXEDSYS */ #define CLK_APMIXED_ARMPLL … #define CLK_APMIXED_MAINPLL … #define CLK_APMIXED_UNIV2PLL … #define CLK_APMIXED_ETH1PLL … #define CLK_APMIXED_ETH2PLL … #define CLK_APMIXED_AUD1PLL … #define CLK_APMIXED_AUD2PLL … #define CLK_APMIXED_TRGPLL … #define CLK_APMIXED_SGMIPLL … #define CLK_APMIXED_MAIN_CORE_EN … #define CLK_APMIXED_NR_CLK … /* AUDIOSYS */ #define CLK_AUDIO_AFE … #define CLK_AUDIO_HDMI … #define CLK_AUDIO_SPDF … #define CLK_AUDIO_APLL … #define CLK_AUDIO_I2SIN1 … #define CLK_AUDIO_I2SIN2 … #define CLK_AUDIO_I2SIN3 … #define CLK_AUDIO_I2SIN4 … #define CLK_AUDIO_I2SO1 … #define CLK_AUDIO_I2SO2 … #define CLK_AUDIO_I2SO3 … #define CLK_AUDIO_I2SO4 … #define CLK_AUDIO_ASRCI1 … #define CLK_AUDIO_ASRCI2 … #define CLK_AUDIO_ASRCO1 … #define CLK_AUDIO_ASRCO2 … #define CLK_AUDIO_INTDIR … #define CLK_AUDIO_A1SYS … #define CLK_AUDIO_A2SYS … #define CLK_AUDIO_UL1 … #define CLK_AUDIO_UL2 … #define CLK_AUDIO_UL3 … #define CLK_AUDIO_UL4 … #define CLK_AUDIO_UL5 … #define CLK_AUDIO_UL6 … #define CLK_AUDIO_DL1 … #define CLK_AUDIO_DL2 … #define CLK_AUDIO_DL3 … #define CLK_AUDIO_DL4 … #define CLK_AUDIO_DL5 … #define CLK_AUDIO_DL6 … #define CLK_AUDIO_DLMCH … #define CLK_AUDIO_ARB1 … #define CLK_AUDIO_AWB … #define CLK_AUDIO_AWB2 … #define CLK_AUDIO_DAI … #define CLK_AUDIO_MOD … #define CLK_AUDIO_ASRCI3 … #define CLK_AUDIO_ASRCI4 … #define CLK_AUDIO_ASRCO3 … #define CLK_AUDIO_ASRCO4 … #define CLK_AUDIO_MEM_ASRC1 … #define CLK_AUDIO_MEM_ASRC2 … #define CLK_AUDIO_MEM_ASRC3 … #define CLK_AUDIO_MEM_ASRC4 … #define CLK_AUDIO_MEM_ASRC5 … #define CLK_AUDIO_AFE_CONN … #define CLK_AUDIO_NR_CLK … /* SSUSBSYS */ #define CLK_SSUSB_U2_PHY_1P_EN … #define CLK_SSUSB_U2_PHY_EN … #define CLK_SSUSB_REF_EN … #define CLK_SSUSB_SYS_EN … #define CLK_SSUSB_MCU_EN … #define CLK_SSUSB_DMA_EN … #define CLK_SSUSB_NR_CLK … /* PCIESYS */ #define CLK_PCIE_P1_AUX_EN … #define CLK_PCIE_P1_OBFF_EN … #define CLK_PCIE_P1_AHB_EN … #define CLK_PCIE_P1_AXI_EN … #define CLK_PCIE_P1_MAC_EN … #define CLK_PCIE_P1_PIPE_EN … #define CLK_PCIE_P0_AUX_EN … #define CLK_PCIE_P0_OBFF_EN … #define CLK_PCIE_P0_AHB_EN … #define CLK_PCIE_P0_AXI_EN … #define CLK_PCIE_P0_MAC_EN … #define CLK_PCIE_P0_PIPE_EN … #define CLK_SATA_AHB_EN … #define CLK_SATA_AXI_EN … #define CLK_SATA_ASIC_EN … #define CLK_SATA_RBC_EN … #define CLK_SATA_PM_EN … #define CLK_PCIE_NR_CLK … /* ETHSYS */ #define CLK_ETH_HSDMA_EN … #define CLK_ETH_ESW_EN … #define CLK_ETH_GP2_EN … #define CLK_ETH_GP1_EN … #define CLK_ETH_GP0_EN … #define CLK_ETH_NR_CLK … /* SGMIISYS */ #define CLK_SGMII_TX250M_EN … #define CLK_SGMII_RX250M_EN … #define CLK_SGMII_CDR_REF … #define CLK_SGMII_CDR_FB … #define CLK_SGMII_NR_CLK … #endif /* _DT_BINDINGS_CLK_MT7622_H */
Codebase Browser
linux