/* SPDX-License-Identifier: GPL-2.0 */ /* * Copyright (C) 2018 MediaTek Inc. */ #ifndef _DT_BINDINGS_CLK_MT7629_H #define _DT_BINDINGS_CLK_MT7629_H /* TOPCKGEN */ #define CLK_TOP_TO_U2_PHY … #define CLK_TOP_TO_U2_PHY_1P … #define CLK_TOP_PCIE0_PIPE_EN … #define CLK_TOP_PCIE1_PIPE_EN … #define CLK_TOP_SSUSB_TX250M … #define CLK_TOP_SSUSB_EQ_RX250M … #define CLK_TOP_SSUSB_CDR_REF … #define CLK_TOP_SSUSB_CDR_FB … #define CLK_TOP_SATA_ASIC … #define CLK_TOP_SATA_RBC … #define CLK_TOP_TO_USB3_SYS … #define CLK_TOP_P1_1MHZ … #define CLK_TOP_4MHZ … #define CLK_TOP_P0_1MHZ … #define CLK_TOP_ETH_500M … #define CLK_TOP_TXCLK_SRC_PRE … #define CLK_TOP_RTC … #define CLK_TOP_PWM_QTR_26M … #define CLK_TOP_CPUM_TCK_IN … #define CLK_TOP_TO_USB3_DA_TOP … #define CLK_TOP_MEMPLL … #define CLK_TOP_DMPLL … #define CLK_TOP_DMPLL_D4 … #define CLK_TOP_DMPLL_D8 … #define CLK_TOP_SYSPLL_D2 … #define CLK_TOP_SYSPLL1_D2 … #define CLK_TOP_SYSPLL1_D4 … #define CLK_TOP_SYSPLL1_D8 … #define CLK_TOP_SYSPLL1_D16 … #define CLK_TOP_SYSPLL2_D2 … #define CLK_TOP_SYSPLL2_D4 … #define CLK_TOP_SYSPLL2_D8 … #define CLK_TOP_SYSPLL_D5 … #define CLK_TOP_SYSPLL3_D2 … #define CLK_TOP_SYSPLL3_D4 … #define CLK_TOP_SYSPLL_D7 … #define CLK_TOP_SYSPLL4_D2 … #define CLK_TOP_SYSPLL4_D4 … #define CLK_TOP_SYSPLL4_D16 … #define CLK_TOP_UNIVPLL … #define CLK_TOP_UNIVPLL1_D2 … #define CLK_TOP_UNIVPLL1_D4 … #define CLK_TOP_UNIVPLL1_D8 … #define CLK_TOP_UNIVPLL_D3 … #define CLK_TOP_UNIVPLL2_D2 … #define CLK_TOP_UNIVPLL2_D4 … #define CLK_TOP_UNIVPLL2_D8 … #define CLK_TOP_UNIVPLL2_D16 … #define CLK_TOP_UNIVPLL_D5 … #define CLK_TOP_UNIVPLL3_D2 … #define CLK_TOP_UNIVPLL3_D4 … #define CLK_TOP_UNIVPLL3_D16 … #define CLK_TOP_UNIVPLL_D7 … #define CLK_TOP_UNIVPLL_D80_D4 … #define CLK_TOP_UNIV48M … #define CLK_TOP_SGMIIPLL_D2 … #define CLK_TOP_CLKXTAL_D4 … #define CLK_TOP_HD_FAXI … #define CLK_TOP_FAXI … #define CLK_TOP_F_FAUD_INTBUS … #define CLK_TOP_AP2WBHIF_HCLK … #define CLK_TOP_10M_INFRAO … #define CLK_TOP_MSDC30_1 … #define CLK_TOP_SPI … #define CLK_TOP_SF … #define CLK_TOP_FLASH … #define CLK_TOP_TO_USB3_REF … #define CLK_TOP_TO_USB3_MCU … #define CLK_TOP_TO_USB3_DMA … #define CLK_TOP_FROM_TOP_AHB … #define CLK_TOP_FROM_TOP_AXI … #define CLK_TOP_PCIE1_MAC_EN … #define CLK_TOP_PCIE0_MAC_EN … #define CLK_TOP_AXI_SEL … #define CLK_TOP_MEM_SEL … #define CLK_TOP_DDRPHYCFG_SEL … #define CLK_TOP_ETH_SEL … #define CLK_TOP_PWM_SEL … #define CLK_TOP_F10M_REF_SEL … #define CLK_TOP_NFI_INFRA_SEL … #define CLK_TOP_FLASH_SEL … #define CLK_TOP_UART_SEL … #define CLK_TOP_SPI0_SEL … #define CLK_TOP_SPI1_SEL … #define CLK_TOP_MSDC50_0_SEL … #define CLK_TOP_MSDC30_0_SEL … #define CLK_TOP_MSDC30_1_SEL … #define CLK_TOP_AP2WBMCU_SEL … #define CLK_TOP_AP2WBHIF_SEL … #define CLK_TOP_AUDIO_SEL … #define CLK_TOP_AUD_INTBUS_SEL … #define CLK_TOP_PMICSPI_SEL … #define CLK_TOP_SCP_SEL … #define CLK_TOP_ATB_SEL … #define CLK_TOP_HIF_SEL … #define CLK_TOP_SATA_SEL … #define CLK_TOP_U2_SEL … #define CLK_TOP_AUD1_SEL … #define CLK_TOP_AUD2_SEL … #define CLK_TOP_IRRX_SEL … #define CLK_TOP_IRTX_SEL … #define CLK_TOP_SATA_MCU_SEL … #define CLK_TOP_PCIE0_MCU_SEL … #define CLK_TOP_PCIE1_MCU_SEL … #define CLK_TOP_SSUSB_MCU_SEL … #define CLK_TOP_CRYPTO_SEL … #define CLK_TOP_SGMII_REF_1_SEL … #define CLK_TOP_10M_SEL … #define CLK_TOP_NR_CLK … /* INFRACFG */ #define CLK_INFRA_MUX1_SEL … #define CLK_INFRA_DBGCLK_PD … #define CLK_INFRA_TRNG_PD … #define CLK_INFRA_DEVAPC_PD … #define CLK_INFRA_APXGPT_PD … #define CLK_INFRA_SEJ_PD … #define CLK_INFRA_NR_CLK … /* PERICFG */ #define CLK_PERIBUS_SEL … #define CLK_PERI_PWM1_PD … #define CLK_PERI_PWM2_PD … #define CLK_PERI_PWM3_PD … #define CLK_PERI_PWM4_PD … #define CLK_PERI_PWM5_PD … #define CLK_PERI_PWM6_PD … #define CLK_PERI_PWM7_PD … #define CLK_PERI_PWM_PD … #define CLK_PERI_AP_DMA_PD … #define CLK_PERI_MSDC30_1_PD … #define CLK_PERI_UART0_PD … #define CLK_PERI_UART1_PD … #define CLK_PERI_UART2_PD … #define CLK_PERI_UART3_PD … #define CLK_PERI_BTIF_PD … #define CLK_PERI_I2C0_PD … #define CLK_PERI_SPI0_PD … #define CLK_PERI_SNFI_PD … #define CLK_PERI_NFI_PD … #define CLK_PERI_NFIECC_PD … #define CLK_PERI_FLASH_PD … #define CLK_PERI_NR_CLK … /* APMIXEDSYS */ #define CLK_APMIXED_ARMPLL … #define CLK_APMIXED_MAINPLL … #define CLK_APMIXED_UNIV2PLL … #define CLK_APMIXED_ETH1PLL … #define CLK_APMIXED_ETH2PLL … #define CLK_APMIXED_SGMIPLL … #define CLK_APMIXED_MAIN_CORE_EN … #define CLK_APMIXED_NR_CLK … /* SSUSBSYS */ #define CLK_SSUSB_U2_PHY_1P_EN … #define CLK_SSUSB_U2_PHY_EN … #define CLK_SSUSB_REF_EN … #define CLK_SSUSB_SYS_EN … #define CLK_SSUSB_MCU_EN … #define CLK_SSUSB_DMA_EN … #define CLK_SSUSB_NR_CLK … /* PCIESYS */ #define CLK_PCIE_P1_AUX_EN … #define CLK_PCIE_P1_OBFF_EN … #define CLK_PCIE_P1_AHB_EN … #define CLK_PCIE_P1_AXI_EN … #define CLK_PCIE_P1_MAC_EN … #define CLK_PCIE_P1_PIPE_EN … #define CLK_PCIE_P0_AUX_EN … #define CLK_PCIE_P0_OBFF_EN … #define CLK_PCIE_P0_AHB_EN … #define CLK_PCIE_P0_AXI_EN … #define CLK_PCIE_P0_MAC_EN … #define CLK_PCIE_P0_PIPE_EN … #define CLK_PCIE_NR_CLK … /* ETHSYS */ #define CLK_ETH_FE_EN … #define CLK_ETH_GP2_EN … #define CLK_ETH_GP1_EN … #define CLK_ETH_GP0_EN … #define CLK_ETH_ESW_EN … #define CLK_ETH_NR_CLK … /* SGMIISYS */ #define CLK_SGMII_TX_EN … #define CLK_SGMII_RX_EN … #define CLK_SGMII_CDR_REF … #define CLK_SGMII_CDR_FB … #define CLK_SGMII_NR_CLK … #endif /* _DT_BINDINGS_CLK_MT7629_H */
Codebase Browser
linux