/* SPDX-License-Identifier: GPL-2.0 */ /* * Support for Intel Camera Imaging ISP subsystem. * Copyright (c) 2015, Intel Corporation. * * This program is free software; you can redistribute it and/or modify it * under the terms and conditions of the GNU General Public License, * version 2, as published by the Free Software Foundation. * * This program is distributed in the hope it will be useful, but WITHOUT * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or * FITNESS FOR A PARTICULAR PURPOSE. See the GNU General Public License for * more details. */ #ifndef _hive_isp_css_defs_h__ #define _hive_isp_css_defs_h__ #define HIVE_ISP_CTRL_DATA_WIDTH … #define HIVE_ISP_CTRL_ADDRESS_WIDTH … #define HIVE_ISP_CTRL_MAX_BURST_SIZE … #define HIVE_ISP_DDR_ADDRESS_WIDTH … #define HIVE_ISP_HOST_MAX_BURST_SIZE … #define HIVE_ISP_NUM_GPIO_PINS … /* This list of vector num_elems/elem_bits pairs is valid both in C as initializer and in the DMA parameter list */ #define HIVE_ISP_DDR_DMA_SPECS … #define HIVE_ISP_DDR_WORD_BITS … #define HIVE_ISP_DDR_WORD_BYTES … #define HIVE_ISP_DDR_BYTES … #define HIVE_ISP_DDR_BYTES_RTL … #define HIVE_ISP_DDR_SMALL_BYTES … #define HIVE_ISP_PAGE_SHIFT … #define HIVE_ISP_PAGE_SIZE … #define CSS_DDR_WORD_BITS … #define CSS_DDR_WORD_BYTES … /* If HIVE_ISP_DDR_BASE_OFFSET is set to a non-zero value, the wide bus just before the DDRAM gets an extra dummy port where */ /* address range 0 .. HIVE_ISP_DDR_BASE_OFFSET-1 maps onto. This effectively creates an offset for the DDRAM from system perspective */ #define HIVE_ISP_DDR_BASE_OFFSET … #define HIVE_DMA_ISP_BUS_CONN … #define HIVE_DMA_ISP_DDR_CONN … #define HIVE_DMA_BUS_DDR_CONN … #define HIVE_DMA_ISP_MASTER … #define HIVE_DMA_BUS_MASTER … #define HIVE_DMA_DDR_MASTER … #define HIVE_DMA_NUM_CHANNELS … #define HIVE_DMA_CMD_FIFO_DEPTH … #define HIVE_IF_PIXEL_WIDTH … #define HIVE_MMU_TLB_SETS … #define HIVE_MMU_TLB_SET_BLOCKS … #define HIVE_MMU_TLB_BLOCK_ELEMENTS … #define HIVE_MMU_PAGE_TABLE_LEVELS … #define HIVE_MMU_PAGE_BYTES … #define HIVE_ISP_CH_ID_BITS … #define HIVE_ISP_FMT_TYPE_BITS … #define HIVE_ISP_ISEL_SEL_BITS … #define HIVE_GP_REGS_SDRAM_WAKEUP_IDX … #define HIVE_GP_REGS_IDLE_IDX … #define HIVE_GP_REGS_IRQ_0_IDX … #define HIVE_GP_REGS_IRQ_1_IDX … #define HIVE_GP_REGS_SP_STREAM_STAT_IDX … #define HIVE_GP_REGS_SP_STREAM_STAT_B_IDX … #define HIVE_GP_REGS_ISP_STREAM_STAT_IDX … #define HIVE_GP_REGS_MOD_STREAM_STAT_IDX … #define HIVE_GP_REGS_SP_STREAM_STAT_IRQ_COND_IDX … #define HIVE_GP_REGS_SP_STREAM_STAT_B_IRQ_COND_IDX … #define HIVE_GP_REGS_ISP_STREAM_STAT_IRQ_COND_IDX … #define HIVE_GP_REGS_MOD_STREAM_STAT_IRQ_COND_IDX … #define HIVE_GP_REGS_SP_STREAM_STAT_IRQ_ENABLE_IDX … #define HIVE_GP_REGS_SP_STREAM_STAT_B_IRQ_ENABLE_IDX … #define HIVE_GP_REGS_ISP_STREAM_STAT_IRQ_ENABLE_IDX … #define HIVE_GP_REGS_MOD_STREAM_STAT_IRQ_ENABLE_IDX … #define HIVE_GP_REGS_SWITCH_PRIM_IF_IDX … #define HIVE_GP_REGS_SWITCH_GDC1_IDX … #define HIVE_GP_REGS_SWITCH_GDC2_IDX … #define HIVE_GP_REGS_SRST_IDX … #define HIVE_GP_REGS_SLV_REG_SRST_IDX … /* Bit numbers of the soft reset register */ #define HIVE_GP_REGS_SRST_ISYS_CBUS … #define HIVE_GP_REGS_SRST_ISEL_CBUS … #define HIVE_GP_REGS_SRST_IFMT_CBUS … #define HIVE_GP_REGS_SRST_GPDEV_CBUS … #define HIVE_GP_REGS_SRST_GPIO … #define HIVE_GP_REGS_SRST_TC … #define HIVE_GP_REGS_SRST_GPTIMER … #define HIVE_GP_REGS_SRST_FACELLFIFOS … #define HIVE_GP_REGS_SRST_D_OSYS … #define HIVE_GP_REGS_SRST_IFT_SEC_PIPE … #define HIVE_GP_REGS_SRST_GDC1 … #define HIVE_GP_REGS_SRST_GDC2 … #define HIVE_GP_REGS_SRST_VEC_BUS … #define HIVE_GP_REGS_SRST_ISP … #define HIVE_GP_REGS_SRST_SLV_GRP_BUS … #define HIVE_GP_REGS_SRST_DMA … #define HIVE_GP_REGS_SRST_SF_ISP_SP … #define HIVE_GP_REGS_SRST_SF_PIF_CELLS … #define HIVE_GP_REGS_SRST_SF_SIF_SP … #define HIVE_GP_REGS_SRST_SF_MC_SP … #define HIVE_GP_REGS_SRST_SF_ISYS_SP … #define HIVE_GP_REGS_SRST_SF_DMA_CELLS … #define HIVE_GP_REGS_SRST_SF_GDC1_CELLS … #define HIVE_GP_REGS_SRST_SF_GDC2_CELLS … #define HIVE_GP_REGS_SRST_SP … #define HIVE_GP_REGS_SRST_OCP2CIO … #define HIVE_GP_REGS_SRST_NBUS … #define HIVE_GP_REGS_SRST_HOST12BUS … #define HIVE_GP_REGS_SRST_WBUS … #define HIVE_GP_REGS_SRST_IC_OSYS … #define HIVE_GP_REGS_SRST_WBUS_IC … /* Bit numbers of the slave register soft reset register */ #define HIVE_GP_REGS_SLV_REG_SRST_DMA … #define HIVE_GP_REGS_SLV_REG_SRST_GDC1 … #define HIVE_GP_REGS_SLV_REG_SRST_GDC2 … /* order of the input bits for the irq controller */ #define HIVE_GP_DEV_IRQ_GPIO_PIN_0_BIT_ID … #define HIVE_GP_DEV_IRQ_GPIO_PIN_1_BIT_ID … #define HIVE_GP_DEV_IRQ_GPIO_PIN_2_BIT_ID … #define HIVE_GP_DEV_IRQ_GPIO_PIN_3_BIT_ID … #define HIVE_GP_DEV_IRQ_GPIO_PIN_4_BIT_ID … #define HIVE_GP_DEV_IRQ_GPIO_PIN_5_BIT_ID … #define HIVE_GP_DEV_IRQ_GPIO_PIN_6_BIT_ID … #define HIVE_GP_DEV_IRQ_GPIO_PIN_7_BIT_ID … #define HIVE_GP_DEV_IRQ_GPIO_PIN_8_BIT_ID … #define HIVE_GP_DEV_IRQ_GPIO_PIN_9_BIT_ID … #define HIVE_GP_DEV_IRQ_GPIO_PIN_10_BIT_ID … #define HIVE_GP_DEV_IRQ_GPIO_PIN_11_BIT_ID … #define HIVE_GP_DEV_IRQ_SP_BIT_ID … #define HIVE_GP_DEV_IRQ_ISP_BIT_ID … #define HIVE_GP_DEV_IRQ_ISYS_BIT_ID … #define HIVE_GP_DEV_IRQ_ISEL_BIT_ID … #define HIVE_GP_DEV_IRQ_IFMT_BIT_ID … #define HIVE_GP_DEV_IRQ_SP_STREAM_MON_BIT_ID … #define HIVE_GP_DEV_IRQ_ISP_STREAM_MON_BIT_ID … #define HIVE_GP_DEV_IRQ_MOD_STREAM_MON_BIT_ID … #define HIVE_GP_DEV_IRQ_ISP_PMEM_ERROR_BIT_ID … #define HIVE_GP_DEV_IRQ_ISP_BAMEM_ERROR_BIT_ID … #define HIVE_GP_DEV_IRQ_ISP_DMEM_ERROR_BIT_ID … #define HIVE_GP_DEV_IRQ_SP_ICACHE_MEM_ERROR_BIT_ID … #define HIVE_GP_DEV_IRQ_SP_DMEM_ERROR_BIT_ID … #define HIVE_GP_DEV_IRQ_MMU_CACHE_MEM_ERROR_BIT_ID … #define HIVE_GP_DEV_IRQ_GP_TIMER_0_BIT_ID … #define HIVE_GP_DEV_IRQ_GP_TIMER_1_BIT_ID … #define HIVE_GP_DEV_IRQ_SW_PIN_0_BIT_ID … #define HIVE_GP_DEV_IRQ_SW_PIN_1_BIT_ID … #define HIVE_GP_DEV_IRQ_DMA_BIT_ID … #define HIVE_GP_DEV_IRQ_SP_STREAM_MON_B_BIT_ID … #define HIVE_GP_REGS_NUM_SW_IRQ_REGS … /* order of the input bits for the timed controller */ #define HIVE_GP_DEV_TC_GPIO_PIN_0_BIT_ID … #define HIVE_GP_DEV_TC_GPIO_PIN_1_BIT_ID … #define HIVE_GP_DEV_TC_GPIO_PIN_2_BIT_ID … #define HIVE_GP_DEV_TC_GPIO_PIN_3_BIT_ID … #define HIVE_GP_DEV_TC_GPIO_PIN_4_BIT_ID … #define HIVE_GP_DEV_TC_GPIO_PIN_5_BIT_ID … #define HIVE_GP_DEV_TC_GPIO_PIN_6_BIT_ID … #define HIVE_GP_DEV_TC_GPIO_PIN_7_BIT_ID … #define HIVE_GP_DEV_TC_GPIO_PIN_8_BIT_ID … #define HIVE_GP_DEV_TC_GPIO_PIN_9_BIT_ID … #define HIVE_GP_DEV_TC_GPIO_PIN_10_BIT_ID … #define HIVE_GP_DEV_TC_GPIO_PIN_11_BIT_ID … #define HIVE_GP_DEV_TC_SP_BIT_ID … #define HIVE_GP_DEV_TC_ISP_BIT_ID … #define HIVE_GP_DEV_TC_ISYS_BIT_ID … #define HIVE_GP_DEV_TC_ISEL_BIT_ID … #define HIVE_GP_DEV_TC_IFMT_BIT_ID … #define HIVE_GP_DEV_TC_GP_TIMER_0_BIT_ID … #define HIVE_GP_DEV_TC_GP_TIMER_1_BIT_ID … #define HIVE_GP_DEV_TC_MIPI_SOL_BIT_ID … #define HIVE_GP_DEV_TC_MIPI_EOL_BIT_ID … #define HIVE_GP_DEV_TC_MIPI_SOF_BIT_ID … #define HIVE_GP_DEV_TC_MIPI_EOF_BIT_ID … #define HIVE_GP_DEV_TC_INPSYS_SM … /* definitions for the gp_timer block */ #define HIVE_GP_TIMER_0 … #define HIVE_GP_TIMER_1 … #define HIVE_GP_TIMER_2 … #define HIVE_GP_TIMER_3 … #define HIVE_GP_TIMER_4 … #define HIVE_GP_TIMER_5 … #define HIVE_GP_TIMER_6 … #define HIVE_GP_TIMER_7 … #define HIVE_GP_TIMER_NUM_COUNTERS … #define HIVE_GP_TIMER_IRQ_0 … #define HIVE_GP_TIMER_IRQ_1 … #define HIVE_GP_TIMER_NUM_IRQS … #define HIVE_GP_TIMER_GPIO_0_BIT_ID … #define HIVE_GP_TIMER_GPIO_1_BIT_ID … #define HIVE_GP_TIMER_GPIO_2_BIT_ID … #define HIVE_GP_TIMER_GPIO_3_BIT_ID … #define HIVE_GP_TIMER_GPIO_4_BIT_ID … #define HIVE_GP_TIMER_GPIO_5_BIT_ID … #define HIVE_GP_TIMER_GPIO_6_BIT_ID … #define HIVE_GP_TIMER_GPIO_7_BIT_ID … #define HIVE_GP_TIMER_GPIO_8_BIT_ID … #define HIVE_GP_TIMER_GPIO_9_BIT_ID … #define HIVE_GP_TIMER_GPIO_10_BIT_ID … #define HIVE_GP_TIMER_GPIO_11_BIT_ID … #define HIVE_GP_TIMER_INP_SYS_IRQ … #define HIVE_GP_TIMER_ISEL_IRQ … #define HIVE_GP_TIMER_IFMT_IRQ … #define HIVE_GP_TIMER_SP_STRMON_IRQ … #define HIVE_GP_TIMER_SP_B_STRMON_IRQ … #define HIVE_GP_TIMER_ISP_STRMON_IRQ … #define HIVE_GP_TIMER_MOD_STRMON_IRQ … #define HIVE_GP_TIMER_ISP_BAMEM_ERROR_IRQ … #define HIVE_GP_TIMER_ISP_DMEM_ERROR_IRQ … #define HIVE_GP_TIMER_SP_ICACHE_MEM_ERROR_IRQ … #define HIVE_GP_TIMER_SP_DMEM_ERROR_IRQ … #define HIVE_GP_TIMER_SP_OUT_RUN_DP … #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I0 … #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I1 … #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I2 … #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I3 … #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I4 … #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I5 … #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I6 … #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I7 … #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I8 … #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I9 … #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I10 … #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I1_I0 … #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I2_I0 … #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I3_I0 … #define HIVE_GP_TIMER_ISP_OUT_RUN_DP … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I0_I0 … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I0_I1 … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I1_I0 … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I2_I0 … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I2_I1 … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I2_I2 … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I2_I3 … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I2_I4 … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I2_I5 … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I2_I6 … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I3_I0 … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I4_I0 … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I5_I0 … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I6_I0 … #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I7_I0 … #define HIVE_GP_TIMER_MIPI_SOL_BIT_ID … #define HIVE_GP_TIMER_MIPI_EOL_BIT_ID … #define HIVE_GP_TIMER_MIPI_SOF_BIT_ID … #define HIVE_GP_TIMER_MIPI_EOF_BIT_ID … #define HIVE_GP_TIMER_INPSYS_SM … /* port definitions for the streaming monitors */ /* port definititions SP streaming monitor, monitors the status of streaming ports at the SP side of the streaming FIFO's */ #define SP_STR_MON_PORT_SP2SIF … #define SP_STR_MON_PORT_SIF2SP … #define SP_STR_MON_PORT_SP2MC … #define SP_STR_MON_PORT_MC2SP … #define SP_STR_MON_PORT_SP2DMA … #define SP_STR_MON_PORT_DMA2SP … #define SP_STR_MON_PORT_SP2ISP … #define SP_STR_MON_PORT_ISP2SP … #define SP_STR_MON_PORT_SP2GPD … #define SP_STR_MON_PORT_FA2SP … #define SP_STR_MON_PORT_SP2ISYS … #define SP_STR_MON_PORT_ISYS2SP … #define SP_STR_MON_PORT_SP2PIFA … #define SP_STR_MON_PORT_PIFA2SP … #define SP_STR_MON_PORT_SP2PIFB … #define SP_STR_MON_PORT_PIFB2SP … #define SP_STR_MON_PORT_B_SP2GDC1 … #define SP_STR_MON_PORT_B_GDC12SP … #define SP_STR_MON_PORT_B_SP2GDC2 … #define SP_STR_MON_PORT_B_GDC22SP … /* previously used SP streaming monitor port identifiers, kept for backward compatibility */ #define SP_STR_MON_PORT_SND_SIF … #define SP_STR_MON_PORT_RCV_SIF … #define SP_STR_MON_PORT_SND_MC … #define SP_STR_MON_PORT_RCV_MC … #define SP_STR_MON_PORT_SND_DMA … #define SP_STR_MON_PORT_RCV_DMA … #define SP_STR_MON_PORT_SND_ISP … #define SP_STR_MON_PORT_RCV_ISP … #define SP_STR_MON_PORT_SND_GPD … #define SP_STR_MON_PORT_RCV_GPD … /* Deprecated */ #define SP_STR_MON_PORT_SND_PIF … #define SP_STR_MON_PORT_RCV_PIF … #define SP_STR_MON_PORT_SND_PIFB … #define SP_STR_MON_PORT_RCV_PIFB … #define SP_STR_MON_PORT_SND_PIF_A … #define SP_STR_MON_PORT_RCV_PIF_A … #define SP_STR_MON_PORT_SND_PIF_B … #define SP_STR_MON_PORT_RCV_PIF_B … /* port definititions ISP streaming monitor, monitors the status of streaming ports at the ISP side of the streaming FIFO's */ #define ISP_STR_MON_PORT_ISP2PIFA … #define ISP_STR_MON_PORT_PIFA2ISP … #define ISP_STR_MON_PORT_ISP2PIFB … #define ISP_STR_MON_PORT_PIFB2ISP … #define ISP_STR_MON_PORT_ISP2DMA … #define ISP_STR_MON_PORT_DMA2ISP … #define ISP_STR_MON_PORT_ISP2GDC1 … #define ISP_STR_MON_PORT_GDC12ISP … #define ISP_STR_MON_PORT_ISP2GDC2 … #define ISP_STR_MON_PORT_GDC22ISP … #define ISP_STR_MON_PORT_ISP2GPD … #define ISP_STR_MON_PORT_FA2ISP … #define ISP_STR_MON_PORT_ISP2SP … #define ISP_STR_MON_PORT_SP2ISP … /* previously used ISP streaming monitor port identifiers, kept for backward compatibility */ #define ISP_STR_MON_PORT_SND_PIF_A … #define ISP_STR_MON_PORT_RCV_PIF_A … #define ISP_STR_MON_PORT_SND_PIF_B … #define ISP_STR_MON_PORT_RCV_PIF_B … #define ISP_STR_MON_PORT_SND_DMA … #define ISP_STR_MON_PORT_RCV_DMA … #define ISP_STR_MON_PORT_SND_GDC … #define ISP_STR_MON_PORT_RCV_GDC … #define ISP_STR_MON_PORT_SND_GPD … #define ISP_STR_MON_PORT_RCV_GPD … #define ISP_STR_MON_PORT_SND_SP … #define ISP_STR_MON_PORT_RCV_SP … /* port definititions MOD streaming monitor, monitors the status of streaming ports at the module side of the streaming FIFO's */ #define MOD_STR_MON_PORT_PIFA2CELLS … #define MOD_STR_MON_PORT_CELLS2PIFA … #define MOD_STR_MON_PORT_PIFB2CELLS … #define MOD_STR_MON_PORT_CELLS2PIFB … #define MOD_STR_MON_PORT_SIF2SP … #define MOD_STR_MON_PORT_SP2SIF … #define MOD_STR_MON_PORT_MC2SP … #define MOD_STR_MON_PORT_SP2MC … #define MOD_STR_MON_PORT_DMA2ISP … #define MOD_STR_MON_PORT_ISP2DMA … #define MOD_STR_MON_PORT_DMA2SP … #define MOD_STR_MON_PORT_SP2DMA … #define MOD_STR_MON_PORT_GDC12CELLS … #define MOD_STR_MON_PORT_CELLS2GDC1 … #define MOD_STR_MON_PORT_GDC22CELLS … #define MOD_STR_MON_PORT_CELLS2GDC2 … #define MOD_STR_MON_PORT_SND_PIF_A … #define MOD_STR_MON_PORT_RCV_PIF_A … #define MOD_STR_MON_PORT_SND_PIF_B … #define MOD_STR_MON_PORT_RCV_PIF_B … #define MOD_STR_MON_PORT_SND_SIF … #define MOD_STR_MON_PORT_RCV_SIF … #define MOD_STR_MON_PORT_SND_MC … #define MOD_STR_MON_PORT_RCV_MC … #define MOD_STR_MON_PORT_SND_DMA2ISP … #define MOD_STR_MON_PORT_RCV_DMA_FR_ISP … #define MOD_STR_MON_PORT_SND_DMA2SP … #define MOD_STR_MON_PORT_RCV_DMA_FR_SP … #define MOD_STR_MON_PORT_SND_GDC … #define MOD_STR_MON_PORT_RCV_GDC … /* testbench signals: */ /* testbench GP adapter register ids */ #define HIVE_TESTBENCH_GPIO_DATA_OUT_REG_IDX … #define HIVE_TESTBENCH_GPIO_DIR_OUT_REG_IDX … #define HIVE_TESTBENCH_IRQ_REG_IDX … #define HIVE_TESTBENCH_SDRAM_WAKEUP_REG_IDX … #define HIVE_TESTBENCH_IDLE_REG_IDX … #define HIVE_TESTBENCH_GPIO_DATA_IN_REG_IDX … #define HIVE_TESTBENCH_MIPI_BFM_EN_REG_IDX … #define HIVE_TESTBENCH_CSI_CONFIG_REG_IDX … #define HIVE_TESTBENCH_DDR_STALL_EN_REG_IDX … #define HIVE_TESTBENCH_ISP_PMEM_ERROR_IRQ_REG_IDX … #define HIVE_TESTBENCH_ISP_BAMEM_ERROR_IRQ_REG_IDX … #define HIVE_TESTBENCH_ISP_DMEM_ERROR_IRQ_REG_IDX … #define HIVE_TESTBENCH_SP_ICACHE_MEM_ERROR_IRQ_REG_IDX … #define HIVE_TESTBENCH_SP_DMEM_ERROR_IRQ_REG_IDX … /* Signal monitor input bit ids */ #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_O_BIT_ID … #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_1_BIT_ID … #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_2_BIT_ID … #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_3_BIT_ID … #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_4_BIT_ID … #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_5_BIT_ID … #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_6_BIT_ID … #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_7_BIT_ID … #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_8_BIT_ID … #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_9_BIT_ID … #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_10_BIT_ID … #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_11_BIT_ID … #define HIVE_TESTBENCH_SIG_MON_IRQ_PIN_BIT_ID … #define HIVE_TESTBENCH_SIG_MON_SDRAM_WAKEUP_PIN_BIT_ID … #define HIVE_TESTBENCH_SIG_MON_IDLE_PIN_BIT_ID … #define ISP2400_DEBUG_NETWORK … #endif /* _hive_isp_css_defs_h__ */
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