#ifndef __HAL_ODM_REG_H__
#define __HAL_ODM_REG_H__
#define ODM_BB_RESET …
#define ODM_DUMMY …
#define RF_T_METER_OLD …
#define RF_T_METER_NEW …
#define ODM_EDCA_VO_PARAM …
#define ODM_EDCA_VI_PARAM …
#define ODM_EDCA_BE_PARAM …
#define ODM_EDCA_BK_PARAM …
#define ODM_TXPAUSE …
#define ODM_FPGA_PHY0_PAGE8 …
#define ODM_PSD_SETTING …
#define ODM_AFE_SETTING …
#define ODM_TXAGC_B_24_54 …
#define ODM_TXAGC_B_MCS32_5 …
#define ODM_TXAGC_B_MCS0_MCS3 …
#define ODM_TXAGC_B_MCS4_MCS7 …
#define ODM_ANALOG_REGISTER …
#define ODM_RF_INTERFACE_OUTPUT …
#define ODM_TXAGC_B_11_A_2_11 …
#define ODM_AD_DA_LSB_MASK …
#define ODM_ENABLE_3_WIRE …
#define ODM_PSD_REPORT …
#define ODM_R_ANT_SELECT …
#define ODM_CCK_ANT_SELECT …
#define ODM_CCK_PD_THRESH …
#define ODM_CCK_RF_REG1 …
#define ODM_CCK_MATCH_FILTER …
#define ODM_CCK_RAKE_MAC …
#define ODM_CCK_CNT_RESET …
#define ODM_CCK_TX_DIVERSITY …
#define ODM_CCK_FA_CNT_MSB …
#define ODM_CCK_FA_CNT_LSB …
#define ODM_CCK_NEW_FUNCTION …
#define ODM_OFDM_PHY0_PAGE_C …
#define ODM_OFDM_RX_ANT …
#define ODM_R_A_RXIQI …
#define ODM_R_A_AGC_CORE1 …
#define ODM_R_A_AGC_CORE2 …
#define ODM_R_B_AGC_CORE1 …
#define ODM_R_AGC_PAR …
#define ODM_R_HTSTF_AGC_PAR …
#define ODM_TX_PWR_TRAINING_A …
#define ODM_TX_PWR_TRAINING_B …
#define ODM_OFDM_FA_CNT1 …
#define ODM_OFDM_PHY0_PAGE_D …
#define ODM_OFDM_FA_CNT2 …
#define ODM_OFDM_FA_CNT3 …
#define ODM_OFDM_FA_CNT4 …
#define ODM_TXAGC_A_6_18 …
#define ODM_TXAGC_A_24_54 …
#define ODM_TXAGC_A_1_MCS32 …
#define ODM_TXAGC_A_MCS0_MCS3 …
#define ODM_TXAGC_A_MCS4_MCS7 …
#define ODM_GAIN_SETTING …
#define ODM_CHANNEL …
#define ODM_DPDT …
#define ODM_PSDREG …
#define PATHDIV_REG …
#define PATHDIV_TRI …
#define BIT_FA_RESET …
#endif