/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */ /* * Copyright (c) 2018-2023, The Linux Foundation. All rights reserved. */ #ifndef _DT_BINDINGS_RESET_IPQ_GCC_9574_H #define _DT_BINDINGS_RESET_IPQ_GCC_9574_H #define GCC_ADSS_BCR … #define GCC_APC0_VOLTAGE_DROOP_DETECTOR_BCR … #define GCC_BLSP1_BCR … #define GCC_BLSP1_QUP1_BCR … #define GCC_BLSP1_QUP2_BCR … #define GCC_BLSP1_QUP3_BCR … #define GCC_BLSP1_QUP4_BCR … #define GCC_BLSP1_QUP5_BCR … #define GCC_BLSP1_QUP6_BCR … #define GCC_BLSP1_UART1_BCR … #define GCC_BLSP1_UART2_BCR … #define GCC_BLSP1_UART3_BCR … #define GCC_BLSP1_UART4_BCR … #define GCC_BLSP1_UART5_BCR … #define GCC_BLSP1_UART6_BCR … #define GCC_BOOT_ROM_BCR … #define GCC_MDIO_BCR … #define GCC_NSS_BCR … #define GCC_NSS_TBU_BCR … #define GCC_PCIE0_BCR … #define GCC_PCIE0_LINK_DOWN_BCR … #define GCC_PCIE0_PHY_BCR … #define GCC_PCIE0PHY_PHY_BCR … #define GCC_PCIE1_BCR … #define GCC_PCIE1_LINK_DOWN_BCR … #define GCC_PCIE1_PHY_BCR … #define GCC_PCIE1PHY_PHY_BCR … #define GCC_PCIE2_BCR … #define GCC_PCIE2_LINK_DOWN_BCR … #define GCC_PCIE2_PHY_BCR … #define GCC_PCIE2PHY_PHY_BCR … #define GCC_PCIE3_BCR … #define GCC_PCIE3_LINK_DOWN_BCR … #define GCC_PCIE3_PHY_BCR … #define GCC_PCIE3PHY_PHY_BCR … #define GCC_PRNG_BCR … #define GCC_QUSB2_0_PHY_BCR … #define GCC_SDCC_BCR … #define GCC_TLMM_BCR … #define GCC_UNIPHY0_BCR … #define GCC_UNIPHY1_BCR … #define GCC_UNIPHY2_BCR … #define GCC_USB0_PHY_BCR … #define GCC_USB3PHY_0_PHY_BCR … #define GCC_USB_BCR … #define GCC_ANOC0_TBU_BCR … #define GCC_ANOC1_TBU_BCR … #define GCC_ANOC_BCR … #define GCC_APSS_TCU_BCR … #define GCC_CMN_BLK_BCR … #define GCC_CMN_BLK_AHB_ARES … #define GCC_CMN_BLK_SYS_ARES … #define GCC_CMN_BLK_APU_ARES … #define GCC_DCC_BCR … #define GCC_DDRSS_BCR … #define GCC_IMEM_BCR … #define GCC_LPASS_BCR … #define GCC_MPM_BCR … #define GCC_MSG_RAM_BCR … #define GCC_NSSNOC_MEMNOC_1_ARES … #define GCC_NSSNOC_PCNOC_1_ARES … #define GCC_NSSNOC_SNOC_1_ARES … #define GCC_NSSNOC_XO_DCD_ARES … #define GCC_NSSNOC_TS_ARES … #define GCC_NSSCC_ARES … #define GCC_NSSNOC_NSSCC_ARES … #define GCC_NSSNOC_ATB_ARES … #define GCC_NSSNOC_MEMNOC_ARES … #define GCC_NSSNOC_QOSGEN_REF_ARES … #define GCC_NSSNOC_SNOC_ARES … #define GCC_NSSNOC_TIMEOUT_REF_ARES … #define GCC_NSS_CFG_ARES … #define GCC_UBI0_DBG_ARES … #define GCC_PCIE0_AHB_ARES … #define GCC_PCIE0_AUX_ARES … #define GCC_PCIE0_AXI_M_ARES … #define GCC_PCIE0_AXI_M_STICKY_ARES … #define GCC_PCIE0_AXI_S_ARES … #define GCC_PCIE0_AXI_S_STICKY_ARES … #define GCC_PCIE0_CORE_STICKY_ARES … #define GCC_PCIE0_PIPE_ARES … #define GCC_PCIE1_AHB_ARES … #define GCC_PCIE1_AUX_ARES … #define GCC_PCIE1_AXI_M_ARES … #define GCC_PCIE1_AXI_M_STICKY_ARES … #define GCC_PCIE1_AXI_S_ARES … #define GCC_PCIE1_AXI_S_STICKY_ARES … #define GCC_PCIE1_CORE_STICKY_ARES … #define GCC_PCIE1_PIPE_ARES … #define GCC_PCIE2_AHB_ARES … #define GCC_PCIE2_AUX_ARES … #define GCC_PCIE2_AXI_M_ARES … #define GCC_PCIE2_AXI_M_STICKY_ARES … #define GCC_PCIE2_AXI_S_ARES … #define GCC_PCIE2_AXI_S_STICKY_ARES … #define GCC_PCIE2_CORE_STICKY_ARES … #define GCC_PCIE2_PIPE_ARES … #define GCC_PCIE3_AHB_ARES … #define GCC_PCIE3_AUX_ARES … #define GCC_PCIE3_AXI_M_ARES … #define GCC_PCIE3_AXI_M_STICKY_ARES … #define GCC_PCIE3_AXI_S_ARES … #define GCC_PCIE3_AXI_S_STICKY_ARES … #define GCC_PCIE3_CORE_STICKY_ARES … #define GCC_PCIE3_PIPE_ARES … #define GCC_PCNOC_BCR … #define GCC_PCNOC_BUS_TIMEOUT0_BCR … #define GCC_PCNOC_BUS_TIMEOUT1_BCR … #define GCC_PCNOC_BUS_TIMEOUT2_BCR … #define GCC_PCNOC_BUS_TIMEOUT3_BCR … #define GCC_PCNOC_BUS_TIMEOUT4_BCR … #define GCC_PCNOC_BUS_TIMEOUT5_BCR … #define GCC_PCNOC_BUS_TIMEOUT6_BCR … #define GCC_PCNOC_BUS_TIMEOUT7_BCR … #define GCC_PCNOC_BUS_TIMEOUT8_BCR … #define GCC_PCNOC_BUS_TIMEOUT9_BCR … #define GCC_PCNOC_TBU_BCR … #define GCC_Q6SS_DBG_ARES … #define GCC_Q6_AHB_ARES … #define GCC_Q6_AHB_S_ARES … #define GCC_Q6_AXIM2_ARES … #define GCC_Q6_AXIM_ARES … #define GCC_QDSS_BCR … #define GCC_QPIC_BCR … #define GCC_QPIC_AHB_ARES … #define GCC_QPIC_ARES … #define GCC_RBCPR_BCR … #define GCC_RBCPR_MX_BCR … #define GCC_SEC_CTRL_BCR … #define GCC_SMMU_CFG_BCR … #define GCC_SNOC_BCR … #define GCC_SPDM_BCR … #define GCC_TME_BCR … #define GCC_UNIPHY0_SYS_RESET … #define GCC_UNIPHY0_AHB_RESET … #define GCC_UNIPHY0_XPCS_RESET … #define GCC_UNIPHY1_SYS_RESET … #define GCC_UNIPHY1_AHB_RESET … #define GCC_UNIPHY1_XPCS_RESET … #define GCC_UNIPHY2_SYS_RESET … #define GCC_UNIPHY2_AHB_RESET … #define GCC_UNIPHY2_XPCS_RESET … #define GCC_USB_MISC_RESET … #define GCC_WCSSAON_RESET … #define GCC_WCSS_ACMT_ARES … #define GCC_WCSS_AHB_S_ARES … #define GCC_WCSS_AXI_M_ARES … #define GCC_WCSS_BCR … #define GCC_WCSS_DBG_ARES … #define GCC_WCSS_DBG_BDG_ARES … #define GCC_WCSS_ECAHB_ARES … #define GCC_WCSS_Q6_BCR … #define GCC_WCSS_Q6_TBU_BCR … #define GCC_TCSR_BCR … #define GCC_CRYPTO_BCR … #endif
Codebase Browser
linux