/* SPDX-License-Identifier: GPL-2.0-only */ /* * Copyright (c) 2014, The Linux Foundation. All rights reserved. */ #ifndef _DT_BINDINGS_RESET_IPQ_806X_H #define _DT_BINDINGS_RESET_IPQ_806X_H #define QDSS_STM_RESET … #define AFAB_SMPSS_S_RESET … #define AFAB_SMPSS_M1_RESET … #define AFAB_SMPSS_M0_RESET … #define AFAB_EBI1_CH0_RESET … #define AFAB_EBI1_CH1_RESET … #define SFAB_ADM0_M0_RESET … #define SFAB_ADM0_M1_RESET … #define SFAB_ADM0_M2_RESET … #define ADM0_C2_RESET … #define ADM0_C1_RESET … #define ADM0_C0_RESET … #define ADM0_PBUS_RESET … #define ADM0_RESET … #define QDSS_CLKS_SW_RESET … #define QDSS_POR_RESET … #define QDSS_TSCTR_RESET … #define QDSS_HRESET_RESET … #define QDSS_AXI_RESET … #define QDSS_DBG_RESET … #define SFAB_PCIE_M_RESET … #define SFAB_PCIE_S_RESET … #define PCIE_EXT_RESET … #define PCIE_PHY_RESET … #define PCIE_PCI_RESET … #define PCIE_POR_RESET … #define PCIE_HCLK_RESET … #define PCIE_ACLK_RESET … #define SFAB_LPASS_RESET … #define SFAB_AFAB_M_RESET … #define AFAB_SFAB_M0_RESET … #define AFAB_SFAB_M1_RESET … #define SFAB_SATA_S_RESET … #define SFAB_DFAB_M_RESET … #define DFAB_SFAB_M_RESET … #define DFAB_SWAY0_RESET … #define DFAB_SWAY1_RESET … #define DFAB_ARB0_RESET … #define DFAB_ARB1_RESET … #define PPSS_PROC_RESET … #define PPSS_RESET … #define DMA_BAM_RESET … #define SPS_TIC_H_RESET … #define SFAB_CFPB_M_RESET … #define SFAB_CFPB_S_RESET … #define TSIF_H_RESET … #define CE1_H_RESET … #define CE1_CORE_RESET … #define CE1_SLEEP_RESET … #define CE2_H_RESET … #define CE2_CORE_RESET … #define SFAB_SFPB_M_RESET … #define SFAB_SFPB_S_RESET … #define RPM_PROC_RESET … #define PMIC_SSBI2_RESET … #define SDC1_RESET … #define SDC2_RESET … #define SDC3_RESET … #define SDC4_RESET … #define USB_HS1_RESET … #define USB_HSIC_RESET … #define USB_FS1_XCVR_RESET … #define USB_FS1_RESET … #define GSBI1_RESET … #define GSBI2_RESET … #define GSBI3_RESET … #define GSBI4_RESET … #define GSBI5_RESET … #define GSBI6_RESET … #define GSBI7_RESET … #define SPDM_RESET … #define SEC_CTRL_RESET … #define TLMM_H_RESET … #define SFAB_SATA_M_RESET … #define SATA_RESET … #define TSSC_RESET … #define PDM_RESET … #define MPM_H_RESET … #define MPM_RESET … #define SFAB_SMPSS_S_RESET … #define PRNG_RESET … #define SFAB_CE3_M_RESET … #define SFAB_CE3_S_RESET … #define CE3_SLEEP_RESET … #define PCIE_1_M_RESET … #define PCIE_1_S_RESET … #define PCIE_1_EXT_RESET … #define PCIE_1_PHY_RESET … #define PCIE_1_PCI_RESET … #define PCIE_1_POR_RESET … #define PCIE_1_HCLK_RESET … #define PCIE_1_ACLK_RESET … #define PCIE_2_M_RESET … #define PCIE_2_S_RESET … #define PCIE_2_EXT_RESET … #define PCIE_2_PHY_RESET … #define PCIE_2_PCI_RESET … #define PCIE_2_POR_RESET … #define PCIE_2_HCLK_RESET … #define PCIE_2_ACLK_RESET … #define SFAB_USB30_S_RESET … #define SFAB_USB30_M_RESET … #define USB30_0_PORT2_HS_PHY_RESET … #define USB30_0_MASTER_RESET … #define USB30_0_SLEEP_RESET … #define USB30_0_UTMI_PHY_RESET … #define USB30_0_POWERON_RESET … #define USB30_0_PHY_RESET … #define USB30_1_MASTER_RESET … #define USB30_1_SLEEP_RESET … #define USB30_1_UTMI_PHY_RESET … #define USB30_1_POWERON_RESET … #define USB30_1_PHY_RESET … #define NSSFB0_RESET … #define NSSFB1_RESET … #define UBI32_CORE1_CLKRST_CLAMP_RESET … #define UBI32_CORE1_CLAMP_RESET … #define UBI32_CORE1_AHB_RESET … #define UBI32_CORE1_AXI_RESET … #define UBI32_CORE2_CLKRST_CLAMP_RESET … #define UBI32_CORE2_CLAMP_RESET … #define UBI32_CORE2_AHB_RESET … #define UBI32_CORE2_AXI_RESET … #define GMAC_CORE1_RESET … #define GMAC_CORE2_RESET … #define GMAC_CORE3_RESET … #define GMAC_CORE4_RESET … #define GMAC_AHB_RESET … #define NSS_CH0_RST_RX_CLK_N_RESET … #define NSS_CH0_RST_TX_CLK_N_RESET … #define NSS_CH0_RST_RX_125M_N_RESET … #define NSS_CH0_HW_RST_RX_125M_N_RESET … #define NSS_CH0_RST_TX_125M_N_RESET … #define NSS_CH1_RST_RX_CLK_N_RESET … #define NSS_CH1_RST_TX_CLK_N_RESET … #define NSS_CH1_RST_RX_125M_N_RESET … #define NSS_CH1_HW_RST_RX_125M_N_RESET … #define NSS_CH1_RST_TX_125M_N_RESET … #define NSS_CH2_RST_RX_CLK_N_RESET … #define NSS_CH2_RST_TX_CLK_N_RESET … #define NSS_CH2_RST_RX_125M_N_RESET … #define NSS_CH2_HW_RST_RX_125M_N_RESET … #define NSS_CH2_RST_TX_125M_N_RESET … #define NSS_CH3_RST_RX_CLK_N_RESET … #define NSS_CH3_RST_TX_CLK_N_RESET … #define NSS_CH3_RST_RX_125M_N_RESET … #define NSS_CH3_HW_RST_RX_125M_N_RESET … #define NSS_CH3_RST_TX_125M_N_RESET … #define NSS_RST_RX_250M_125M_N_RESET … #define NSS_RST_TX_250M_125M_N_RESET … #define NSS_QSGMII_TXPI_RST_N_RESET … #define NSS_QSGMII_CDR_RST_N_RESET … #define NSS_SGMII2_CDR_RST_N_RESET … #define NSS_SGMII3_CDR_RST_N_RESET … #define NSS_CAL_PRBS_RST_N_RESET … #define NSS_LCKDT_RST_N_RESET … #define NSS_SRDS_N_RESET … #define CRYPTO_ENG1_RESET … #define CRYPTO_ENG2_RESET … #define CRYPTO_ENG3_RESET … #define CRYPTO_ENG4_RESET … #define CRYPTO_AHB_RESET … #endif
Codebase Browser
linux