/* SPDX-License-Identifier: GPL-2.0 * * Copyright 2016-2018 HabanaLabs, Ltd. * All Rights Reserved. * */ /************************************ ** This is an auto-generated file ** ** DO NOT EDIT BELOW ** ************************************/ #ifndef ASIC_REG_CPU_IF_REGS_H_ #define ASIC_REG_CPU_IF_REGS_H_ /* ***************************************** * CPU_IF (Prototype: CPU_IF) ***************************************** */ #define mmCPU_IF_ARUSER_OVR … #define mmCPU_IF_ARUSER_OVR_EN … #define mmCPU_IF_AWUSER_OVR … #define mmCPU_IF_AWUSER_OVR_EN … #define mmCPU_IF_AXCACHE_OVR … #define mmCPU_IF_LOCK_OVR … #define mmCPU_IF_PROT_OVR … #define mmCPU_IF_MAX_OUTSTANDING … #define mmCPU_IF_EARLY_BRESP_EN … #define mmCPU_IF_FORCE_RSP_OK … #define mmCPU_IF_CPU_MSB_ADDR … #define mmCPU_IF_AXI_SPLIT_INTR … #define mmCPU_IF_TOTAL_WR_CNT … #define mmCPU_IF_INFLIGHT_WR_CNT … #define mmCPU_IF_TOTAL_RD_CNT … #define mmCPU_IF_INFLIGHT_RD_CNT … #define mmCPU_IF_PF_PQ_PI … #define mmCPU_IF_PQ_BASE_ADDR_LOW … #define mmCPU_IF_PQ_BASE_ADDR_HIGH … #define mmCPU_IF_PQ_LENGTH … #define mmCPU_IF_CQ_BASE_ADDR_LOW … #define mmCPU_IF_CQ_BASE_ADDR_HIGH … #define mmCPU_IF_CQ_LENGTH … #define mmCPU_IF_EQ_BASE_ADDR_LOW … #define mmCPU_IF_EQ_BASE_ADDR_HIGH … #define mmCPU_IF_EQ_LENGTH … #define mmCPU_IF_EQ_RD_OFFS … #define mmCPU_IF_QUEUE_INIT … #define mmCPU_IF_TPC_SERR_INTR_STS … #define mmCPU_IF_TPC_SERR_INTR_CLR … #define mmCPU_IF_TPC_SERR_INTR_MASK … #define mmCPU_IF_TPC_DERR_INTR_STS … #define mmCPU_IF_TPC_DERR_INTR_CLR … #define mmCPU_IF_TPC_DERR_INTR_MASK … #define mmCPU_IF_DMA_SERR_INTR_STS … #define mmCPU_IF_DMA_SERR_INTR_CLR … #define mmCPU_IF_DMA_SERR_INTR_MASK … #define mmCPU_IF_DMA_DERR_INTR_STS … #define mmCPU_IF_DMA_DERR_INTR_CLR … #define mmCPU_IF_DMA_DERR_INTR_MASK … #define mmCPU_IF_SRAM_SERR_INTR_STS … #define mmCPU_IF_SRAM_SERR_INTR_CLR … #define mmCPU_IF_SRAM_SERR_INTR_MASK … #define mmCPU_IF_SRAM_DERR_INTR_STS … #define mmCPU_IF_SRAM_DERR_INTR_CLR … #define mmCPU_IF_SRAM_DERR_INTR_MASK … #define mmCPU_IF_NIC_SERR_INTR_STS … #define mmCPU_IF_NIC_SERR_INTR_CLR … #define mmCPU_IF_NIC_SERR_INTR_MASK … #define mmCPU_IF_NIC_DERR_INTR_STS … #define mmCPU_IF_NIC_DERR_INTR_CLR … #define mmCPU_IF_NIC_DERR_INTR_MASK … #define mmCPU_IF_DMA_IF_SERR_INTR_STS … #define mmCPU_IF_DMA_IF_SERR_INTR_CLR … #define mmCPU_IF_DMA_IF_SERR_INTR_MASK … #define mmCPU_IF_DMA_IF_DERR_INTR_STS … #define mmCPU_IF_DMA_IF_DERR_INTR_CLR … #define mmCPU_IF_DMA_IF_DERR_INTR_MASK … #define mmCPU_IF_HBM_SERR_INTR_STS … #define mmCPU_IF_HBM_SERR_INTR_CLR … #define mmCPU_IF_HBM_SERR_INTR_MASK … #define mmCPU_IF_HBM_DERR_INTR_STS … #define mmCPU_IF_HBM_DERR_INTR_CLR … #define mmCPU_IF_HBM_DERR_INTR_MASK … #define mmCPU_IF_PLL_SEI_INTR_STS … #define mmCPU_IF_PLL_SEI_INTR_CLR … #define mmCPU_IF_PLL_SEI_INTR_MASK … #define mmCPU_IF_NIC_SEI_INTR_STS … #define mmCPU_IF_NIC_SEI_INTR_CLR … #define mmCPU_IF_NIC_SEI_INTR_MASK … #define mmCPU_IF_DMA_SEI_INTR_STS … #define mmCPU_IF_DMA_SEI_INTR_CLR … #define mmCPU_IF_DMA_SEI_INTR_MASK … #define mmCPU_IF_DMA_IF_SEI_INTR_STS … #define mmCPU_IF_DMA_IF_SEI_INTR_CLR … #define mmCPU_IF_DMA_IF_SEI_INTR_MASK … #endif /* ASIC_REG_CPU_IF_REGS_H_ */
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