/* SPDX-License-Identifier: GPL-2.0 * * Copyright 2016-2018 HabanaLabs, Ltd. * All Rights Reserved. * */ /************************************ ** This is an auto-generated file ** ** DO NOT EDIT BELOW ** ************************************/ #ifndef ASIC_REG_DMA_CH_3_REGS_H_ #define ASIC_REG_DMA_CH_3_REGS_H_ /* ***************************************** * DMA_CH_3 (Prototype: DMA_CH) ***************************************** */ #define mmDMA_CH_3_CFG0 … #define mmDMA_CH_3_CFG1 … #define mmDMA_CH_3_ERRMSG_ADDR_LO … #define mmDMA_CH_3_ERRMSG_ADDR_HI … #define mmDMA_CH_3_ERRMSG_WDATA … #define mmDMA_CH_3_RD_COMP_ADDR_LO … #define mmDMA_CH_3_RD_COMP_ADDR_HI … #define mmDMA_CH_3_RD_COMP_WDATA … #define mmDMA_CH_3_WR_COMP_ADDR_LO … #define mmDMA_CH_3_WR_COMP_ADDR_HI … #define mmDMA_CH_3_WR_COMP_WDATA … #define mmDMA_CH_3_LDMA_SRC_ADDR_LO … #define mmDMA_CH_3_LDMA_SRC_ADDR_HI … #define mmDMA_CH_3_LDMA_DST_ADDR_LO … #define mmDMA_CH_3_LDMA_DST_ADDR_HI … #define mmDMA_CH_3_LDMA_TSIZE … #define mmDMA_CH_3_COMIT_TRANSFER … #define mmDMA_CH_3_STS0 … #define mmDMA_CH_3_STS1 … #define mmDMA_CH_3_STS2 … #define mmDMA_CH_3_STS3 … #define mmDMA_CH_3_STS4 … #define mmDMA_CH_3_SRC_ADDR_LO_STS … #define mmDMA_CH_3_SRC_ADDR_HI_STS … #define mmDMA_CH_3_SRC_TSIZE_STS … #define mmDMA_CH_3_DST_ADDR_LO_STS … #define mmDMA_CH_3_DST_ADDR_HI_STS … #define mmDMA_CH_3_DST_TSIZE_STS … #define mmDMA_CH_3_RD_RATE_LIM_EN … #define mmDMA_CH_3_RD_RATE_LIM_RST_TOKEN … #define mmDMA_CH_3_RD_RATE_LIM_SAT … #define mmDMA_CH_3_RD_RATE_LIM_TOUT … #define mmDMA_CH_3_WR_RATE_LIM_EN … #define mmDMA_CH_3_WR_RATE_LIM_RST_TOKEN … #define mmDMA_CH_3_WR_RATE_LIM_SAT … #define mmDMA_CH_3_WR_RATE_LIM_TOUT … #define mmDMA_CH_3_CFG2 … #define mmDMA_CH_3_TDMA_CTL … #define mmDMA_CH_3_TDMA_SRC_BASE_ADDR_LO … #define mmDMA_CH_3_TDMA_SRC_BASE_ADDR_HI … #define mmDMA_CH_3_TDMA_SRC_ROI_BASE_0 … #define mmDMA_CH_3_TDMA_SRC_ROI_SIZE_0 … #define mmDMA_CH_3_TDMA_SRC_VALID_ELEMENTS_0 … #define mmDMA_CH_3_TDMA_SRC_START_OFFSET_0 … #define mmDMA_CH_3_TDMA_SRC_STRIDE_0 … #define mmDMA_CH_3_TDMA_SRC_ROI_BASE_1 … #define mmDMA_CH_3_TDMA_SRC_ROI_SIZE_1 … #define mmDMA_CH_3_TDMA_SRC_VALID_ELEMENTS_1 … #define mmDMA_CH_3_TDMA_SRC_START_OFFSET_1 … #define mmDMA_CH_3_TDMA_SRC_STRIDE_1 … #define mmDMA_CH_3_TDMA_SRC_ROI_BASE_2 … #define mmDMA_CH_3_TDMA_SRC_ROI_SIZE_2 … #define mmDMA_CH_3_TDMA_SRC_VALID_ELEMENTS_2 … #define mmDMA_CH_3_TDMA_SRC_START_OFFSET_2 … #define mmDMA_CH_3_TDMA_SRC_STRIDE_2 … #define mmDMA_CH_3_TDMA_SRC_ROI_BASE_3 … #define mmDMA_CH_3_TDMA_SRC_ROI_SIZE_3 … #define mmDMA_CH_3_TDMA_SRC_VALID_ELEMENTS_3 … #define mmDMA_CH_3_TDMA_SRC_START_OFFSET_3 … #define mmDMA_CH_3_TDMA_SRC_STRIDE_3 … #define mmDMA_CH_3_TDMA_SRC_ROI_BASE_4 … #define mmDMA_CH_3_TDMA_SRC_ROI_SIZE_4 … #define mmDMA_CH_3_TDMA_SRC_VALID_ELEMENTS_4 … #define mmDMA_CH_3_TDMA_SRC_START_OFFSET_4 … #define mmDMA_CH_3_TDMA_SRC_STRIDE_4 … #define mmDMA_CH_3_TDMA_DST_BASE_ADDR_LO … #define mmDMA_CH_3_TDMA_DST_BASE_ADDR_HI … #define mmDMA_CH_3_TDMA_DST_ROI_BASE_0 … #define mmDMA_CH_3_TDMA_DST_ROI_SIZE_0 … #define mmDMA_CH_3_TDMA_DST_VALID_ELEMENTS_0 … #define mmDMA_CH_3_TDMA_DST_START_OFFSET_0 … #define mmDMA_CH_3_TDMA_DST_STRIDE_0 … #define mmDMA_CH_3_TDMA_DST_ROI_BASE_1 … #define mmDMA_CH_3_TDMA_DST_ROI_SIZE_1 … #define mmDMA_CH_3_TDMA_DST_VALID_ELEMENTS_1 … #define mmDMA_CH_3_TDMA_DST_START_OFFSET_1 … #define mmDMA_CH_3_TDMA_DST_STRIDE_1 … #define mmDMA_CH_3_TDMA_DST_ROI_BASE_2 … #define mmDMA_CH_3_TDMA_DST_ROI_SIZE_2 … #define mmDMA_CH_3_TDMA_DST_VALID_ELEMENTS_2 … #define mmDMA_CH_3_TDMA_DST_START_OFFSET_2 … #define mmDMA_CH_3_TDMA_DST_STRIDE_2 … #define mmDMA_CH_3_TDMA_DST_ROI_BASE_3 … #define mmDMA_CH_3_TDMA_DST_ROI_SIZE_3 … #define mmDMA_CH_3_TDMA_DST_VALID_ELEMENTS_3 … #define mmDMA_CH_3_TDMA_DST_START_OFFSET_3 … #define mmDMA_CH_3_TDMA_DST_STRIDE_3 … #define mmDMA_CH_3_TDMA_DST_ROI_BASE_4 … #define mmDMA_CH_3_TDMA_DST_ROI_SIZE_4 … #define mmDMA_CH_3_TDMA_DST_VALID_ELEMENTS_4 … #define mmDMA_CH_3_TDMA_DST_START_OFFSET_4 … #define mmDMA_CH_3_TDMA_DST_STRIDE_4 … #define mmDMA_CH_3_MEM_INIT_BUSY … #endif /* ASIC_REG_DMA_CH_3_REGS_H_ */
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