#ifndef ASIC_REG_DMA_MACRO_MASKS_H_
#define ASIC_REG_DMA_MACRO_MASKS_H_
#define DMA_MACRO_LBW_RANGE_HIT_BLOCK_R_SHIFT …
#define DMA_MACRO_LBW_RANGE_HIT_BLOCK_R_MASK …
#define DMA_MACRO_LBW_RANGE_MASK_R_SHIFT …
#define DMA_MACRO_LBW_RANGE_MASK_R_MASK …
#define DMA_MACRO_LBW_RANGE_BASE_R_SHIFT …
#define DMA_MACRO_LBW_RANGE_BASE_R_MASK …
#define DMA_MACRO_HBW_RANGE_HIT_BLOCK_R_SHIFT …
#define DMA_MACRO_HBW_RANGE_HIT_BLOCK_R_MASK …
#define DMA_MACRO_HBW_RANGE_MASK_49_32_R_SHIFT …
#define DMA_MACRO_HBW_RANGE_MASK_49_32_R_MASK …
#define DMA_MACRO_HBW_RANGE_MASK_31_0_R_SHIFT …
#define DMA_MACRO_HBW_RANGE_MASK_31_0_R_MASK …
#define DMA_MACRO_HBW_RANGE_BASE_49_32_R_SHIFT …
#define DMA_MACRO_HBW_RANGE_BASE_49_32_R_MASK …
#define DMA_MACRO_HBW_RANGE_BASE_31_0_R_SHIFT …
#define DMA_MACRO_HBW_RANGE_BASE_31_0_R_MASK …
#define DMA_MACRO_WRITE_EN_R_SHIFT …
#define DMA_MACRO_WRITE_EN_R_MASK …
#define DMA_MACRO_WRITE_CREDIT_R_SHIFT …
#define DMA_MACRO_WRITE_CREDIT_R_MASK …
#define DMA_MACRO_READ_EN_R_SHIFT …
#define DMA_MACRO_READ_EN_R_MASK …
#define DMA_MACRO_READ_CREDIT_R_SHIFT …
#define DMA_MACRO_READ_CREDIT_R_MASK …
#define DMA_MACRO_RAZWI_LBW_WT_VLD_R_SHIFT …
#define DMA_MACRO_RAZWI_LBW_WT_VLD_R_MASK …
#define DMA_MACRO_RAZWI_LBW_WT_ID_R_SHIFT …
#define DMA_MACRO_RAZWI_LBW_WT_ID_R_MASK …
#define DMA_MACRO_RAZWI_LBW_RD_VLD_R_SHIFT …
#define DMA_MACRO_RAZWI_LBW_RD_VLD_R_MASK …
#define DMA_MACRO_RAZWI_LBW_RD_ID_R_SHIFT …
#define DMA_MACRO_RAZWI_LBW_RD_ID_R_MASK …
#define DMA_MACRO_RAZWI_HBW_WT_VLD_R_SHIFT …
#define DMA_MACRO_RAZWI_HBW_WT_VLD_R_MASK …
#define DMA_MACRO_RAZWI_HBW_WT_ID_R_SHIFT …
#define DMA_MACRO_RAZWI_HBW_WT_ID_R_MASK …
#define DMA_MACRO_RAZWI_HBW_RD_VLD_R_SHIFT …
#define DMA_MACRO_RAZWI_HBW_RD_VLD_R_MASK …
#define DMA_MACRO_RAZWI_HBW_RD_ID_R_SHIFT …
#define DMA_MACRO_RAZWI_HBW_RD_ID_R_MASK …
#endif