/* SPDX-License-Identifier: GPL-2.0 * * Copyright 2020-2022 HabanaLabs, Ltd. * All Rights Reserved. * */ #ifndef GAUDI2_MASKS_H_ #define GAUDI2_MASKS_H_ #include "../include/gaudi2/asic_reg/gaudi2_regs.h" /* Useful masks for bits in various registers */ #define QMAN_GLBL_ERR_CFG_MSG_EN_MASK … #define QMAN_GLBL_ERR_CFG_STOP_ON_ERR_EN_MASK … #define QMAN_GLBL_ERR_CFG1_MSG_EN_MASK … #define QMAN_GLBL_ERR_CFG1_STOP_ON_ERR_EN_MASK … #define QM_PQC_LBW_WDATA … #define QMAN_MAKE_TRUSTED … #define QMAN_MAKE_TRUSTED_TEST_MODE … #define QMAN_ENABLE … #define PDMA0_QMAN_ENABLE … #define PDMA1_QMAN_ENABLE … /* QM_IDLE_MASK is valid for all engines QM idle check */ #define QM_IDLE_MASK … #define QM_ARC_IDLE_MASK … #define MME_ARCH_IDLE_MASK … #define TPC_IDLE_MASK … #define DCORE0_TPC0_QM_CGM_STS_AGENT_IDLE_MASK … #define DCORE0_TPC0_EML_CFG_DBG_CNT_DBG_EXIT_MASK … /* CGM_IDLE_MASK is valid for all engines CGM idle check */ #define CGM_IDLE_MASK … #define QM_GLBL_CFG1_PQF_STOP … #define QM_GLBL_CFG1_CQF_STOP … #define QM_GLBL_CFG1_CP_STOP … #define QM_GLBL_CFG1_PQF_FLUSH … #define QM_GLBL_CFG1_CQF_FLUSH … #define QM_GLBL_CFG1_CP_FLUSH … #define QM_GLBL_CFG2_ARC_CQF_STOP … #define QM_GLBL_CFG2_ARC_CQF_FLUSH … #define QM_ARB_ERR_MSG_EN_CHOISE_OVF_MASK … #define QM_ARB_ERR_MSG_EN_CHOISE_WDT_MASK … #define QM_ARB_ERR_MSG_EN_AXI_LBW_ERR_MASK … #define QM_ARB_ERR_MSG_EN_MASK … #define PCIE_AUX_FLR_CTRL_HW_CTRL_MASK … #define PCIE_AUX_FLR_CTRL_INT_MASK_MASK … #define MME_ACC_INTR_MASK_WBC_ERR_RESP_MASK … #define MME_ACC_INTR_MASK_AP_SRC_POS_INF_MASK … #define MME_ACC_INTR_MASK_AP_SRC_NEG_INF_MASK … #define MME_ACC_INTR_MASK_AP_SRC_NAN_MASK … #define MME_ACC_INTR_MASK_AP_RESULT_POS_INF_MASK … #define MME_ACC_INTR_MASK_AP_RESULT_NEG_INF_MASK … #define SM_CQ_L2H_MASK_VAL … #define SM_CQ_L2H_CMPR_VAL … #define SM_CQ_L2H_LOW_MASK … #define SM_CQ_L2H_LOW_SHIFT … #define MMU_STATIC_MULTI_PAGE_SIZE_HOP4_PAGE_SIZE_MASK … #define STLB_HOP_CONFIGURATION_ONLY_LARGE_PAGE_MASK … #define AXUSER_HB_SEC_ASID_MASK … #define AXUSER_HB_SEC_MMBP_MASK … #define MMUBP_ASID_MASK … #define ROT_MSS_HALT_WBC_MASK … #define ROT_MSS_HALT_RSB_MASK … #define ROT_MSS_HALT_MRSB_MASK … #define PCIE_DBI_MSIX_ADDRESS_MATCH_LOW_OFF_MSIX_ADDRESS_MATCH_EN_SHIFT … #define PCIE_DBI_MSIX_ADDRESS_MATCH_LOW_OFF_MSIX_ADDRESS_MATCH_EN_MASK … #define DCORE0_SYNC_MNGR_OBJS_SOB_OBJ_SIGN_SHIFT … #define DCORE0_SYNC_MNGR_OBJS_SOB_OBJ_SIGN_MASK … #define PCIE_WRAP_PCIE_IC_SEI_INTR_IND_AXI_ERR_INTR_SHIFT … #define PCIE_WRAP_PCIE_IC_SEI_INTR_IND_AXI_ERR_INTR_MASK … #define PCIE_WRAP_PCIE_IC_SEI_INTR_IND_AXI_LBW_ERR_INTR_SHIFT … #define PCIE_WRAP_PCIE_IC_SEI_INTR_IND_AXI_LBW_ERR_INTR_MASK … #define PCIE_WRAP_PCIE_IC_SEI_INTR_IND_BAD_ACCESS_INTR_SHIFT … #define PCIE_WRAP_PCIE_IC_SEI_INTR_IND_BAD_ACCESS_INTR_MASK … #define PCIE_WRAP_PCIE_IC_SEI_INTR_IND_AXI_ERR_INTR_MASK_SHIFT … #define PCIE_WRAP_PCIE_IC_SEI_INTR_IND_AXI_ERR_INTR_MASK_MASK … #define PCIE_WRAP_PCIE_IC_SEI_INTR_IND_AXI_LBW_ERR_INTR_MASK_SHIFT … #define PCIE_WRAP_PCIE_IC_SEI_INTR_IND_AXI_LBW_ERR_INTR_MASK_MASK … #define PCIE_WRAP_PCIE_IC_SEI_INTR_IND_BAD_ACCESS_INTR_MASK_SHIFT … #define PCIE_WRAP_PCIE_IC_SEI_INTR_IND_BAD_ACCESS_INTR_MASK_MASK … #endif /* GAUDI2_MASKS_H_ */
Codebase Browser
linux