/* SPDX-License-Identifier: GPL-2.0-only OR BSD-2-Clause */ /* * Copyright (c) 2021-2023, Qualcomm Innovation Center, Inc. All rights reserved. */ #ifndef _DT_BINDINGS_CLK_QCOM_GCC_QDU1000_H #define _DT_BINDINGS_CLK_QCOM_GCC_QDU1000_H /* GCC clocks */ #define GCC_GPLL0 … #define GCC_GPLL0_OUT_EVEN … #define GCC_GPLL1 … #define GCC_GPLL2 … #define GCC_GPLL2_OUT_EVEN … #define GCC_GPLL3 … #define GCC_GPLL4 … #define GCC_GPLL5 … #define GCC_GPLL5_OUT_EVEN … #define GCC_GPLL6 … #define GCC_GPLL7 … #define GCC_GPLL8 … #define GCC_AGGRE_NOC_ECPRI_DMA_CLK … #define GCC_AGGRE_NOC_ECPRI_DMA_CLK_SRC … #define GCC_AGGRE_NOC_ECPRI_GSI_CLK_SRC … #define GCC_BOOT_ROM_AHB_CLK … #define GCC_CFG_NOC_ECPRI_CC_AHB_CLK … #define GCC_CFG_NOC_USB3_PRIM_AXI_CLK … #define GCC_DDRSS_ECPRI_DMA_CLK … #define GCC_ECPRI_AHB_CLK … #define GCC_ECPRI_CC_GPLL0_CLK_SRC … #define GCC_ECPRI_CC_GPLL1_EVEN_CLK_SRC … #define GCC_ECPRI_CC_GPLL2_EVEN_CLK_SRC … #define GCC_ECPRI_CC_GPLL3_CLK_SRC … #define GCC_ECPRI_CC_GPLL4_CLK_SRC … #define GCC_ECPRI_CC_GPLL5_EVEN_CLK_SRC … #define GCC_ECPRI_XO_CLK … #define GCC_ETH_DBG_SNOC_AXI_CLK … #define GCC_GEMNOC_PCIE_QX_CLK … #define GCC_GP1_CLK … #define GCC_GP1_CLK_SRC … #define GCC_GP2_CLK … #define GCC_GP2_CLK_SRC … #define GCC_GP3_CLK … #define GCC_GP3_CLK_SRC … #define GCC_PCIE_0_AUX_CLK … #define GCC_PCIE_0_AUX_CLK_SRC … #define GCC_PCIE_0_CFG_AHB_CLK … #define GCC_PCIE_0_CLKREF_EN … #define GCC_PCIE_0_MSTR_AXI_CLK … #define GCC_PCIE_0_PHY_AUX_CLK … #define GCC_PCIE_0_PHY_RCHNG_CLK … #define GCC_PCIE_0_PHY_RCHNG_CLK_SRC … #define GCC_PCIE_0_PIPE_CLK … #define GCC_PCIE_0_SLV_AXI_CLK … #define GCC_PCIE_0_SLV_Q2A_AXI_CLK … #define GCC_PDM2_CLK … #define GCC_PDM2_CLK_SRC … #define GCC_PDM_AHB_CLK … #define GCC_PDM_XO4_CLK … #define GCC_QMIP_ANOC_PCIE_CLK … #define GCC_QMIP_ECPRI_DMA0_CLK … #define GCC_QMIP_ECPRI_DMA1_CLK … #define GCC_QMIP_ECPRI_GSI_CLK … #define GCC_QUPV3_WRAP0_CORE_2X_CLK … #define GCC_QUPV3_WRAP0_CORE_CLK … #define GCC_QUPV3_WRAP0_S0_CLK … #define GCC_QUPV3_WRAP0_S0_CLK_SRC … #define GCC_QUPV3_WRAP0_S1_CLK … #define GCC_QUPV3_WRAP0_S1_CLK_SRC … #define GCC_QUPV3_WRAP0_S2_CLK … #define GCC_QUPV3_WRAP0_S2_CLK_SRC … #define GCC_QUPV3_WRAP0_S3_CLK … #define GCC_QUPV3_WRAP0_S3_CLK_SRC … #define GCC_QUPV3_WRAP0_S4_CLK … #define GCC_QUPV3_WRAP0_S4_CLK_SRC … #define GCC_QUPV3_WRAP0_S5_CLK … #define GCC_QUPV3_WRAP0_S5_CLK_SRC … #define GCC_QUPV3_WRAP0_S6_CLK … #define GCC_QUPV3_WRAP0_S6_CLK_SRC … #define GCC_QUPV3_WRAP0_S7_CLK … #define GCC_QUPV3_WRAP0_S7_CLK_SRC … #define GCC_QUPV3_WRAP1_CORE_2X_CLK … #define GCC_QUPV3_WRAP1_CORE_CLK … #define GCC_QUPV3_WRAP1_S0_CLK … #define GCC_QUPV3_WRAP1_S0_CLK_SRC … #define GCC_QUPV3_WRAP1_S1_CLK … #define GCC_QUPV3_WRAP1_S1_CLK_SRC … #define GCC_QUPV3_WRAP1_S2_CLK … #define GCC_QUPV3_WRAP1_S2_CLK_SRC … #define GCC_QUPV3_WRAP1_S3_CLK … #define GCC_QUPV3_WRAP1_S3_CLK_SRC … #define GCC_QUPV3_WRAP1_S4_CLK … #define GCC_QUPV3_WRAP1_S4_CLK_SRC … #define GCC_QUPV3_WRAP1_S5_CLK … #define GCC_QUPV3_WRAP1_S5_CLK_SRC … #define GCC_QUPV3_WRAP1_S6_CLK … #define GCC_QUPV3_WRAP1_S6_CLK_SRC … #define GCC_QUPV3_WRAP1_S7_CLK … #define GCC_QUPV3_WRAP1_S7_CLK_SRC … #define GCC_QUPV3_WRAP_0_M_AHB_CLK … #define GCC_QUPV3_WRAP_0_S_AHB_CLK … #define GCC_QUPV3_WRAP_1_M_AHB_CLK … #define GCC_QUPV3_WRAP_1_S_AHB_CLK … #define GCC_SDCC5_AHB_CLK … #define GCC_SDCC5_APPS_CLK … #define GCC_SDCC5_APPS_CLK_SRC … #define GCC_SDCC5_ICE_CORE_CLK … #define GCC_SDCC5_ICE_CORE_CLK_SRC … #define GCC_SNOC_CNOC_GEMNOC_PCIE_QX_CLK … #define GCC_SNOC_CNOC_GEMNOC_PCIE_SOUTH_QX_CLK … #define GCC_SNOC_CNOC_PCIE_QX_CLK … #define GCC_SNOC_PCIE_SF_CENTER_QX_CLK … #define GCC_SNOC_PCIE_SF_SOUTH_QX_CLK … #define GCC_TSC_CFG_AHB_CLK … #define GCC_TSC_CLK_SRC … #define GCC_TSC_CNTR_CLK … #define GCC_TSC_ETU_CLK … #define GCC_USB2_CLKREF_EN … #define GCC_USB30_PRIM_MASTER_CLK … #define GCC_USB30_PRIM_MASTER_CLK_SRC … #define GCC_USB30_PRIM_MOCK_UTMI_CLK … #define GCC_USB30_PRIM_MOCK_UTMI_CLK_SRC … #define GCC_USB30_PRIM_MOCK_UTMI_POSTDIV_CLK_SRC … #define GCC_USB30_PRIM_SLEEP_CLK … #define GCC_USB3_PRIM_PHY_AUX_CLK … #define GCC_USB3_PRIM_PHY_AUX_CLK_SRC … #define GCC_USB3_PRIM_PHY_COM_AUX_CLK … #define GCC_USB3_PRIM_PHY_PIPE_CLK … #define GCC_SM_BUS_AHB_CLK … #define GCC_SM_BUS_XO_CLK … #define GCC_SM_BUS_XO_CLK_SRC … #define GCC_USB3_PRIM_PHY_PIPE_CLK_SRC … #define GCC_ETH_100G_C2C_HM_APB_CLK … #define GCC_ETH_100G_FH_HM_APB_0_CLK … #define GCC_ETH_100G_FH_HM_APB_1_CLK … #define GCC_ETH_100G_FH_HM_APB_2_CLK … #define GCC_ETH_DBG_C2C_HM_APB_CLK … #define GCC_AGGRE_NOC_ECPRI_GSI_CLK … #define GCC_PCIE_0_PIPE_CLK_SRC … #define GCC_PCIE_0_PHY_AUX_CLK_SRC … #define GCC_GPLL1_OUT_EVEN … #define GCC_DDRSS_ECPRI_GSI_CLK … /* GCC resets */ #define GCC_ECPRI_CC_BCR … #define GCC_ECPRI_SS_BCR … #define GCC_ETH_WRAPPER_BCR … #define GCC_PCIE_0_BCR … #define GCC_PCIE_0_LINK_DOWN_BCR … #define GCC_PCIE_0_NOCSR_COM_PHY_BCR … #define GCC_PCIE_0_PHY_BCR … #define GCC_PCIE_0_PHY_NOCSR_COM_PHY_BCR … #define GCC_PCIE_PHY_CFG_AHB_BCR … #define GCC_PCIE_PHY_COM_BCR … #define GCC_PDM_BCR … #define GCC_QUPV3_WRAPPER_0_BCR … #define GCC_QUPV3_WRAPPER_1_BCR … #define GCC_QUSB2PHY_PRIM_BCR … #define GCC_QUSB2PHY_SEC_BCR … #define GCC_SDCC5_BCR … #define GCC_TCSR_PCIE_BCR … #define GCC_TSC_BCR … #define GCC_USB30_PRIM_BCR … #define GCC_USB3_DP_PHY_PRIM_BCR … #define GCC_USB3_DP_PHY_SEC_BCR … #define GCC_USB3_PHY_PRIM_BCR … #define GCC_USB3_PHY_SEC_BCR … #define GCC_USB3PHY_PHY_PRIM_BCR … #define GCC_USB3PHY_PHY_SEC_BCR … #define GCC_USB_PHY_CFG_AHB2PHY_BCR … /* GCC power domains */ #define PCIE_0_GDSC … #define PCIE_0_PHY_GDSC … #define USB30_PRIM_GDSC … #endif
Codebase Browser
linux