/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */ /* * Copyright (c) 2022, Qualcomm Innovation Center, Inc. All rights reserved. * Copyright (c) 2023, Linaro Limited */ #ifndef _DT_BINDINGS_CLK_QCOM_GCC_SA8775P_H #define _DT_BINDINGS_CLK_QCOM_GCC_SA8775P_H /* GCC clocks */ #define GCC_GPLL0 … #define GCC_GPLL0_OUT_EVEN … #define GCC_GPLL1 … #define GCC_GPLL4 … #define GCC_GPLL5 … #define GCC_GPLL7 … #define GCC_GPLL9 … #define GCC_AGGRE_NOC_QUPV3_AXI_CLK … #define GCC_AGGRE_UFS_CARD_AXI_CLK … #define GCC_AGGRE_UFS_PHY_AXI_CLK … #define GCC_AGGRE_USB2_PRIM_AXI_CLK … #define GCC_AGGRE_USB3_PRIM_AXI_CLK … #define GCC_AGGRE_USB3_SEC_AXI_CLK … #define GCC_AHB2PHY0_CLK … #define GCC_AHB2PHY2_CLK … #define GCC_AHB2PHY3_CLK … #define GCC_BOOT_ROM_AHB_CLK … #define GCC_CAMERA_AHB_CLK … #define GCC_CAMERA_HF_AXI_CLK … #define GCC_CAMERA_SF_AXI_CLK … #define GCC_CAMERA_THROTTLE_XO_CLK … #define GCC_CAMERA_XO_CLK … #define GCC_CFG_NOC_USB2_PRIM_AXI_CLK … #define GCC_CFG_NOC_USB3_PRIM_AXI_CLK … #define GCC_CFG_NOC_USB3_SEC_AXI_CLK … #define GCC_DDRSS_GPU_AXI_CLK … #define GCC_DISP1_AHB_CLK … #define GCC_DISP1_HF_AXI_CLK … #define GCC_DISP1_XO_CLK … #define GCC_DISP_AHB_CLK … #define GCC_DISP_HF_AXI_CLK … #define GCC_DISP_XO_CLK … #define GCC_EDP_REF_CLKREF_EN … #define GCC_EMAC0_AXI_CLK … #define GCC_EMAC0_PHY_AUX_CLK … #define GCC_EMAC0_PHY_AUX_CLK_SRC … #define GCC_EMAC0_PTP_CLK … #define GCC_EMAC0_PTP_CLK_SRC … #define GCC_EMAC0_RGMII_CLK … #define GCC_EMAC0_RGMII_CLK_SRC … #define GCC_EMAC0_SLV_AHB_CLK … #define GCC_EMAC1_AXI_CLK … #define GCC_EMAC1_PHY_AUX_CLK … #define GCC_EMAC1_PHY_AUX_CLK_SRC … #define GCC_EMAC1_PTP_CLK … #define GCC_EMAC1_PTP_CLK_SRC … #define GCC_EMAC1_RGMII_CLK … #define GCC_EMAC1_RGMII_CLK_SRC … #define GCC_EMAC1_SLV_AHB_CLK … #define GCC_GP1_CLK … #define GCC_GP1_CLK_SRC … #define GCC_GP2_CLK … #define GCC_GP2_CLK_SRC … #define GCC_GP3_CLK … #define GCC_GP3_CLK_SRC … #define GCC_GP4_CLK … #define GCC_GP4_CLK_SRC … #define GCC_GP5_CLK … #define GCC_GP5_CLK_SRC … #define GCC_GPU_CFG_AHB_CLK … #define GCC_GPU_GPLL0_CLK_SRC … #define GCC_GPU_GPLL0_DIV_CLK_SRC … #define GCC_GPU_MEMNOC_GFX_CLK … #define GCC_GPU_SNOC_DVM_GFX_CLK … #define GCC_GPU_TCU_THROTTLE_AHB_CLK … #define GCC_GPU_TCU_THROTTLE_CLK … #define GCC_PCIE_0_AUX_CLK … #define GCC_PCIE_0_AUX_CLK_SRC … #define GCC_PCIE_0_CFG_AHB_CLK … #define GCC_PCIE_0_MSTR_AXI_CLK … #define GCC_PCIE_0_PHY_AUX_CLK … #define GCC_PCIE_0_PHY_AUX_CLK_SRC … #define GCC_PCIE_0_PHY_RCHNG_CLK … #define GCC_PCIE_0_PHY_RCHNG_CLK_SRC … #define GCC_PCIE_0_PIPE_CLK … #define GCC_PCIE_0_PIPE_CLK_SRC … #define GCC_PCIE_0_PIPE_DIV_CLK_SRC … #define GCC_PCIE_0_PIPEDIV2_CLK … #define GCC_PCIE_0_SLV_AXI_CLK … #define GCC_PCIE_0_SLV_Q2A_AXI_CLK … #define GCC_PCIE_1_AUX_CLK … #define GCC_PCIE_1_AUX_CLK_SRC … #define GCC_PCIE_1_CFG_AHB_CLK … #define GCC_PCIE_1_MSTR_AXI_CLK … #define GCC_PCIE_1_PHY_AUX_CLK … #define GCC_PCIE_1_PHY_AUX_CLK_SRC … #define GCC_PCIE_1_PHY_RCHNG_CLK … #define GCC_PCIE_1_PHY_RCHNG_CLK_SRC … #define GCC_PCIE_1_PIPE_CLK … #define GCC_PCIE_1_PIPE_CLK_SRC … #define GCC_PCIE_1_PIPE_DIV_CLK_SRC … #define GCC_PCIE_1_PIPEDIV2_CLK … #define GCC_PCIE_1_SLV_AXI_CLK … #define GCC_PCIE_1_SLV_Q2A_AXI_CLK … #define GCC_PCIE_CLKREF_EN … #define GCC_PCIE_THROTTLE_CFG_CLK … #define GCC_PDM2_CLK … #define GCC_PDM2_CLK_SRC … #define GCC_PDM_AHB_CLK … #define GCC_PDM_XO4_CLK … #define GCC_QMIP_CAMERA_NRT_AHB_CLK … #define GCC_QMIP_CAMERA_RT_AHB_CLK … #define GCC_QMIP_DISP1_AHB_CLK … #define GCC_QMIP_DISP1_ROT_AHB_CLK … #define GCC_QMIP_DISP_AHB_CLK … #define GCC_QMIP_DISP_ROT_AHB_CLK … #define GCC_QMIP_VIDEO_CVP_AHB_CLK … #define GCC_QMIP_VIDEO_VCODEC_AHB_CLK … #define GCC_QMIP_VIDEO_VCPU_AHB_CLK … #define GCC_QUPV3_WRAP0_CORE_2X_CLK … #define GCC_QUPV3_WRAP0_CORE_CLK … #define GCC_QUPV3_WRAP0_S0_CLK … #define GCC_QUPV3_WRAP0_S0_CLK_SRC … #define GCC_QUPV3_WRAP0_S1_CLK … #define GCC_QUPV3_WRAP0_S1_CLK_SRC … #define GCC_QUPV3_WRAP0_S2_CLK … #define GCC_QUPV3_WRAP0_S2_CLK_SRC … #define GCC_QUPV3_WRAP0_S3_CLK … #define GCC_QUPV3_WRAP0_S3_CLK_SRC … #define GCC_QUPV3_WRAP0_S4_CLK … #define GCC_QUPV3_WRAP0_S4_CLK_SRC … #define GCC_QUPV3_WRAP0_S5_CLK … #define GCC_QUPV3_WRAP0_S5_CLK_SRC … #define GCC_QUPV3_WRAP0_S6_CLK … #define GCC_QUPV3_WRAP0_S6_CLK_SRC … #define GCC_QUPV3_WRAP1_CORE_2X_CLK … #define GCC_QUPV3_WRAP1_CORE_CLK … #define GCC_QUPV3_WRAP1_S0_CLK … #define GCC_QUPV3_WRAP1_S0_CLK_SRC … #define GCC_QUPV3_WRAP1_S1_CLK … #define GCC_QUPV3_WRAP1_S1_CLK_SRC … #define GCC_QUPV3_WRAP1_S2_CLK … #define GCC_QUPV3_WRAP1_S2_CLK_SRC … #define GCC_QUPV3_WRAP1_S3_CLK … #define GCC_QUPV3_WRAP1_S3_CLK_SRC … #define GCC_QUPV3_WRAP1_S4_CLK … #define GCC_QUPV3_WRAP1_S4_CLK_SRC … #define GCC_QUPV3_WRAP1_S5_CLK … #define GCC_QUPV3_WRAP1_S5_CLK_SRC … #define GCC_QUPV3_WRAP1_S6_CLK … #define GCC_QUPV3_WRAP1_S6_CLK_SRC … #define GCC_QUPV3_WRAP2_CORE_2X_CLK … #define GCC_QUPV3_WRAP2_CORE_CLK … #define GCC_QUPV3_WRAP2_S0_CLK … #define GCC_QUPV3_WRAP2_S0_CLK_SRC … #define GCC_QUPV3_WRAP2_S1_CLK … #define GCC_QUPV3_WRAP2_S1_CLK_SRC … #define GCC_QUPV3_WRAP2_S2_CLK … #define GCC_QUPV3_WRAP2_S2_CLK_SRC … #define GCC_QUPV3_WRAP2_S3_CLK … #define GCC_QUPV3_WRAP2_S3_CLK_SRC … #define GCC_QUPV3_WRAP2_S4_CLK … #define GCC_QUPV3_WRAP2_S4_CLK_SRC … #define GCC_QUPV3_WRAP2_S5_CLK … #define GCC_QUPV3_WRAP2_S5_CLK_SRC … #define GCC_QUPV3_WRAP2_S6_CLK … #define GCC_QUPV3_WRAP2_S6_CLK_SRC … #define GCC_QUPV3_WRAP3_CORE_2X_CLK … #define GCC_QUPV3_WRAP3_CORE_CLK … #define GCC_QUPV3_WRAP3_QSPI_CLK … #define GCC_QUPV3_WRAP3_S0_CLK … #define GCC_QUPV3_WRAP3_S0_CLK_SRC … #define GCC_QUPV3_WRAP3_S0_DIV_CLK_SRC … #define GCC_QUPV3_WRAP_0_M_AHB_CLK … #define GCC_QUPV3_WRAP_0_S_AHB_CLK … #define GCC_QUPV3_WRAP_1_M_AHB_CLK … #define GCC_QUPV3_WRAP_1_S_AHB_CLK … #define GCC_QUPV3_WRAP_2_M_AHB_CLK … #define GCC_QUPV3_WRAP_2_S_AHB_CLK … #define GCC_QUPV3_WRAP_3_M_AHB_CLK … #define GCC_QUPV3_WRAP_3_S_AHB_CLK … #define GCC_SDCC1_AHB_CLK … #define GCC_SDCC1_APPS_CLK … #define GCC_SDCC1_APPS_CLK_SRC … #define GCC_SDCC1_ICE_CORE_CLK … #define GCC_SDCC1_ICE_CORE_CLK_SRC … #define GCC_SGMI_CLKREF_EN … #define GCC_TSCSS_AHB_CLK … #define GCC_TSCSS_CNTR_CLK_SRC … #define GCC_TSCSS_ETU_CLK … #define GCC_TSCSS_GLOBAL_CNTR_CLK … #define GCC_UFS_CARD_AHB_CLK … #define GCC_UFS_CARD_AXI_CLK … #define GCC_UFS_CARD_AXI_CLK_SRC … #define GCC_UFS_CARD_ICE_CORE_CLK … #define GCC_UFS_CARD_ICE_CORE_CLK_SRC … #define GCC_UFS_CARD_PHY_AUX_CLK … #define GCC_UFS_CARD_PHY_AUX_CLK_SRC … #define GCC_UFS_CARD_RX_SYMBOL_0_CLK … #define GCC_UFS_CARD_RX_SYMBOL_0_CLK_SRC … #define GCC_UFS_CARD_RX_SYMBOL_1_CLK … #define GCC_UFS_CARD_RX_SYMBOL_1_CLK_SRC … #define GCC_UFS_CARD_TX_SYMBOL_0_CLK … #define GCC_UFS_CARD_TX_SYMBOL_0_CLK_SRC … #define GCC_UFS_CARD_UNIPRO_CORE_CLK … #define GCC_UFS_CARD_UNIPRO_CORE_CLK_SRC … #define GCC_UFS_PHY_AHB_CLK … #define GCC_UFS_PHY_AXI_CLK … #define GCC_UFS_PHY_AXI_CLK_SRC … #define GCC_UFS_PHY_ICE_CORE_CLK … #define GCC_UFS_PHY_ICE_CORE_CLK_SRC … #define GCC_UFS_PHY_PHY_AUX_CLK … #define GCC_UFS_PHY_PHY_AUX_CLK_SRC … #define GCC_UFS_PHY_RX_SYMBOL_0_CLK … #define GCC_UFS_PHY_RX_SYMBOL_0_CLK_SRC … #define GCC_UFS_PHY_RX_SYMBOL_1_CLK … #define GCC_UFS_PHY_RX_SYMBOL_1_CLK_SRC … #define GCC_UFS_PHY_TX_SYMBOL_0_CLK … #define GCC_UFS_PHY_TX_SYMBOL_0_CLK_SRC … #define GCC_UFS_PHY_UNIPRO_CORE_CLK … #define GCC_UFS_PHY_UNIPRO_CORE_CLK_SRC … #define GCC_USB20_MASTER_CLK … #define GCC_USB20_MASTER_CLK_SRC … #define GCC_USB20_MOCK_UTMI_CLK … #define GCC_USB20_MOCK_UTMI_CLK_SRC … #define GCC_USB20_MOCK_UTMI_POSTDIV_CLK_SRC … #define GCC_USB20_SLEEP_CLK … #define GCC_USB30_PRIM_MASTER_CLK … #define GCC_USB30_PRIM_MASTER_CLK_SRC … #define GCC_USB30_PRIM_MOCK_UTMI_CLK … #define GCC_USB30_PRIM_MOCK_UTMI_CLK_SRC … #define GCC_USB30_PRIM_MOCK_UTMI_POSTDIV_CLK_SRC … #define GCC_USB30_PRIM_SLEEP_CLK … #define GCC_USB30_SEC_MASTER_CLK … #define GCC_USB30_SEC_MASTER_CLK_SRC … #define GCC_USB30_SEC_MOCK_UTMI_CLK … #define GCC_USB30_SEC_MOCK_UTMI_CLK_SRC … #define GCC_USB30_SEC_MOCK_UTMI_POSTDIV_CLK_SRC … #define GCC_USB30_SEC_SLEEP_CLK … #define GCC_USB3_PRIM_PHY_AUX_CLK … #define GCC_USB3_PRIM_PHY_AUX_CLK_SRC … #define GCC_USB3_PRIM_PHY_COM_AUX_CLK … #define GCC_USB3_PRIM_PHY_PIPE_CLK … #define GCC_USB3_PRIM_PHY_PIPE_CLK_SRC … #define GCC_USB3_SEC_PHY_AUX_CLK … #define GCC_USB3_SEC_PHY_AUX_CLK_SRC … #define GCC_USB3_SEC_PHY_COM_AUX_CLK … #define GCC_USB3_SEC_PHY_PIPE_CLK … #define GCC_USB3_SEC_PHY_PIPE_CLK_SRC … #define GCC_USB_CLKREF_EN … #define GCC_VIDEO_AHB_CLK … #define GCC_VIDEO_AXI0_CLK … #define GCC_VIDEO_AXI1_CLK … #define GCC_VIDEO_XO_CLK … #define GCC_AGGRE_UFS_PHY_AXI_HW_CTL_CLK … #define GCC_UFS_PHY_AXI_HW_CTL_CLK … #define GCC_UFS_PHY_ICE_CORE_HW_CTL_CLK … #define GCC_UFS_PHY_PHY_AUX_HW_CTL_CLK … #define GCC_UFS_PHY_UNIPRO_CORE_HW_CTL_CLK … /* GCC resets */ #define GCC_CAMERA_BCR … #define GCC_DISPLAY1_BCR … #define GCC_DISPLAY_BCR … #define GCC_EMAC0_BCR … #define GCC_EMAC1_BCR … #define GCC_GPU_BCR … #define GCC_MMSS_BCR … #define GCC_PCIE_0_BCR … #define GCC_PCIE_0_LINK_DOWN_BCR … #define GCC_PCIE_0_NOCSR_COM_PHY_BCR … #define GCC_PCIE_0_PHY_BCR … #define GCC_PCIE_0_PHY_NOCSR_COM_PHY_BCR … #define GCC_PCIE_1_BCR … #define GCC_PCIE_1_LINK_DOWN_BCR … #define GCC_PCIE_1_NOCSR_COM_PHY_BCR … #define GCC_PCIE_1_PHY_BCR … #define GCC_PCIE_1_PHY_NOCSR_COM_PHY_BCR … #define GCC_PDM_BCR … #define GCC_QUPV3_WRAPPER_0_BCR … #define GCC_QUPV3_WRAPPER_1_BCR … #define GCC_QUPV3_WRAPPER_2_BCR … #define GCC_QUPV3_WRAPPER_3_BCR … #define GCC_SDCC1_BCR … #define GCC_TSCSS_BCR … #define GCC_UFS_CARD_BCR … #define GCC_UFS_PHY_BCR … #define GCC_USB20_PRIM_BCR … #define GCC_USB2_PHY_PRIM_BCR … #define GCC_USB2_PHY_SEC_BCR … #define GCC_USB30_PRIM_BCR … #define GCC_USB30_SEC_BCR … #define GCC_USB3_DP_PHY_PRIM_BCR … #define GCC_USB3_DP_PHY_SEC_BCR … #define GCC_USB3_PHY_PRIM_BCR … #define GCC_USB3_PHY_SEC_BCR … #define GCC_USB3_PHY_TERT_BCR … #define GCC_USB3_UNIPHY_MP0_BCR … #define GCC_USB3_UNIPHY_MP1_BCR … #define GCC_USB3PHY_PHY_PRIM_BCR … #define GCC_USB3PHY_PHY_SEC_BCR … #define GCC_USB3UNIPHY_PHY_MP0_BCR … #define GCC_USB3UNIPHY_PHY_MP1_BCR … #define GCC_USB_PHY_CFG_AHB2PHY_BCR … #define GCC_VIDEO_BCR … #define GCC_VIDEO_AXI0_CLK_ARES … #define GCC_VIDEO_AXI1_CLK_ARES … /* GCC GDSCs */ #define PCIE_0_GDSC … #define PCIE_1_GDSC … #define UFS_CARD_GDSC … #define UFS_PHY_GDSC … #define USB20_PRIM_GDSC … #define USB30_PRIM_GDSC … #define USB30_SEC_GDSC … #define EMAC0_GDSC … #define EMAC1_GDSC … #endif /* _DT_BINDINGS_CLK_QCOM_GCC_SA8775P_H */
Codebase Browser
linux