/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */ /* * Copyright (c) 2021, Qualcomm Innovation Center, Inc. All rights reserved. */ #ifndef _DT_BINDINGS_CLK_QCOM_GCC_SDX65_H #define _DT_BINDINGS_CLK_QCOM_GCC_SDX65_H /* GCC clocks */ #define GPLL0 … #define GPLL0_OUT_EVEN … #define GCC_AHB_PCIE_LINK_CLK … #define GCC_BLSP1_AHB_CLK … #define GCC_BLSP1_QUP1_I2C_APPS_CLK … #define GCC_BLSP1_QUP1_I2C_APPS_CLK_SRC … #define GCC_BLSP1_QUP1_SPI_APPS_CLK … #define GCC_BLSP1_QUP1_SPI_APPS_CLK_SRC … #define GCC_BLSP1_QUP2_I2C_APPS_CLK … #define GCC_BLSP1_QUP2_I2C_APPS_CLK_SRC … #define GCC_BLSP1_QUP2_SPI_APPS_CLK … #define GCC_BLSP1_QUP2_SPI_APPS_CLK_SRC … #define GCC_BLSP1_QUP3_I2C_APPS_CLK … #define GCC_BLSP1_QUP3_I2C_APPS_CLK_SRC … #define GCC_BLSP1_QUP3_SPI_APPS_CLK … #define GCC_BLSP1_QUP3_SPI_APPS_CLK_SRC … #define GCC_BLSP1_QUP4_I2C_APPS_CLK … #define GCC_BLSP1_QUP4_I2C_APPS_CLK_SRC … #define GCC_BLSP1_QUP4_SPI_APPS_CLK … #define GCC_BLSP1_QUP4_SPI_APPS_CLK_SRC … #define GCC_BLSP1_SLEEP_CLK … #define GCC_BLSP1_UART1_APPS_CLK … #define GCC_BLSP1_UART1_APPS_CLK_SRC … #define GCC_BLSP1_UART2_APPS_CLK … #define GCC_BLSP1_UART2_APPS_CLK_SRC … #define GCC_BLSP1_UART3_APPS_CLK … #define GCC_BLSP1_UART3_APPS_CLK_SRC … #define GCC_BLSP1_UART4_APPS_CLK … #define GCC_BLSP1_UART4_APPS_CLK_SRC … #define GCC_BOOT_ROM_AHB_CLK … #define GCC_CPUSS_AHB_CLK … #define GCC_CPUSS_AHB_CLK_SRC … #define GCC_CPUSS_AHB_POSTDIV_CLK_SRC … #define GCC_CPUSS_GNOC_CLK … #define GCC_GP1_CLK … #define GCC_GP1_CLK_SRC … #define GCC_GP2_CLK … #define GCC_GP2_CLK_SRC … #define GCC_GP3_CLK … #define GCC_GP3_CLK_SRC … #define GCC_PCIE_0_CLKREF_EN … #define GCC_PCIE_AUX_CLK … #define GCC_PCIE_AUX_CLK_SRC … #define GCC_PCIE_AUX_PHY_CLK_SRC … #define GCC_PCIE_CFG_AHB_CLK … #define GCC_PCIE_MSTR_AXI_CLK … #define GCC_PCIE_PIPE_CLK … #define GCC_PCIE_PIPE_CLK_SRC … #define GCC_PCIE_RCHNG_PHY_CLK … #define GCC_PCIE_RCHNG_PHY_CLK_SRC … #define GCC_PCIE_SLEEP_CLK … #define GCC_PCIE_SLV_AXI_CLK … #define GCC_PCIE_SLV_Q2A_AXI_CLK … #define GCC_PDM2_CLK … #define GCC_PDM2_CLK_SRC … #define GCC_PDM_AHB_CLK … #define GCC_PDM_XO4_CLK … #define GCC_RX1_USB2_CLKREF_EN … #define GCC_SDCC1_AHB_CLK … #define GCC_SDCC1_APPS_CLK … #define GCC_SDCC1_APPS_CLK_SRC … #define GCC_SPMI_FETCHER_AHB_CLK … #define GCC_SPMI_FETCHER_CLK … #define GCC_SPMI_FETCHER_CLK_SRC … #define GCC_SYS_NOC_CPUSS_AHB_CLK … #define GCC_USB30_MASTER_CLK … #define GCC_USB30_MASTER_CLK_SRC … #define GCC_USB30_MOCK_UTMI_CLK … #define GCC_USB30_MOCK_UTMI_CLK_SRC … #define GCC_USB30_MOCK_UTMI_POSTDIV_CLK_SRC … #define GCC_USB30_MSTR_AXI_CLK … #define GCC_USB30_SLEEP_CLK … #define GCC_USB30_SLV_AHB_CLK … #define GCC_USB3_PHY_AUX_CLK … #define GCC_USB3_PHY_AUX_CLK_SRC … #define GCC_USB3_PHY_PIPE_CLK … #define GCC_USB3_PHY_PIPE_CLK_SRC … #define GCC_USB3_PRIM_CLKREF_EN … #define GCC_USB_PHY_CFG_AHB2PHY_CLK … #define GCC_XO_DIV4_CLK … #define GCC_XO_PCIE_LINK_CLK … /* GCC resets */ #define GCC_BLSP1_QUP1_BCR … #define GCC_BLSP1_QUP2_BCR … #define GCC_BLSP1_QUP3_BCR … #define GCC_BLSP1_QUP4_BCR … #define GCC_BLSP1_UART1_BCR … #define GCC_BLSP1_UART2_BCR … #define GCC_BLSP1_UART3_BCR … #define GCC_BLSP1_UART4_BCR … #define GCC_PCIE_BCR … #define GCC_PCIE_LINK_DOWN_BCR … #define GCC_PCIE_NOCSR_COM_PHY_BCR … #define GCC_PCIE_PHY_BCR … #define GCC_PCIE_PHY_CFG_AHB_BCR … #define GCC_PCIE_PHY_COM_BCR … #define GCC_PCIE_PHY_NOCSR_COM_PHY_BCR … #define GCC_PDM_BCR … #define GCC_QUSB2PHY_BCR … #define GCC_SDCC1_BCR … #define GCC_SPMI_FETCHER_BCR … #define GCC_TCSR_PCIE_BCR … #define GCC_USB30_BCR … #define GCC_USB3_PHY_BCR … #define GCC_USB3PHY_PHY_BCR … #define GCC_USB_PHY_CFG_AHB2PHY_BCR … /* GCC power domains */ #define USB30_GDSC … #define PCIE_GDSC … #endif
Codebase Browser
linux