/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */ /* * Copyright (c) 2022-2023, Qualcomm Innovation Center, Inc. All rights reserved. */ #ifndef _DT_BINDINGS_CLK_QCOM_GCC_SDX75_H #define _DT_BINDINGS_CLK_QCOM_GCC_SDX75_H /* GCC clocks */ #define GPLL0 … #define GPLL0_OUT_EVEN … #define GPLL4 … #define GPLL5 … #define GPLL6 … #define GPLL8 … #define GCC_AHB_PCIE_LINK_CLK … #define GCC_BOOT_ROM_AHB_CLK … #define GCC_EEE_EMAC0_CLK … #define GCC_EEE_EMAC0_CLK_SRC … #define GCC_EEE_EMAC1_CLK … #define GCC_EEE_EMAC1_CLK_SRC … #define GCC_EMAC0_AXI_CLK … #define GCC_EMAC0_CC_SGMIIPHY_RX_CLK … #define GCC_EMAC0_CC_SGMIIPHY_RX_CLK_SRC … #define GCC_EMAC0_CC_SGMIIPHY_TX_CLK … #define GCC_EMAC0_CC_SGMIIPHY_TX_CLK_SRC … #define GCC_EMAC0_PHY_AUX_CLK … #define GCC_EMAC0_PHY_AUX_CLK_SRC … #define GCC_EMAC0_PTP_CLK … #define GCC_EMAC0_PTP_CLK_SRC … #define GCC_EMAC0_RGMII_CLK … #define GCC_EMAC0_RGMII_CLK_SRC … #define GCC_EMAC0_RPCS_RX_CLK … #define GCC_EMAC0_RPCS_TX_CLK … #define GCC_EMAC0_SGMIIPHY_MAC_RCLK_SRC … #define GCC_EMAC0_SGMIIPHY_MAC_TCLK_SRC … #define GCC_EMAC0_SLV_AHB_CLK … #define GCC_EMAC0_XGXS_RX_CLK … #define GCC_EMAC0_XGXS_TX_CLK … #define GCC_EMAC1_AXI_CLK … #define GCC_EMAC1_CC_SGMIIPHY_RX_CLK … #define GCC_EMAC1_CC_SGMIIPHY_RX_CLK_SRC … #define GCC_EMAC1_CC_SGMIIPHY_TX_CLK … #define GCC_EMAC1_CC_SGMIIPHY_TX_CLK_SRC … #define GCC_EMAC1_PHY_AUX_CLK … #define GCC_EMAC1_PHY_AUX_CLK_SRC … #define GCC_EMAC1_PTP_CLK … #define GCC_EMAC1_PTP_CLK_SRC … #define GCC_EMAC1_RGMII_CLK … #define GCC_EMAC1_RGMII_CLK_SRC … #define GCC_EMAC1_RPCS_RX_CLK … #define GCC_EMAC1_RPCS_TX_CLK … #define GCC_EMAC1_SGMIIPHY_MAC_RCLK_SRC … #define GCC_EMAC1_SGMIIPHY_MAC_TCLK_SRC … #define GCC_EMAC1_SLV_AHB_CLK … #define GCC_EMAC1_XGXS_RX_CLK … #define GCC_EMAC1_XGXS_TX_CLK … #define GCC_EMAC_0_CLKREF_EN … #define GCC_EMAC_1_CLKREF_EN … #define GCC_GP1_CLK … #define GCC_GP1_CLK_SRC … #define GCC_GP2_CLK … #define GCC_GP2_CLK_SRC … #define GCC_GP3_CLK … #define GCC_GP3_CLK_SRC … #define GCC_PCIE_0_CLKREF_EN … #define GCC_PCIE_1_AUX_CLK … #define GCC_PCIE_1_AUX_PHY_CLK_SRC … #define GCC_PCIE_1_CFG_AHB_CLK … #define GCC_PCIE_1_CLKREF_EN … #define GCC_PCIE_1_MSTR_AXI_CLK … #define GCC_PCIE_1_PHY_RCHNG_CLK … #define GCC_PCIE_1_PHY_RCHNG_CLK_SRC … #define GCC_PCIE_1_PIPE_CLK … #define GCC_PCIE_1_PIPE_CLK_SRC … #define GCC_PCIE_1_PIPE_DIV2_CLK … #define GCC_PCIE_1_PIPE_DIV2_CLK_SRC … #define GCC_PCIE_1_SLV_AXI_CLK … #define GCC_PCIE_1_SLV_Q2A_AXI_CLK … #define GCC_PCIE_2_AUX_CLK … #define GCC_PCIE_2_AUX_PHY_CLK_SRC … #define GCC_PCIE_2_CFG_AHB_CLK … #define GCC_PCIE_2_CLKREF_EN … #define GCC_PCIE_2_MSTR_AXI_CLK … #define GCC_PCIE_2_PHY_RCHNG_CLK … #define GCC_PCIE_2_PHY_RCHNG_CLK_SRC … #define GCC_PCIE_2_PIPE_CLK … #define GCC_PCIE_2_PIPE_CLK_SRC … #define GCC_PCIE_2_PIPE_DIV2_CLK … #define GCC_PCIE_2_PIPE_DIV2_CLK_SRC … #define GCC_PCIE_2_SLV_AXI_CLK … #define GCC_PCIE_2_SLV_Q2A_AXI_CLK … #define GCC_PCIE_AUX_CLK … #define GCC_PCIE_AUX_CLK_SRC … #define GCC_PCIE_AUX_PHY_CLK_SRC … #define GCC_PCIE_CFG_AHB_CLK … #define GCC_PCIE_MSTR_AXI_CLK … #define GCC_PCIE_PIPE_CLK … #define GCC_PCIE_PIPE_CLK_SRC … #define GCC_PCIE_RCHNG_PHY_CLK … #define GCC_PCIE_RCHNG_PHY_CLK_SRC … #define GCC_PCIE_SLEEP_CLK … #define GCC_PCIE_SLV_AXI_CLK … #define GCC_PCIE_SLV_Q2A_AXI_CLK … #define GCC_PDM2_CLK … #define GCC_PDM2_CLK_SRC … #define GCC_PDM_AHB_CLK … #define GCC_PDM_XO4_CLK … #define GCC_QUPV3_WRAP0_CORE_2X_CLK … #define GCC_QUPV3_WRAP0_CORE_CLK … #define GCC_QUPV3_WRAP0_S0_CLK … #define GCC_QUPV3_WRAP0_S0_CLK_SRC … #define GCC_QUPV3_WRAP0_S1_CLK … #define GCC_QUPV3_WRAP0_S1_CLK_SRC … #define GCC_QUPV3_WRAP0_S2_CLK … #define GCC_QUPV3_WRAP0_S2_CLK_SRC … #define GCC_QUPV3_WRAP0_S3_CLK … #define GCC_QUPV3_WRAP0_S3_CLK_SRC … #define GCC_QUPV3_WRAP0_S4_CLK … #define GCC_QUPV3_WRAP0_S4_CLK_SRC … #define GCC_QUPV3_WRAP0_S5_CLK … #define GCC_QUPV3_WRAP0_S5_CLK_SRC … #define GCC_QUPV3_WRAP0_S6_CLK … #define GCC_QUPV3_WRAP0_S6_CLK_SRC … #define GCC_QUPV3_WRAP0_S7_CLK … #define GCC_QUPV3_WRAP0_S7_CLK_SRC … #define GCC_QUPV3_WRAP0_S8_CLK … #define GCC_QUPV3_WRAP0_S8_CLK_SRC … #define GCC_QUPV3_WRAP_0_M_AHB_CLK … #define GCC_QUPV3_WRAP_0_S_AHB_CLK … #define GCC_SDCC1_AHB_CLK … #define GCC_SDCC1_APPS_CLK … #define GCC_SDCC1_APPS_CLK_SRC … #define GCC_SDCC2_AHB_CLK … #define GCC_SDCC2_APPS_CLK … #define GCC_SDCC2_APPS_CLK_SRC … #define GCC_USB2_CLKREF_EN … #define GCC_USB30_MASTER_CLK … #define GCC_USB30_MASTER_CLK_SRC … #define GCC_USB30_MOCK_UTMI_CLK … #define GCC_USB30_MOCK_UTMI_CLK_SRC … #define GCC_USB30_MOCK_UTMI_POSTDIV_CLK_SRC … #define GCC_USB30_MSTR_AXI_CLK … #define GCC_USB30_SLEEP_CLK … #define GCC_USB30_SLV_AHB_CLK … #define GCC_USB3_PHY_AUX_CLK … #define GCC_USB3_PHY_AUX_CLK_SRC … #define GCC_USB3_PHY_PIPE_CLK … #define GCC_USB3_PHY_PIPE_CLK_SRC … #define GCC_USB3_PRIM_CLKREF_EN … #define GCC_USB_PHY_CFG_AHB2PHY_CLK … #define GCC_XO_PCIE_LINK_CLK … /* GCC power domains */ #define GCC_EMAC0_GDSC … #define GCC_EMAC1_GDSC … #define GCC_PCIE_1_GDSC … #define GCC_PCIE_1_PHY_GDSC … #define GCC_PCIE_2_GDSC … #define GCC_PCIE_2_PHY_GDSC … #define GCC_PCIE_GDSC … #define GCC_PCIE_PHY_GDSC … #define GCC_USB30_GDSC … #define GCC_USB3_PHY_GDSC … /* GCC resets */ #define GCC_EMAC0_BCR … #define GCC_EMAC1_BCR … #define GCC_EMMC_BCR … #define GCC_PCIE_1_BCR … #define GCC_PCIE_1_LINK_DOWN_BCR … #define GCC_PCIE_1_NOCSR_COM_PHY_BCR … #define GCC_PCIE_1_PHY_BCR … #define GCC_PCIE_2_BCR … #define GCC_PCIE_2_LINK_DOWN_BCR … #define GCC_PCIE_2_NOCSR_COM_PHY_BCR … #define GCC_PCIE_2_PHY_BCR … #define GCC_PCIE_BCR … #define GCC_PCIE_LINK_DOWN_BCR … #define GCC_PCIE_NOCSR_COM_PHY_BCR … #define GCC_PCIE_PHY_BCR … #define GCC_PCIE_PHY_CFG_AHB_BCR … #define GCC_PCIE_PHY_COM_BCR … #define GCC_PCIE_PHY_NOCSR_COM_PHY_BCR … #define GCC_QUSB2PHY_BCR … #define GCC_TCSR_PCIE_BCR … #define GCC_USB30_BCR … #define GCC_USB3_PHY_BCR … #define GCC_USB3PHY_PHY_BCR … #define GCC_USB_PHY_CFG_AHB2PHY_BCR … #define GCC_EMAC0_RGMII_CLK_ARES … #endif
Codebase Browser
linux