/* SPDX-License-Identifier: GPL-2.0+ */ /* * AMD ACP 6.3 Register Documentation * * Copyright 2022 Advanced Micro Devices, Inc. */ #ifndef _acp_ip_OFFSET_HEADER #define _acp_ip_OFFSET_HEADER /* Registers from ACP_DMA block */ #define ACP_DMA_CNTL_0 … #define ACP_DMA_CNTL_1 … #define ACP_DMA_CNTL_2 … #define ACP_DMA_CNTL_3 … #define ACP_DMA_CNTL_4 … #define ACP_DMA_CNTL_5 … #define ACP_DMA_CNTL_6 … #define ACP_DMA_CNTL_7 … #define ACP_DMA_DSCR_STRT_IDX_0 … #define ACP_DMA_DSCR_STRT_IDX_1 … #define ACP_DMA_DSCR_STRT_IDX_2 … #define ACP_DMA_DSCR_STRT_IDX_3 … #define ACP_DMA_DSCR_STRT_IDX_4 … #define ACP_DMA_DSCR_STRT_IDX_5 … #define ACP_DMA_DSCR_STRT_IDX_6 … #define ACP_DMA_DSCR_STRT_IDX_7 … #define ACP_DMA_DSCR_CNT_0 … #define ACP_DMA_DSCR_CNT_1 … #define ACP_DMA_DSCR_CNT_2 … #define ACP_DMA_DSCR_CNT_3 … #define ACP_DMA_DSCR_CNT_4 … #define ACP_DMA_DSCR_CNT_5 … #define ACP_DMA_DSCR_CNT_6 … #define ACP_DMA_DSCR_CNT_7 … #define ACP_DMA_PRIO_0 … #define ACP_DMA_PRIO_1 … #define ACP_DMA_PRIO_2 … #define ACP_DMA_PRIO_3 … #define ACP_DMA_PRIO_4 … #define ACP_DMA_PRIO_5 … #define ACP_DMA_PRIO_6 … #define ACP_DMA_PRIO_7 … #define ACP_DMA_CUR_DSCR_0 … #define ACP_DMA_CUR_DSCR_1 … #define ACP_DMA_CUR_DSCR_2 … #define ACP_DMA_CUR_DSCR_3 … #define ACP_DMA_CUR_DSCR_4 … #define ACP_DMA_CUR_DSCR_5 … #define ACP_DMA_CUR_DSCR_6 … #define ACP_DMA_CUR_DSCR_7 … #define ACP_DMA_CUR_TRANS_CNT_0 … #define ACP_DMA_CUR_TRANS_CNT_1 … #define ACP_DMA_CUR_TRANS_CNT_2 … #define ACP_DMA_CUR_TRANS_CNT_3 … #define ACP_DMA_CUR_TRANS_CNT_4 … #define ACP_DMA_CUR_TRANS_CNT_5 … #define ACP_DMA_CUR_TRANS_CNT_6 … #define ACP_DMA_CUR_TRANS_CNT_7 … #define ACP_DMA_ERR_STS_0 … #define ACP_DMA_ERR_STS_1 … #define ACP_DMA_ERR_STS_2 … #define ACP_DMA_ERR_STS_3 … #define ACP_DMA_ERR_STS_4 … #define ACP_DMA_ERR_STS_5 … #define ACP_DMA_ERR_STS_6 … #define ACP_DMA_ERR_STS_7 … #define ACP_DMA_DESC_BASE_ADDR … #define ACP_DMA_DESC_MAX_NUM_DSCR … #define ACP_DMA_CH_STS … #define ACP_DMA_CH_GROUP … #define ACP_DMA_CH_RST_STS … /* Registers from ACP_AXI2AXIATU block */ #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_1 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_1 … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_2 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_2 … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_3 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_3 … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_4 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_4 … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_5 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_5 … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_6 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_6 … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_7 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_7 … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_8 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_8 … #define ACPAXI2AXI_ATU_CTRL … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_9 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_9 … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_10 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_10 … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_11 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_11 … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_12 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_12 … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_13 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_13 … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_14 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_14 … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_15 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_15 … #define ACPAXI2AXI_ATU_PAGE_SIZE_GRP_16 … #define ACPAXI2AXI_ATU_BASE_ADDR_GRP_16 … /* Registers from ACP_CLKRST block */ #define ACP_SOFT_RESET … #define ACP_CONTROL … #define ACP_STATUS … #define ACP_DYNAMIC_CG_MASTER_CONTROL … #define ACP_ZSC_DSP_CTRL … #define ACP_ZSC_STS … #define ACP_PGFSM_CONTROL … #define ACP_PGFSM_STATUS … #define ACP_CLKMUX_SEL … /* Registers from ACP_AON block */ #define ACP_PME_EN … #define ACP_DEVICE_STATE … #define AZ_DEVICE_STATE … #define ACP_PIN_CONFIG … #define ACP_PAD_PULLUP_CTRL … #define ACP_PAD_PULLDOWN_CTRL … #define ACP_PAD_DRIVE_STRENGTH_CTRL … #define ACP_PAD_SCHMEN_CTRL … #define ACP_SW0_PAD_KEEPER_EN … #define ACP_SW0_WAKE_EN … #define ACP_I2S_WAKE_EN … #define ACP_SW1_WAKE_EN … #define ACP_SW0_I2S_ERROR_REASON … #define ACP_SW0_POS_TRACK_AUDIO0_TX_CTRL … #define ACP_SW0_AUDIO0_TX_DMA_POS … #define ACP_SW0_POS_TRACK_AUDIO1_TX_CTRL … #define ACP_SW0_AUDIO1_TX_DMA_POS … #define ACP_SW0_POS_TRACK_AUDIO2_TX_CTRL … #define ACP_SW0_AUDIO2_TX_DMA_POS … #define ACP_SW0_POS_TRACK_AUDIO0_RX_CTRL … #define ACP_SW0_AUDIO0_DMA_POS … #define ACP_SW0_POS_TRACK_AUDIO1_RX_CTRL … #define ACP_SW0_AUDIO1_RX_DMA_POS … #define ACP_SW0_POS_TRACK_AUDIO2_RX_CTRL … #define ACP_SW0_AUDIO2_RX_DMA_POS … #define ACP_ERROR_INTR_MASK1 … #define ACP_ERROR_INTR_MASK2 … #define ACP_ERROR_INTR_MASK3 … /* Registers from ACP_P1_MISC block */ #define ACP_EXTERNAL_INTR_ENB … #define ACP_EXTERNAL_INTR_CNTL … #define ACP_EXTERNAL_INTR_CNTL1 … #define ACP_EXTERNAL_INTR_STAT … #define ACP_EXTERNAL_INTR_STAT1 … #define ACP_ERROR_STATUS … #define ACP_SW1_I2S_ERROR_REASON … #define ACP_SW1_POS_TRACK_AUDIO0_TX_CTRL … #define ACP_SW1_AUDIO0_TX_DMA_POS … #define ACP_SW1_POS_TRACK_AUDIO0_RX_CTRL … #define ACP_SW1_AUDIO0_RX_DMA_POS … #define ACP_P1_DMIC_I2S_GPIO_INTR_CTRL … #define ACP_P1_DMIC_I2S_GPIO_INTR_STATUS … #define ACP_SCRATCH_REG_BASE_ADDR … #define ACP_SW1_POS_TRACK_AUDIO1_TX_CTRL … #define ACP_SW1_AUDIO1_TX_DMA_POS … #define ACP_SW1_POS_TRACK_AUDIO2_TX_CTRL … #define ACP_SW1_AUDIO2_TX_DMA_POS … #define ACP_SW1_POS_TRACK_AUDIO1_RX_CTRL … #define ACP_SW1_AUDIO1_RX_DMA_POS … #define ACP_SW1_POS_TRACK_AUDIO2_RX_CTRL … #define ACP_SW1_AUDIO2_RX_DMA_POS … #define ACP_ERROR_INTR_MASK4 … #define ACP_ERROR_INTR_MASK5 … /* Registers from ACP_AUDIO_BUFFERS block */ #define ACP_AUDIO0_RX_RINGBUFADDR … #define ACP_AUDIO0_RX_RINGBUFSIZE … #define ACP_AUDIO0_RX_LINKPOSITIONCNTR … #define ACP_AUDIO0_RX_FIFOADDR … #define ACP_AUDIO0_RX_FIFOSIZE … #define ACP_AUDIO0_RX_DMA_SIZE … #define ACP_AUDIO0_RX_LINEARPOSITIONCNTR_HIGH … #define ACP_AUDIO0_RX_LINEARPOSITIONCNTR_LOW … #define ACP_AUDIO0_RX_INTR_WATERMARK_SIZE … #define ACP_AUDIO0_TX_RINGBUFADDR … #define ACP_AUDIO0_TX_RINGBUFSIZE … #define ACP_AUDIO0_TX_LINKPOSITIONCNTR … #define ACP_AUDIO0_TX_FIFOADDR … #define ACP_AUDIO0_TX_FIFOSIZE … #define ACP_AUDIO0_TX_DMA_SIZE … #define ACP_AUDIO0_TX_LINEARPOSITIONCNTR_HIGH … #define ACP_AUDIO0_TX_LINEARPOSITIONCNTR_LOW … #define ACP_AUDIO0_TX_INTR_WATERMARK_SIZE … #define ACP_AUDIO1_RX_RINGBUFADDR … #define ACP_AUDIO1_RX_RINGBUFSIZE … #define ACP_AUDIO1_RX_LINKPOSITIONCNTR … #define ACP_AUDIO1_RX_FIFOADDR … #define ACP_AUDIO1_RX_FIFOSIZE … #define ACP_AUDIO1_RX_DMA_SIZE … #define ACP_AUDIO1_RX_LINEARPOSITIONCNTR_HIGH … #define ACP_AUDIO1_RX_LINEARPOSITIONCNTR_LOW … #define ACP_AUDIO1_RX_INTR_WATERMARK_SIZE … #define ACP_AUDIO1_TX_RINGBUFADDR … #define ACP_AUDIO1_TX_RINGBUFSIZE … #define ACP_AUDIO1_TX_LINKPOSITIONCNTR … #define ACP_AUDIO1_TX_FIFOADDR … #define ACP_AUDIO1_TX_FIFOSIZE … #define ACP_AUDIO1_TX_DMA_SIZE … #define ACP_AUDIO1_TX_LINEARPOSITIONCNTR_HIGH … #define ACP_AUDIO1_TX_LINEARPOSITIONCNTR_LOW … #define ACP_AUDIO1_TX_INTR_WATERMARK_SIZE … #define ACP_AUDIO2_RX_RINGBUFADDR … #define ACP_AUDIO2_RX_RINGBUFSIZE … #define ACP_AUDIO2_RX_LINKPOSITIONCNTR … #define ACP_AUDIO2_RX_FIFOADDR … #define ACP_AUDIO2_RX_FIFOSIZE … #define ACP_AUDIO2_RX_DMA_SIZE … #define ACP_AUDIO2_RX_LINEARPOSITIONCNTR_HIGH … #define ACP_AUDIO2_RX_LINEARPOSITIONCNTR_LOW … #define ACP_AUDIO2_RX_INTR_WATERMARK_SIZE … #define ACP_AUDIO2_TX_RINGBUFADDR … #define ACP_AUDIO2_TX_RINGBUFSIZE … #define ACP_AUDIO2_TX_LINKPOSITIONCNTR … #define ACP_AUDIO2_TX_FIFOADDR … #define ACP_AUDIO2_TX_FIFOSIZE … #define ACP_AUDIO2_TX_DMA_SIZE … #define ACP_AUDIO2_TX_LINEARPOSITIONCNTR_HIGH … #define ACP_AUDIO2_TX_LINEARPOSITIONCNTR_LOW … #define ACP_AUDIO2_TX_INTR_WATERMARK_SIZE … /* Registers from ACP_I2S_TDM block */ #define ACP_I2STDM_IER … #define ACP_I2STDM_IRER … #define ACP_I2STDM_RXFRMT … #define ACP_I2STDM_ITER … #define ACP_I2STDM_TXFRMT … #define ACP_I2STDM0_MSTRCLKGEN … #define ACP_I2STDM1_MSTRCLKGEN … #define ACP_I2STDM2_MSTRCLKGEN … #define ACP_I2STDM_REFCLKGEN … /* Registers from ACP_BT_TDM block */ #define ACP_BTTDM_IER … #define ACP_BTTDM_IRER … #define ACP_BTTDM_RXFRMT … #define ACP_BTTDM_ITER … #define ACP_BTTDM_TXFRMT … #define ACP_HSTDM_IER … #define ACP_HSTDM_IRER … #define ACP_HSTDM_RXFRMT … #define ACP_HSTDM_ITER … #define ACP_HSTDM_TXFRMT … /* Registers from ACP_WOV block */ #define ACP_WOV_PDM_ENABLE … #define ACP_WOV_PDM_DMA_ENABLE … #define ACP_WOV_RX_RINGBUFADDR … #define ACP_WOV_RX_RINGBUFSIZE … #define ACP_WOV_RX_LINKPOSITIONCNTR … #define ACP_WOV_RX_LINEARPOSITIONCNTR_HIGH … #define ACP_WOV_RX_LINEARPOSITIONCNTR_LOW … #define ACP_WOV_RX_INTR_WATERMARK_SIZE … #define ACP_WOV_PDM_FIFO_FLUSH … #define ACP_WOV_PDM_NO_OF_CHANNELS … #define ACP_WOV_PDM_DECIMATION_FACTOR … #define ACP_WOV_PDM_VAD_CTRL … #define ACP_WOV_WAKE … #define ACP_WOV_BUFFER_STATUS … #define ACP_WOV_MISC_CTRL … #define ACP_WOV_CLK_CTRL … #define ACP_PDM_VAD_DYNAMIC_CLK_GATING_EN … #define ACP_WOV_ERROR_STATUS_REGISTER … #define ACP_PDM_CLKDIV … /* Registers from ACP_SW0_SWCLK block */ #define ACP_SW0_EN … #define ACP_SW0_EN_STATUS … #define ACP_SW0_FRAMESIZE … #define ACP_SW0_SSP_COUNTER … #define ACP_SW0_AUDIO0_TX_EN … #define ACP_SW0_AUDIO0_TX_EN_STATUS … #define ACP_SW0_AUDIO0_TX_FRAME_FORMAT … #define ACP_SW0_AUDIO0_TX_SAMPLEINTERVAL … #define ACP_SW0_AUDIO0_TX_HCTRL_DP0 … #define ACP_SW0_AUDIO0_TX_HCTRL_DP1 … #define ACP_SW0_AUDIO0_TX_HCTRL_DP2 … #define ACP_SW0_AUDIO0_TX_HCTRL_DP3 … #define ACP_SW0_AUDIO0_TX_OFFSET_DP0 … #define ACP_SW0_AUDIO0_TX_OFFSET_DP1 … #define ACP_SW0_AUDIO0_TX_OFFSET_DP2 … #define ACP_SW0_AUDIO0_TX_OFFSET_DP3 … #define ACP_SW0_AUDIO0_TX_CHANNEL_ENABLE_DP0 … #define ACP_SW0_AUDIO0_TX_CHANNEL_ENABLE_DP1 … #define ACP_SW0_AUDIO0_TX_CHANNEL_ENABLE_DP2 … #define ACP_SW0_AUDIO0_TX_CHANNEL_ENABLE_DP3 … #define ACP_SW0_AUDIO1_TX_EN … #define ACP_SW0_AUDIO1_TX_EN_STATUS … #define ACP_SW0_AUDIO1_TX_FRAME_FORMAT … #define ACP_SW0_AUDIO1_TX_SAMPLEINTERVAL … #define ACP_SW0_AUDIO1_TX_HCTRL … #define ACP_SW0_AUDIO1_TX_OFFSET … #define ACP_SW0_AUDIO1_TX_CHANNEL_ENABLE_DP0 … #define ACP_SW0_AUDIO2_TX_EN … #define ACP_SW0_AUDIO2_TX_EN_STATUS … #define ACP_SW0_AUDIO2_TX_FRAME_FORMAT … #define ACP_SW0_AUDIO2_TX_SAMPLEINTERVAL … #define ACP_SW0_AUDIO2_TX_HCTRL … #define ACP_SW0_AUDIO2_TX_OFFSET … #define ACP_SW0_AUDIO2_TX_CHANNEL_ENABLE_DP0 … #define ACP_SW0_AUDIO0_RX_EN … #define ACP_SW0_AUDIO0_RX_EN_STATUS … #define ACP_SW0_AUDIO0_RX_FRAME_FORMAT … #define ACP_SW0_AUDIO0_RX_SAMPLEINTERVAL … #define ACP_SW0_AUDIO0_RX_HCTRL_DP0 … #define ACP_SW0_AUDIO0_RX_HCTRL_DP1 … #define ACP_SW0_AUDIO0_RX_HCTRL_DP2 … #define ACP_SW0_AUDIO0_RX_HCTRL_DP3 … #define ACP_SW0_AUDIO0_RX_OFFSET_DP0 … #define ACP_SW0_AUDIO0_RX_OFFSET_DP1 … #define ACP_SW0_AUDIO0_RX_OFFSET_DP2 … #define ACP_SW0_AUDIO0_RX_OFFSET_DP3 … #define ACP_SW0_AUDIO0_RX_CHANNEL_ENABLE_DP0 … #define ACP_SW0_AUDIO0_RX_CHANNEL_ENABLE_DP1 … #define ACP_SW0_AUDIO0_RX_CHANNEL_ENABLE_DP2 … #define ACP_SW0_AUDIO0_RX_CHANNEL_ENABLE_DP3 … #define ACP_SW0_AUDIO1_RX_EN … #define ACP_SW0_AUDIO1_RX_EN_STATUS … #define ACP_SW0_AUDIO1_RX_FRAME_FORMAT … #define ACP_SW0_AUDIO1_RX_SAMPLEINTERVAL … #define ACP_SW0_AUDIO1_RX_HCTRL … #define ACP_SW0_AUDIO1_RX_OFFSET … #define ACP_SW0_AUDIO1_RX_CHANNEL_ENABLE_DP0 … #define ACP_SW0_AUDIO2_RX_EN … #define ACP_SW0_AUDIO2_RX_EN_STATUS … #define ACP_SW0_AUDIO2_RX_FRAME_FORMAT … #define ACP_SW0_AUDIO2_RX_SAMPLEINTERVAL … #define ACP_SW0_AUDIO2_RX_HCTRL … #define ACP_SW0_AUDIO2_RX_OFFSET … #define ACP_SW0_AUDIO2_RX_CHANNEL_ENABLE_DP0 … #define ACP_SW0_BPT_PORT_EN … #define ACP_SW0_BPT_PORT_EN_STATUS … #define ACP_SW0_BPT_PORT_FRAME_FORMAT … #define ACP_SW0_BPT_PORT_SAMPLEINTERVAL … #define ACP_SW0_BPT_PORT_HCTRL … #define ACP_SW0_BPT_PORT_OFFSET … #define ACP_SW0_BPT_PORT_CHANNEL_ENABLE … #define ACP_SW0_BPT_PORT_FIRST_BYTE_ADDR … #define ACP_SW0_CLK_RESUME_CTRL … #define ACP_SW0_CLK_RESUME_DELAY_CNTR … #define ACP_SW0_BUS_RESET_CTRL … #define ACP_SW0_PRBS_ERR_STATUS … #define ACP_SW0_IMM_CMD_UPPER_WORD … #define ACP_SW0_IMM_CMD_LOWER_QWORD … #define ACP_SW0_IMM_RESP_UPPER_WORD … #define ACP_SW0_IMM_RESP_LOWER_QWORD … #define ACP_SW0_IMM_CMD_STS … #define ACP_SW0_BRA_BASE_ADDRESS … #define ACP_SW0_BRA_TRANSFER_SIZE … #define ACP_SW0_BRA_DMA_BUSY … #define ACP_SW0_BRA_RESP … #define ACP_SW0_BRA_RESP_FRAME_ADDR … #define ACP_SW0_BRA_CURRENT_TRANSFER_SIZE … #define ACP_SW0_STATECHANGE_STATUS_0TO7 … #define ACP_SW0_STATECHANGE_STATUS_8TO11 … #define ACP_SW0_STATECHANGE_STATUS_MASK_0TO7 … #define ACP_SW0_STATECHANGE_STATUS_MASK_8TO11 … #define ACP_SW0_CLK_FREQUENCY_CTRL … #define ACP_SW0_ERROR_INTR_MASK … #define ACP_SW0_PHY_TEST_MODE_DATA_OFF … /* Registers from ACP_P1_AUDIO_BUFFERS block */ #define ACP_P1_AUDIO0_RX_RINGBUFADDR … #define ACP_P1_AUDIO0_RX_RINGBUFSIZE … #define ACP_P1_AUDIO0_RX_LINKPOSITIONCNTR … #define ACP_P1_AUDIO0_RX_FIFOADDR … #define ACP_P1_AUDIO0_RX_FIFOSIZE … #define ACP_P1_AUDIO0_RX_DMA_SIZE … #define ACP_P1_AUDIO0_RX_LINEARPOSITIONCNTR_HIGH … #define ACP_P1_AUDIO0_RX_LINEARPOSITIONCNTR_LOW … #define ACP_P1_AUDIO0_RX_INTR_WATERMARK_SIZE … #define ACP_P1_AUDIO0_TX_RINGBUFADDR … #define ACP_P1_AUDIO0_TX_RINGBUFSIZE … #define ACP_P1_AUDIO0_TX_LINKPOSITIONCNTR … #define ACP_P1_AUDIO0_TX_FIFOADDR … #define ACP_P1_AUDIO0_TX_FIFOSIZE … #define ACP_P1_AUDIO0_TX_DMA_SIZE … #define ACP_P1_AUDIO0_TX_LINEARPOSITIONCNTR_HIGH … #define ACP_P1_AUDIO0_TX_LINEARPOSITIONCNTR_LOW … #define ACP_P1_AUDIO0_TX_INTR_WATERMARK_SIZE … #define ACP_P1_AUDIO1_RX_RINGBUFADDR … #define ACP_P1_AUDIO1_RX_RINGBUFSIZE … #define ACP_P1_AUDIO1_RX_LINKPOSITIONCNTR … #define ACP_P1_AUDIO1_RX_FIFOADDR … #define ACP_P1_AUDIO1_RX_FIFOSIZE … #define ACP_P1_AUDIO1_RX_DMA_SIZE … #define ACP_P1_AUDIO1_RX_LINEARPOSITIONCNTR_HIGH … #define ACP_P1_AUDIO1_RX_LINEARPOSITIONCNTR_LOW … #define ACP_P1_AUDIO1_RX_INTR_WATERMARK_SIZE … #define ACP_P1_AUDIO1_TX_RINGBUFADDR … #define ACP_P1_AUDIO1_TX_RINGBUFSIZE … #define ACP_P1_AUDIO1_TX_LINKPOSITIONCNTR … #define ACP_P1_AUDIO1_TX_FIFOADDR … #define ACP_P1_AUDIO1_TX_FIFOSIZE … #define ACP_P1_AUDIO1_TX_DMA_SIZE … #define ACP_P1_AUDIO1_TX_LINEARPOSITIONCNTR_HIGH … #define ACP_P1_AUDIO1_TX_LINEARPOSITIONCNTR_LOW … #define ACP_P1_AUDIO1_TX_INTR_WATERMARK_SIZE … #define ACP_P1_AUDIO2_RX_RINGBUFADDR … #define ACP_P1_AUDIO2_RX_RINGBUFSIZE … #define ACP_P1_AUDIO2_RX_LINKPOSITIONCNTR … #define ACP_P1_AUDIO2_RX_FIFOADDR … #define ACP_P1_AUDIO2_RX_FIFOSIZE … #define ACP_P1_AUDIO2_RX_DMA_SIZE … #define ACP_P1_AUDIO2_RX_LINEARPOSITIONCNTR_HIGH … #define ACP_P1_AUDIO2_RX_LINEARPOSITIONCNTR_LOW … #define ACP_P1_AUDIO2_RX_INTR_WATERMARK_SIZE … #define ACP_P1_AUDIO2_TX_RINGBUFADDR … #define ACP_P1_AUDIO2_TX_RINGBUFSIZE … #define ACP_P1_AUDIO2_TX_LINKPOSITIONCNTR … #define ACP_P1_AUDIO2_TX_FIFOADDR … #define ACP_P1_AUDIO2_TX_FIFOSIZE … #define ACP_P1_AUDIO2_TX_DMA_SIZE … #define ACP_P1_AUDIO2_TX_LINEARPOSITIONCNTR_HIGH … #define ACP_P1_AUDIO2_TX_LINEARPOSITIONCNTR_LOW … #define ACP_P1_AUDIO2_TX_INTR_WATERMARK_SIZE … /* Registers from ACP_SW1_SWCLK block */ #define ACP_SW1_EN … #define ACP_SW1_EN_STATUS … #define ACP_SW1_FRAMESIZE … #define ACP_SW1_SSP_COUNTER … #define ACP_SW1_AUDIO1_TX_EN … #define ACP_SW1_AUDIO1_TX_EN_STATUS … #define ACP_SW1_AUDIO1_TX_FRAME_FORMAT … #define ACP_SW1_AUDIO1_TX_SAMPLEINTERVAL … #define ACP_SW1_AUDIO1_TX_HCTRL … #define ACP_SW1_AUDIO1_TX_OFFSET … #define ACP_SW1_AUDIO1_TX_CHANNEL_ENABLE_DP0 … #define ACP_SW1_AUDIO1_RX_EN … #define ACP_SW1_AUDIO1_RX_EN_STATUS … #define ACP_SW1_AUDIO1_RX_FRAME_FORMAT … #define ACP_SW1_AUDIO1_RX_SAMPLEINTERVAL … #define ACP_SW1_AUDIO1_RX_HCTRL … #define ACP_SW1_AUDIO1_RX_OFFSET … #define ACP_SW1_AUDIO1_RX_CHANNEL_ENABLE_DP0 … #define ACP_SW1_BPT_PORT_EN … #define ACP_SW1_BPT_PORT_EN_STATUS … #define ACP_SW1_BPT_PORT_FRAME_FORMAT … #define ACP_SW1_BPT_PORT_SAMPLEINTERVAL … #define ACP_SW1_BPT_PORT_HCTRL … #define ACP_SW1_BPT_PORT_OFFSET … #define ACP_SW1_BPT_PORT_CHANNEL_ENABLE … #define ACP_SW1_BPT_PORT_FIRST_BYTE_ADDR … #define ACP_SW1_CLK_RESUME_CTRL … #define ACP_SW1_CLK_RESUME_DELAY_CNTR … #define ACP_SW1_BUS_RESET_CTRL … #define ACP_SW1_PRBS_ERR_STATUS … /* Registers from ACP_SW1_ACLK block */ #define ACP_SW1_CORB_BASE_ADDRESS … #define ACP_SW1_CORB_WRITE_POINTER … #define ACP_SW1_CORB_READ_POINTER … #define ACP_SW1_CORB_CONTROL … #define ACP_SW1_CORB_SIZE … #define ACP_SW1_RIRB_BASE_ADDRESS … #define ACP_SW1_RIRB_WRITE_POINTER … #define ACP_SW1_RIRB_RESPONSE_INTERRUPT_COUNT … #define ACP_SW1_RIRB_CONTROL … #define ACP_SW1_RIRB_SIZE … #define ACP_SW1_RIRB_FIFO_MIN_THDL … #define ACP_SW1_IMM_CMD_UPPER_WORD … #define ACP_SW1_IMM_CMD_LOWER_QWORD … #define ACP_SW1_IMM_RESP_UPPER_WORD … #define ACP_SW1_IMM_RESP_LOWER_QWORD … #define ACP_SW1_IMM_CMD_STS … #define ACP_SW1_BRA_BASE_ADDRESS … #define ACP_SW1_BRA_TRANSFER_SIZE … #define ACP_SW1_BRA_DMA_BUSY … #define ACP_SW1_BRA_RESP … #define ACP_SW1_BRA_RESP_FRAME_ADDR … #define ACP_SW1_BRA_CURRENT_TRANSFER_SIZE … #define ACP_SW1_STATECHANGE_STATUS_0TO7 … #define ACP_SW1_STATECHANGE_STATUS_8TO11 … #define ACP_SW1_STATECHANGE_STATUS_MASK_0TO7 … #define ACP_SW1_STATECHANGE_STATUS_MASK_8TO11 … #define ACP_SW1_CLK_FREQUENCY_CTRL … #define ACP_SW1_ERROR_INTR_MASK … #define ACP_SW1_PHY_TEST_MODE_DATA_OFF … /* Registers from ACP_SCRATCH block */ #define ACP_SCRATCH_REG_0 … #endif
Codebase Browser
linux