/* SPDX-License-Identifier: GPL-2.0 */ /* * Copyright (c) 2013 Samsung Electronics Co., Ltd. * Author: Andrzej Hajda <[email protected]> * * Device Tree binding constants for Exynos4 clock controller. */ #ifndef _DT_BINDINGS_CLOCK_EXYNOS_4_H #define _DT_BINDINGS_CLOCK_EXYNOS_4_H /* core clocks */ #define CLK_XXTI … #define CLK_XUSBXTI … #define CLK_FIN_PLL … #define CLK_FOUT_APLL … #define CLK_FOUT_MPLL … #define CLK_FOUT_EPLL … #define CLK_FOUT_VPLL … #define CLK_SCLK_APLL … #define CLK_SCLK_MPLL … #define CLK_SCLK_EPLL … #define CLK_SCLK_VPLL … #define CLK_ARM_CLK … #define CLK_ACLK200 … #define CLK_ACLK100 … #define CLK_ACLK160 … #define CLK_ACLK133 … #define CLK_MOUT_MPLL_USER_T … #define CLK_MOUT_MPLL_USER_C … #define CLK_MOUT_CORE … #define CLK_MOUT_APLL … #define CLK_SCLK_HDMIPHY … #define CLK_OUT_DMC … #define CLK_OUT_TOP … #define CLK_OUT_LEFTBUS … #define CLK_OUT_RIGHTBUS … #define CLK_OUT_CPU … /* gate for special clocks (sclk) */ #define CLK_SCLK_FIMC0 … #define CLK_SCLK_FIMC1 … #define CLK_SCLK_FIMC2 … #define CLK_SCLK_FIMC3 … #define CLK_SCLK_CAM0 … #define CLK_SCLK_CAM1 … #define CLK_SCLK_CSIS0 … #define CLK_SCLK_CSIS1 … #define CLK_SCLK_HDMI … #define CLK_SCLK_MIXER … #define CLK_SCLK_DAC … #define CLK_SCLK_PIXEL … #define CLK_SCLK_FIMD0 … #define CLK_SCLK_MDNIE0 … #define CLK_SCLK_MDNIE_PWM0 … #define CLK_SCLK_MIPI0 … #define CLK_SCLK_AUDIO0 … #define CLK_SCLK_MMC0 … #define CLK_SCLK_MMC1 … #define CLK_SCLK_MMC2 … #define CLK_SCLK_MMC3 … #define CLK_SCLK_MMC4 … #define CLK_SCLK_SATA … #define CLK_SCLK_UART0 … #define CLK_SCLK_UART1 … #define CLK_SCLK_UART2 … #define CLK_SCLK_UART3 … #define CLK_SCLK_UART4 … #define CLK_SCLK_AUDIO1 … #define CLK_SCLK_AUDIO2 … #define CLK_SCLK_SPDIF … #define CLK_SCLK_SPI0 … #define CLK_SCLK_SPI1 … #define CLK_SCLK_SPI2 … #define CLK_SCLK_SLIMBUS … #define CLK_SCLK_FIMD1 … #define CLK_SCLK_MIPI1 … #define CLK_SCLK_PCM1 … #define CLK_SCLK_PCM2 … #define CLK_SCLK_I2S1 … #define CLK_SCLK_I2S2 … #define CLK_SCLK_MIPIHSI … #define CLK_SCLK_MFC … #define CLK_SCLK_PCM0 … #define CLK_SCLK_G3D … #define CLK_SCLK_PWM_ISP … #define CLK_SCLK_SPI0_ISP … #define CLK_SCLK_SPI1_ISP … #define CLK_SCLK_UART_ISP … #define CLK_SCLK_FIMG2D … /* gate clocks */ #define CLK_SSS … #define CLK_FIMC0 … #define CLK_FIMC1 … #define CLK_FIMC2 … #define CLK_FIMC3 … #define CLK_CSIS0 … #define CLK_CSIS1 … #define CLK_JPEG … #define CLK_SMMU_FIMC0 … #define CLK_SMMU_FIMC1 … #define CLK_SMMU_FIMC2 … #define CLK_SMMU_FIMC3 … #define CLK_SMMU_JPEG … #define CLK_VP … #define CLK_MIXER … #define CLK_TVENC … #define CLK_HDMI … #define CLK_SMMU_TV … #define CLK_MFC … #define CLK_SMMU_MFCL … #define CLK_SMMU_MFCR … #define CLK_G3D … #define CLK_G2D … #define CLK_ROTATOR … #define CLK_MDMA … #define CLK_SMMU_G2D … #define CLK_SMMU_ROTATOR … #define CLK_SMMU_MDMA … #define CLK_FIMD0 … #define CLK_MIE0 … #define CLK_MDNIE0 … #define CLK_DSIM0 … #define CLK_SMMU_FIMD0 … #define CLK_FIMD1 … #define CLK_MIE1 … #define CLK_DSIM1 … #define CLK_SMMU_FIMD1 … #define CLK_PDMA0 … #define CLK_PDMA1 … #define CLK_PCIE_PHY … #define CLK_SATA_PHY … #define CLK_TSI … #define CLK_SDMMC0 … #define CLK_SDMMC1 … #define CLK_SDMMC2 … #define CLK_SDMMC3 … #define CLK_SDMMC4 … #define CLK_SATA … #define CLK_SROMC … #define CLK_USB_HOST … #define CLK_USB_DEVICE … #define CLK_PCIE … #define CLK_ONENAND … #define CLK_NFCON … #define CLK_SMMU_PCIE … #define CLK_GPS … #define CLK_SMMU_GPS … #define CLK_UART0 … #define CLK_UART1 … #define CLK_UART2 … #define CLK_UART3 … #define CLK_UART4 … #define CLK_I2C0 … #define CLK_I2C1 … #define CLK_I2C2 … #define CLK_I2C3 … #define CLK_I2C4 … #define CLK_I2C5 … #define CLK_I2C6 … #define CLK_I2C7 … #define CLK_I2C_HDMI … #define CLK_TSADC … #define CLK_SPI0 … #define CLK_SPI1 … #define CLK_SPI2 … #define CLK_I2S1 … #define CLK_I2S2 … #define CLK_PCM0 … #define CLK_I2S0 … #define CLK_PCM1 … #define CLK_PCM2 … #define CLK_PWM … #define CLK_SLIMBUS … #define CLK_SPDIF … #define CLK_AC97 … #define CLK_MODEMIF … #define CLK_CHIPID … #define CLK_SYSREG … #define CLK_HDMI_CEC … #define CLK_MCT … #define CLK_WDT … #define CLK_RTC … #define CLK_KEYIF … #define CLK_AUDSS … #define CLK_MIPI_HSI … #define CLK_PIXELASYNCM0 … #define CLK_PIXELASYNCM1 … #define CLK_ASYNC_G3D … #define CLK_PWM_ISP_SCLK … #define CLK_SPI0_ISP_SCLK … #define CLK_SPI1_ISP_SCLK … #define CLK_UART_ISP_SCLK … #define CLK_TMU_APBIF … /* mux clocks */ #define CLK_MOUT_FIMC0 … #define CLK_MOUT_FIMC1 … #define CLK_MOUT_FIMC2 … #define CLK_MOUT_FIMC3 … #define CLK_MOUT_CAM0 … #define CLK_MOUT_CAM1 … #define CLK_MOUT_CSIS0 … #define CLK_MOUT_CSIS1 … #define CLK_MOUT_G3D0 … #define CLK_MOUT_G3D1 … #define CLK_MOUT_G3D … #define CLK_ACLK400_MCUISP … #define CLK_MOUT_HDMI … #define CLK_MOUT_MIXER … #define CLK_MOUT_VPLLSRC … /* gate clocks - ppmu */ #define CLK_PPMULEFT … #define CLK_PPMURIGHT … #define CLK_PPMUCAMIF … #define CLK_PPMUTV … #define CLK_PPMUMFC_L … #define CLK_PPMUMFC_R … #define CLK_PPMUG3D … #define CLK_PPMUIMAGE … #define CLK_PPMULCD0 … #define CLK_PPMULCD1 … #define CLK_PPMUFILE … #define CLK_PPMUGPS … #define CLK_PPMUDMC0 … #define CLK_PPMUDMC1 … #define CLK_PPMUCPU … #define CLK_PPMUACP … /* div clocks */ #define CLK_DIV_ACLK200 … #define CLK_DIV_ACLK400_MCUISP … #define CLK_DIV_ACP … #define CLK_DIV_DMC … #define CLK_DIV_C2C … #define CLK_DIV_GDL … #define CLK_DIV_GDR … #define CLK_DIV_CORE2 … /* Exynos4x12 ISP clocks */ #define CLK_ISP_FIMC_ISP … #define CLK_ISP_FIMC_DRC … #define CLK_ISP_FIMC_FD … #define CLK_ISP_FIMC_LITE0 … #define CLK_ISP_FIMC_LITE1 … #define CLK_ISP_MCUISP … #define CLK_ISP_GICISP … #define CLK_ISP_SMMU_ISP … #define CLK_ISP_SMMU_DRC … #define CLK_ISP_SMMU_FD … #define CLK_ISP_SMMU_LITE0 … #define CLK_ISP_SMMU_LITE1 … #define CLK_ISP_PPMUISPMX … #define CLK_ISP_PPMUISPX … #define CLK_ISP_MCUCTL_ISP … #define CLK_ISP_MPWM_ISP … #define CLK_ISP_I2C0_ISP … #define CLK_ISP_I2C1_ISP … #define CLK_ISP_MTCADC_ISP … #define CLK_ISP_PWM_ISP … #define CLK_ISP_WDT_ISP … #define CLK_ISP_UART_ISP … #define CLK_ISP_ASYNCAXIM … #define CLK_ISP_SMMU_ISPCX … #define CLK_ISP_SPI0_ISP … #define CLK_ISP_SPI1_ISP … #define CLK_ISP_DIV_ISP0 … #define CLK_ISP_DIV_ISP1 … #define CLK_ISP_DIV_MCUISP0 … #define CLK_ISP_DIV_MCUISP1 … #endif /* _DT_BINDINGS_CLOCK_EXYNOS_4_H */
Codebase Browser
linux