/* SPDX-License-Identifier: GPL-2.0 */ /* * Copyright (c) 2014 Samsung Electronics Co., Ltd. * Author: Naveen Krishna Ch <[email protected]> */ #ifndef _DT_BINDINGS_CLOCK_EXYNOS7_H #define _DT_BINDINGS_CLOCK_EXYNOS7_H /* TOPC */ #define DOUT_ACLK_PERIS … #define DOUT_SCLK_BUS0_PLL … #define DOUT_SCLK_BUS1_PLL … #define DOUT_SCLK_CC_PLL … #define DOUT_SCLK_MFC_PLL … #define DOUT_ACLK_CCORE_133 … #define DOUT_ACLK_MSCL_532 … #define ACLK_MSCL_532 … #define DOUT_SCLK_AUD_PLL … #define FOUT_AUD_PLL … #define SCLK_AUD_PLL … #define SCLK_MFC_PLL_B … #define SCLK_MFC_PLL_A … #define SCLK_BUS1_PLL_B … #define SCLK_BUS1_PLL_A … #define SCLK_BUS0_PLL_B … #define SCLK_BUS0_PLL_A … #define SCLK_CC_PLL_B … #define SCLK_CC_PLL_A … #define ACLK_CCORE_133 … #define ACLK_PERIS_66 … #define TOPC_NR_CLK … /* TOP0 */ #define DOUT_ACLK_PERIC1 … #define DOUT_ACLK_PERIC0 … #define CLK_SCLK_UART0 … #define CLK_SCLK_UART1 … #define CLK_SCLK_UART2 … #define CLK_SCLK_UART3 … #define CLK_SCLK_SPI0 … #define CLK_SCLK_SPI1 … #define CLK_SCLK_SPI2 … #define CLK_SCLK_SPI3 … #define CLK_SCLK_SPI4 … #define CLK_SCLK_SPDIF … #define CLK_SCLK_PCM1 … #define CLK_SCLK_I2S1 … #define CLK_ACLK_PERIC0_66 … #define CLK_ACLK_PERIC1_66 … #define TOP0_NR_CLK … /* TOP1 */ #define DOUT_ACLK_FSYS1_200 … #define DOUT_ACLK_FSYS0_200 … #define DOUT_SCLK_MMC2 … #define DOUT_SCLK_MMC1 … #define DOUT_SCLK_MMC0 … #define CLK_SCLK_MMC2 … #define CLK_SCLK_MMC1 … #define CLK_SCLK_MMC0 … #define CLK_ACLK_FSYS0_200 … #define CLK_ACLK_FSYS1_200 … #define CLK_SCLK_PHY_FSYS1 … #define CLK_SCLK_PHY_FSYS1_26M … #define MOUT_SCLK_UFSUNIPRO20 … #define DOUT_SCLK_UFSUNIPRO20 … #define CLK_SCLK_UFSUNIPRO20 … #define DOUT_SCLK_PHY_FSYS1 … #define DOUT_SCLK_PHY_FSYS1_26M … #define TOP1_NR_CLK … /* CCORE */ #define PCLK_RTC … #define CCORE_NR_CLK … /* PERIC0 */ #define PCLK_UART0 … #define SCLK_UART0 … #define PCLK_HSI2C0 … #define PCLK_HSI2C1 … #define PCLK_HSI2C4 … #define PCLK_HSI2C5 … #define PCLK_HSI2C9 … #define PCLK_HSI2C10 … #define PCLK_HSI2C11 … #define PCLK_PWM … #define SCLK_PWM … #define PCLK_ADCIF … #define PERIC0_NR_CLK … /* PERIC1 */ #define PCLK_UART1 … #define PCLK_UART2 … #define PCLK_UART3 … #define SCLK_UART1 … #define SCLK_UART2 … #define SCLK_UART3 … #define PCLK_HSI2C2 … #define PCLK_HSI2C3 … #define PCLK_HSI2C6 … #define PCLK_HSI2C7 … #define PCLK_HSI2C8 … #define PCLK_SPI0 … #define PCLK_SPI1 … #define PCLK_SPI2 … #define PCLK_SPI3 … #define PCLK_SPI4 … #define SCLK_SPI0 … #define SCLK_SPI1 … #define SCLK_SPI2 … #define SCLK_SPI3 … #define SCLK_SPI4 … #define PCLK_I2S1 … #define PCLK_PCM1 … #define PCLK_SPDIF … #define SCLK_I2S1 … #define SCLK_PCM1 … #define SCLK_SPDIF … #define PERIC1_NR_CLK … /* PERIS */ #define PCLK_CHIPID … #define SCLK_CHIPID … #define PCLK_WDT … #define PCLK_TMU … #define SCLK_TMU … #define PERIS_NR_CLK … /* FSYS0 */ #define ACLK_MMC2 … #define ACLK_AXIUS_USBDRD30X_FSYS0X … #define ACLK_USBDRD300 … #define SCLK_USBDRD300_SUSPENDCLK … #define SCLK_USBDRD300_REFCLK … #define PHYCLK_USBDRD300_UDRD30_PIPE_PCLK_USER … #define PHYCLK_USBDRD300_UDRD30_PHYCLK_USER … #define OSCCLK_PHY_CLKOUT_USB30_PHY … #define ACLK_PDMA0 … #define ACLK_PDMA1 … #define FSYS0_NR_CLK … /* FSYS1 */ #define ACLK_MMC1 … #define ACLK_MMC0 … #define PHYCLK_UFS20_TX0_SYMBOL … #define PHYCLK_UFS20_RX0_SYMBOL … #define PHYCLK_UFS20_RX1_SYMBOL … #define ACLK_UFS20_LINK … #define SCLK_UFSUNIPRO20_USER … #define PHYCLK_UFS20_RX1_SYMBOL_USER … #define PHYCLK_UFS20_RX0_SYMBOL_USER … #define PHYCLK_UFS20_TX0_SYMBOL_USER … #define OSCCLK_PHY_CLKOUT_EMBEDDED_COMBO_PHY … #define SCLK_COMBO_PHY_EMBEDDED_26M … #define DOUT_PCLK_FSYS1 … #define PCLK_GPIO_FSYS1 … #define MOUT_FSYS1_PHYCLK_SEL1 … #define FSYS1_NR_CLK … /* MSCL */ #define USERMUX_ACLK_MSCL_532 … #define DOUT_PCLK_MSCL … #define ACLK_MSCL_0 … #define ACLK_MSCL_1 … #define ACLK_JPEG … #define ACLK_G2D … #define ACLK_LH_ASYNC_SI_MSCL_0 … #define ACLK_LH_ASYNC_SI_MSCL_1 … #define ACLK_AXI2ACEL_BRIDGE … #define ACLK_XIU_MSCLX_0 … #define ACLK_XIU_MSCLX_1 … #define ACLK_QE_MSCL_0 … #define ACLK_QE_MSCL_1 … #define ACLK_QE_JPEG … #define ACLK_QE_G2D … #define ACLK_PPMU_MSCL_0 … #define ACLK_PPMU_MSCL_1 … #define ACLK_MSCLNP_133 … #define ACLK_AHB2APB_MSCL0P … #define ACLK_AHB2APB_MSCL1P … #define PCLK_MSCL_0 … #define PCLK_MSCL_1 … #define PCLK_JPEG … #define PCLK_G2D … #define PCLK_QE_MSCL_0 … #define PCLK_QE_MSCL_1 … #define PCLK_QE_JPEG … #define PCLK_QE_G2D … #define PCLK_PPMU_MSCL_0 … #define PCLK_PPMU_MSCL_1 … #define PCLK_AXI2ACEL_BRIDGE … #define PCLK_PMU_MSCL … #define MSCL_NR_CLK … /* AUD */ #define SCLK_I2S … #define SCLK_PCM … #define PCLK_I2S … #define PCLK_PCM … #define ACLK_ADMA … #define AUD_NR_CLK … #endif /* _DT_BINDINGS_CLOCK_EXYNOS7_H */
Codebase Browser
linux