/* SPDX-License-Identifier: GPL-2.0-only */ /* * tegra210_admaif.h - Tegra ADMAIF registers * * Copyright (c) 2020 NVIDIA CORPORATION. All rights reserved. * */ #ifndef __TEGRA_ADMAIF_H__ #define __TEGRA_ADMAIF_H__ #define TEGRA_ADMAIF_CHANNEL_REG_STRIDE … /* Tegra210 specific */ #define TEGRA210_ADMAIF_LAST_REG … #define TEGRA210_ADMAIF_CHANNEL_COUNT … #define TEGRA210_ADMAIF_RX_BASE … #define TEGRA210_ADMAIF_TX_BASE … #define TEGRA210_ADMAIF_GLOBAL_BASE … /* Tegra186 specific */ #define TEGRA186_ADMAIF_LAST_REG … #define TEGRA186_ADMAIF_CHANNEL_COUNT … #define TEGRA186_ADMAIF_RX_BASE … #define TEGRA186_ADMAIF_TX_BASE … #define TEGRA186_ADMAIF_GLOBAL_BASE … /* Global registers */ #define TEGRA_ADMAIF_GLOBAL_ENABLE … #define TEGRA_ADMAIF_GLOBAL_CG_0 … #define TEGRA_ADMAIF_GLOBAL_STATUS … #define TEGRA_ADMAIF_GLOBAL_RX_ENABLE_STATUS … #define TEGRA_ADMAIF_GLOBAL_TX_ENABLE_STATUS … /* RX channel registers */ #define TEGRA_ADMAIF_RX_ENABLE … #define TEGRA_ADMAIF_RX_SOFT_RESET … #define TEGRA_ADMAIF_RX_STATUS … #define TEGRA_ADMAIF_RX_INT_STATUS … #define TEGRA_ADMAIF_RX_INT_MASK … #define TEGRA_ADMAIF_RX_INT_SET … #define TEGRA_ADMAIF_RX_INT_CLEAR … #define TEGRA_ADMAIF_CH_ACIF_RX_CTRL … #define TEGRA_ADMAIF_RX_FIFO_CTRL … #define TEGRA_ADMAIF_RX_FIFO_READ … /* TX channel registers */ #define TEGRA_ADMAIF_TX_ENABLE … #define TEGRA_ADMAIF_TX_SOFT_RESET … #define TEGRA_ADMAIF_TX_STATUS … #define TEGRA_ADMAIF_TX_INT_STATUS … #define TEGRA_ADMAIF_TX_INT_MASK … #define TEGRA_ADMAIF_TX_INT_SET … #define TEGRA_ADMAIF_TX_INT_CLEAR … #define TEGRA_ADMAIF_CH_ACIF_TX_CTRL … #define TEGRA_ADMAIF_TX_FIFO_CTRL … #define TEGRA_ADMAIF_TX_FIFO_WRITE … /* Bit fields */ #define PACK8_EN_SHIFT … #define PACK8_EN_MASK … #define PACK8_EN … #define PACK16_EN_SHIFT … #define PACK16_EN_MASK … #define PACK16_EN … #define TX_ENABLE_SHIFT … #define TX_ENABLE_MASK … #define TX_ENABLE … #define RX_ENABLE_SHIFT … #define RX_ENABLE_MASK … #define RX_ENABLE … #define SW_RESET_MASK … #define SW_RESET … /* Default values - Tegra210 */ #define TEGRA210_ADMAIF_RX1_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_RX2_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_RX3_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_RX4_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_RX5_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_RX6_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_RX7_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_RX8_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_RX9_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_RX10_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_TX1_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_TX2_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_TX3_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_TX4_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_TX5_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_TX6_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_TX7_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_TX8_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_TX9_FIFO_CTRL_REG_DEFAULT … #define TEGRA210_ADMAIF_TX10_FIFO_CTRL_REG_DEFAULT … /* Default values - Tegra186 */ #define TEGRA186_ADMAIF_RX1_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX2_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX3_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX4_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX5_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX6_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX7_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX8_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX9_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX10_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX11_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX12_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX13_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX14_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX15_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX16_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX17_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX18_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX19_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_RX20_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX1_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX2_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX3_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX4_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX5_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX6_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX7_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX8_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX9_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX10_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX11_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX12_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX13_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX14_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX15_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX16_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX17_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX18_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX19_FIFO_CTRL_REG_DEFAULT … #define TEGRA186_ADMAIF_TX20_FIFO_CTRL_REG_DEFAULT … enum { … }; enum { … }; struct tegra_admaif_soc_data { … }; struct tegra_admaif { … }; #endif
Codebase Browser
linux