#ifndef _pcie_6_1_0_OFFSET_HEADER
#define _pcie_6_1_0_OFFSET_HEADER
#define regDXIO_HWDID …
#define regDXIO_HWDID_BASE_IDX …
#define regDXIO_LINKAGE_LANEGRP …
#define regDXIO_LINKAGE_LANEGRP_BASE_IDX …
#define regDXIO_LINKAGE_KPDMX …
#define regDXIO_LINKAGE_KPDMX_BASE_IDX …
#define regDXIO_LINKAGE_KPMX …
#define regDXIO_LINKAGE_KPFIFO …
#define regDXIO_LINKAGE_KPNP …
#define regMAC_CAPABILITIES1 …
#define regMAC_CAPABILITIES1_BASE_IDX …
#define regMAC_CAPABILITIES2 …
#define regMAC_CAPABILITIES2_BASE_IDX …
#define regCOMMAND …
#define regCOMMAND_BASE_IDX …
#define regSTATUS …
#define regSTATUS_BASE_IDX …
#define regLATENCY …
#define regLATENCY_BASE_IDX …
#define regHEADER …
#define regHEADER_BASE_IDX …
#define regPCIE_LANE_ERROR_STATUS …
#define regPCIE_LANE_ERROR_STATUS_BASE_IDX …
#define regPCIE_LANE_0_EQUALIZATION_CNTL …
#define regPCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_1_EQUALIZATION_CNTL …
#define regPCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_2_EQUALIZATION_CNTL …
#define regPCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_3_EQUALIZATION_CNTL …
#define regPCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_4_EQUALIZATION_CNTL …
#define regPCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_5_EQUALIZATION_CNTL …
#define regPCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_6_EQUALIZATION_CNTL …
#define regPCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_7_EQUALIZATION_CNTL …
#define regPCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_8_EQUALIZATION_CNTL …
#define regPCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_9_EQUALIZATION_CNTL …
#define regPCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_10_EQUALIZATION_CNTL …
#define regPCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_11_EQUALIZATION_CNTL …
#define regPCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_12_EQUALIZATION_CNTL …
#define regPCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_13_EQUALIZATION_CNTL …
#define regPCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_14_EQUALIZATION_CNTL …
#define regPCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LANE_15_EQUALIZATION_CNTL …
#define regPCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX …
#define regPCIE_LTR_ENH_CAP_LIST …
#define regPCIE_LTR_ENH_CAP_LIST_BASE_IDX …
#define regPCIE_LTR_CAP …
#define regPCIE_LTR_CAP_BASE_IDX …
#define regPCIE_L1_PM_SUB_CAP_LIST …
#define regPCIE_L1_PM_SUB_CAP_LIST_BASE_IDX …
#define regPCIE_L1_PM_SUB_CAP …
#define regPCIE_L1_PM_SUB_CAP_BASE_IDX …
#define regPCIE_L1_PM_SUB_CNTL …
#define regPCIE_L1_PM_SUB_CNTL_BASE_IDX …
#define regPCIE_L1_PM_SUB_CNTL2 …
#define regPCIE_L1_PM_SUB_CNTL2_BASE_IDX …
#define regPCIE_MARGINING_ENH_CAP_LIST …
#define regPCIE_MARGINING_ENH_CAP_LIST_BASE_IDX …
#define regPCIEP_RESERVED …
#define regPCIEP_RESERVED_BASE_IDX …
#define regPCIEP_SCRATCH …
#define regPCIEP_SCRATCH_BASE_IDX …
#define regPCIEP_PORT_CNTL …
#define regPCIEP_PORT_CNTL_BASE_IDX …
#define regPCIE_TX_REQUESTER_ID …
#define regPCIE_TX_REQUESTER_ID_BASE_IDX …
#define regPCIE_P_PORT_LANE_STATUS …
#define regPCIE_P_PORT_LANE_STATUS_BASE_IDX …
#define regPCIE_ERR_CNTL …
#define regPCIE_ERR_CNTL_BASE_IDX …
#define regPCIE_RX_CNTL …
#define regPCIE_RX_CNTL_BASE_IDX …
#define regPCIE_RX_EXPECTED_SEQNUM …
#define regPCIE_RX_EXPECTED_SEQNUM_BASE_IDX …
#define regPCIE_RX_VENDOR_SPECIFIC …
#define regPCIE_RX_VENDOR_SPECIFIC_BASE_IDX …
#define regPCIE_RX_CNTL3 …
#define regPCIE_RX_CNTL3_BASE_IDX …
#define regPCIE_RX_CREDITS_ALLOCATED_P …
#define regPCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX …
#define regPCIE_RX_CREDITS_ALLOCATED_NP …
#define regPCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX …
#define regPCIE_RX_CREDITS_ALLOCATED_CPL …
#define regPCIE_RX_CREDITS_ALLOCATED_CPL_BASE_IDX …
#define regPCIEP_ERROR_INJECT_PHYSICAL …
#define regPCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX …
#define regPCIEP_ERROR_INJECT_TRANSACTION …
#define regPCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX …
#define regPCIEP_NAK_COUNTER …
#define regPCIEP_NAK_COUNTER_BASE_IDX …
#define regPCIE_LC_CNTL …
#define regPCIE_LC_CNTL_BASE_IDX …
#define regPCIE_LC_TRAINING_CNTL …
#define regPCIE_LC_TRAINING_CNTL_BASE_IDX …
#define regPCIE_LC_LINK_WIDTH_CNTL …
#define regPCIE_LC_LINK_WIDTH_CNTL_BASE_IDX …
#define regPCIE_LC_N_FTS_CNTL …
#define regPCIE_LC_N_FTS_CNTL_BASE_IDX …
#define regPCIE_LC_SPEED_CNTL …
#define regPCIE_LC_SPEED_CNTL_BASE_IDX …
#define regPCIE_LC_STATE0 …
#define regPCIE_LC_STATE0_BASE_IDX …
#define regPCIE_LC_STATE1 …
#define regPCIE_LC_STATE1_BASE_IDX …
#define regPCIE_LC_STATE2 …
#define regPCIE_LC_STATE2_BASE_IDX …
#define regPCIE_LC_STATE3 …
#define regPCIE_LC_STATE3_BASE_IDX …
#define regPCIE_LC_STATE4 …
#define regPCIE_LC_STATE4_BASE_IDX …
#define regPCIE_LC_STATE5 …
#define regPCIE_LC_STATE5_BASE_IDX …
#define regPCIE_LC_LINK_MANAGEMENT_CNTL2 …
#define regPCIE_LC_LINK_MANAGEMENT_CNTL2_BASE_IDX …
#define regPCIE_LC_CNTL2 …
#define regPCIE_LC_CNTL2_BASE_IDX …
#define regPCIE_LC_BW_CHANGE_CNTL …
#define regPCIE_LC_BW_CHANGE_CNTL_BASE_IDX …
#define regPCIE_LC_CDR_CNTL …
#define regPCIE_LC_CDR_CNTL_BASE_IDX …
#define regPCIE_LC_LANE_CNTL …
#define regPCIE_LC_LANE_CNTL_BASE_IDX …
#define regPCIE_LC_CNTL3 …
#define regPCIE_LC_CNTL3_BASE_IDX …
#define regPCIE_LC_CNTL4 …
#define regPCIE_LC_CNTL4_BASE_IDX …
#define regPCIE_LC_CNTL5 …
#define regPCIE_LC_CNTL5_BASE_IDX …
#define regPCIE_LC_FORCE_COEFF …
#define regPCIE_LC_FORCE_COEFF_BASE_IDX …
#define regPCIE_LC_BEST_EQ_SETTINGS …
#define regPCIE_LC_BEST_EQ_SETTINGS_BASE_IDX …
#define regPCIE_LC_FORCE_EQ_REQ_COEFF …
#define regPCIE_LC_FORCE_EQ_REQ_COEFF_BASE_IDX …
#define regPCIE_LC_CNTL6 …
#define regPCIE_LC_CNTL6_BASE_IDX …
#define regPCIE_LC_CNTL7 …
#define regPCIE_LC_CNTL7_BASE_IDX …
#define regPCIE_LC_LINK_MANAGEMENT_STATUS …
#define regPCIE_LC_LINK_MANAGEMENT_STATUS_BASE_IDX …
#define regPCIE_LC_LINK_MANAGEMENT_MASK …
#define regPCIE_LC_LINK_MANAGEMENT_MASK_BASE_IDX …
#define regPCIE_LC_LINK_MANAGEMENT_CNTL …
#define regPCIE_LC_LINK_MANAGEMENT_CNTL_BASE_IDX …
#define regPCIEP_STRAP_LC …
#define regPCIEP_STRAP_LC_BASE_IDX …
#define regPCIEP_STRAP_MISC …
#define regPCIEP_STRAP_MISC_BASE_IDX …
#define regPCIEP_STRAP_LC2 …
#define regPCIEP_STRAP_LC2_BASE_IDX …
#define regPCIE_LC_L1_PM_SUBSTATE …
#define regPCIE_LC_L1_PM_SUBSTATE_BASE_IDX …
#define regPCIE_LC_L1_PM_SUBSTATE2 …
#define regPCIE_LC_L1_PM_SUBSTATE2_BASE_IDX …
#define regPCIE_LC_L1_PM_SUBSTATE3 …
#define regPCIE_LC_L1_PM_SUBSTATE3_BASE_IDX …
#define regPCIE_LC_L1_PM_SUBSTATE4 …
#define regPCIE_LC_L1_PM_SUBSTATE4_BASE_IDX …
#define regPCIE_LC_L1_PM_SUBSTATE5 …
#define regPCIE_LC_L1_PM_SUBSTATE5_BASE_IDX …
#define regPCIEP_BCH_ECC_CNTL …
#define regPCIEP_BCH_ECC_CNTL_BASE_IDX …
#define regPCIE_LC_CNTL8 …
#define regPCIE_LC_CNTL8_BASE_IDX …
#define regPCIE_LC_CNTL9 …
#define regPCIE_LC_CNTL9_BASE_IDX …
#define regPCIE_LC_FORCE_COEFF2 …
#define regPCIE_LC_FORCE_COEFF2_BASE_IDX …
#define regPCIE_LC_FORCE_EQ_REQ_COEFF2 …
#define regPCIE_LC_FORCE_EQ_REQ_COEFF2_BASE_IDX …
#define regPCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES …
#define regPCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX …
#define regPCIE_LC_CNTL10 …
#define regPCIE_LC_CNTL10_BASE_IDX …
#define regPCIE_LC_EQ_CNTL_8GT …
#define regPCIE_LC_EQ_CNTL_8GT_BASE_IDX …
#define regPCIE_LC_EQ_CNTL_16GT …
#define regPCIE_LC_EQ_CNTL_16GT_BASE_IDX …
#define regPCIE_LC_SAVE_RESTORE_1 …
#define regPCIE_LC_SAVE_RESTORE_1_BASE_IDX …
#define regPCIE_LC_SAVE_RESTORE_2 …
#define regPCIE_LC_SAVE_RESTORE_2_BASE_IDX …
#define regPCIE_LC_SAVE_RESTORE_3 …
#define regPCIE_LC_SAVE_RESTORE_3_BASE_IDX …
#define regPCIE_LC_EQ_CNTL_32GT …
#define regPCIE_LC_EQ_CNTL_32GT_BASE_IDX …
#define regPCIE_LC_PRESET_MASK_CNTL …
#define regPCIE_LC_PRESET_MASK_CNTL_BASE_IDX …
#define regPCIE_LC_RXRECOVER_RXSTANDBY_CNTL …
#define regPCIE_LC_RXRECOVER_RXSTANDBY_CNTL_BASE_IDX …
#define regPCIE_LC_CNTL11 …
#define regPCIE_LC_CNTL11_BASE_IDX …
#define regPCIE_LC_CNTL12 …
#define regPCIE_LC_CNTL12_BASE_IDX …
#define regPCIE_LC_SPEED_CNTL2 …
#define regPCIE_LC_SPEED_CNTL2_BASE_IDX …
#define regPCIE_LC_FORCE_COEFF3 …
#define regPCIE_LC_FORCE_COEFF3_BASE_IDX …
#define regPCIE_LC_FORCE_EQ_REQ_COEFF3 …
#define regPCIE_LC_FORCE_EQ_REQ_COEFF3_BASE_IDX …
#define regPCIE_LC_LINK_MANAGEMENT_CNTL3 …
#define regPCIE_LC_LINK_MANAGEMENT_CNTL3_BASE_IDX …
#define regPCIE_LC_Z10_IDLE_CNTL …
#define regPCIE_LC_Z10_IDLE_CNTL_BASE_IDX …
#define regPCIE_LC_TRANMIT_FIFO_CDC_CNTL …
#define regPCIE_LC_TRANMIT_FIFO_CDC_CNTL_BASE_IDX …
#define regPCIE_LC_CNTL13 …
#define regPCIE_LC_CNTL13_BASE_IDX …
#define regPCIE_LC_SWDS_CNTL …
#define regPCIE_LC_SWDS_CNTL_BASE_IDX …
#define regPCIE_TX_SEQ …
#define regPCIE_TX_SEQ_BASE_IDX …
#define regPCIE_TX_REPLAY …
#define regPCIE_TX_REPLAY_BASE_IDX …
#define regPCIE_TX_ACK_LATENCY_LIMIT …
#define regPCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX …
#define regPCIE_TX_CREDITS_FCU_THRESHOLD …
#define regPCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX …
#define regPCIE_TX_VENDOR_SPECIFIC …
#define regPCIE_TX_VENDOR_SPECIFIC_BASE_IDX …
#define regPCIE_TX_NOP_DLLP …
#define regPCIE_TX_NOP_DLLP_BASE_IDX …
#define regPCIE_TX_REQUEST_NUM_CNTL …
#define regPCIE_TX_REQUEST_NUM_CNTL_BASE_IDX …
#define regPCIE_TX_CREDITS_ADVT_P …
#define regPCIE_TX_CREDITS_ADVT_P_BASE_IDX …
#define regPCIE_TX_CREDITS_ADVT_NP …
#define regPCIE_TX_CREDITS_ADVT_NP_BASE_IDX …
#define regPCIE_TX_CREDITS_ADVT_CPL …
#define regPCIE_TX_CREDITS_ADVT_CPL_BASE_IDX …
#define regPCIE_TX_CREDITS_INIT_P …
#define regPCIE_TX_CREDITS_INIT_P_BASE_IDX …
#define regPCIE_TX_CREDITS_INIT_NP …
#define regPCIE_TX_CREDITS_INIT_NP_BASE_IDX …
#define regPCIE_TX_CREDITS_INIT_CPL …
#define regPCIE_TX_CREDITS_INIT_CPL_BASE_IDX …
#define regPCIE_TX_CREDITS_STATUS …
#define regPCIE_TX_CREDITS_STATUS_BASE_IDX …
#define regPCIE_FC_P …
#define regPCIE_FC_P_BASE_IDX …
#define regPCIE_FC_NP …
#define regPCIE_FC_NP_BASE_IDX …
#define regPCIE_FC_CPL …
#define regPCIE_FC_CPL_BASE_IDX …
#define regPCIE_FC_P_VC1 …
#define regPCIE_FC_P_VC1_BASE_IDX …
#define regPCIE_FC_NP_VC1 …
#define regPCIE_FC_NP_VC1_BASE_IDX …
#define regPCIE_FC_CPL_VC1 …
#define regPCIE_FC_CPL_VC1_BASE_IDX …
#define regPCIE_RESERVED …
#define regPCIE_RESERVED_BASE_IDX …
#define regPCIE_SCRATCH …
#define regPCIE_SCRATCH_BASE_IDX …
#define regPCIE_RX_NUM_NAK …
#define regPCIE_RX_NUM_NAK_BASE_IDX …
#define regPCIE_RX_NUM_NAK_GENERATED …
#define regPCIE_RX_NUM_NAK_GENERATED_BASE_IDX …
#define regPCIE_CNTL …
#define regPCIE_CNTL_BASE_IDX …
#define regPCIE_CONFIG_CNTL …
#define regPCIE_CONFIG_CNTL_BASE_IDX …
#define regPCIE_DEBUG_CNTL …
#define regPCIE_DEBUG_CNTL_BASE_IDX …
#define regPCIE_RX_CNTL5 …
#define regPCIE_RX_CNTL5_BASE_IDX …
#define regPCIE_RX_CNTL4 …
#define regPCIE_RX_CNTL4_BASE_IDX …
#define regPCIE_COMMON_AER_MASK …
#define regPCIE_COMMON_AER_MASK_BASE_IDX …
#define regPCIE_CNTL2 …
#define regPCIE_CNTL2_BASE_IDX …
#define regPCIE_RX_CNTL2 …
#define regPCIE_RX_CNTL2_BASE_IDX …
#define regPCIE_CI_CNTL …
#define regPCIE_CI_CNTL_BASE_IDX …
#define regPCIE_BUS_CNTL …
#define regPCIE_BUS_CNTL_BASE_IDX …
#define regPCIE_LC_STATE6 …
#define regPCIE_LC_STATE6_BASE_IDX …
#define regPCIE_LC_STATE7 …
#define regPCIE_LC_STATE7_BASE_IDX …
#define regPCIE_LC_STATE8 …
#define regPCIE_LC_STATE8_BASE_IDX …
#define regPCIE_LC_STATE9 …
#define regPCIE_LC_STATE9_BASE_IDX …
#define regPCIE_LC_STATE10 …
#define regPCIE_LC_STATE10_BASE_IDX …
#define regPCIE_LC_STATE11 …
#define regPCIE_LC_STATE11_BASE_IDX …
#define regPCIE_LC_STATUS1 …
#define regPCIE_LC_STATUS1_BASE_IDX …
#define regPCIE_LC_STATUS2 …
#define regPCIE_LC_STATUS2_BASE_IDX …
#define regPCIE_WPR_CNTL …
#define regPCIE_WPR_CNTL_BASE_IDX …
#define regPCIE_RX_LAST_TLP0 …
#define regPCIE_RX_LAST_TLP0_BASE_IDX …
#define regPCIE_RX_LAST_TLP1 …
#define regPCIE_RX_LAST_TLP1_BASE_IDX …
#define regPCIE_RX_LAST_TLP2 …
#define regPCIE_RX_LAST_TLP2_BASE_IDX …
#define regPCIE_RX_LAST_TLP3 …
#define regPCIE_RX_LAST_TLP3_BASE_IDX …
#define regPCIE_I2C_REG_ADDR_EXPAND …
#define regPCIE_I2C_REG_ADDR_EXPAND_BASE_IDX …
#define regPCIE_I2C_REG_DATA …
#define regPCIE_I2C_REG_DATA_BASE_IDX …
#define regPCIE_CFG_CNTL …
#define regPCIE_CFG_CNTL_BASE_IDX …
#define regPCIE_LC_PM_CNTL …
#define regPCIE_LC_PM_CNTL_BASE_IDX …
#define regPCIE_LC_PM_CNTL2 …
#define regPCIE_LC_PM_CNTL2_BASE_IDX …
#define regPCIE_LC_STRAP_BUFF_CNTL …
#define regPCIE_LC_STRAP_BUFF_CNTL_BASE_IDX …
#define regPCIE_P_CNTL …
#define regPCIE_P_CNTL_BASE_IDX …
#define regPCIE_P_BUF_STATUS …
#define regPCIE_P_BUF_STATUS_BASE_IDX …
#define regPCIE_P_DECODER_STATUS …
#define regPCIE_P_DECODER_STATUS_BASE_IDX …
#define regPCIE_P_MISC_STATUS …
#define regPCIE_P_MISC_STATUS_BASE_IDX …
#define regPCIE_P_RCV_L0S_FTS_DET …
#define regPCIE_P_RCV_L0S_FTS_DET_BASE_IDX …
#define regPCIE_RX_AD …
#define regPCIE_RX_AD_BASE_IDX …
#define regPCIE_SDP_CTRL …
#define regPCIE_SDP_CTRL_BASE_IDX …
#define regPCIE_SDP_SWUS_SLV_ATTR_CTRL …
#define regPCIE_SDP_SWUS_SLV_ATTR_CTRL_BASE_IDX …
#define regPCIE_SDP_CTRL2 …
#define regPCIE_SDP_CTRL2_BASE_IDX …
#define regPCIE_PERF_COUNT_CNTL …
#define regPCIE_PERF_COUNT_CNTL_BASE_IDX …
#define regPCIE_PERF_CNTL_TXCLK1 …
#define regPCIE_PERF_CNTL_TXCLK1_BASE_IDX …
#define regPCIE_PERF_COUNT0_TXCLK1 …
#define regPCIE_PERF_COUNT0_TXCLK1_BASE_IDX …
#define regPCIE_PERF_COUNT1_TXCLK1 …
#define regPCIE_PERF_COUNT1_TXCLK1_BASE_IDX …
#define regPCIE_PERF_CNTL_TXCLK2 …
#define regPCIE_PERF_CNTL_TXCLK2_BASE_IDX …
#define regPCIE_PERF_COUNT0_TXCLK2 …
#define regPCIE_PERF_COUNT0_TXCLK2_BASE_IDX …
#define regPCIE_PERF_COUNT1_TXCLK2 …
#define regPCIE_PERF_COUNT1_TXCLK2_BASE_IDX …
#define regPCIE_PERF_CNTL_TXCLK3 …
#define regPCIE_PERF_CNTL_TXCLK3_BASE_IDX …
#define regPCIE_PERF_COUNT0_TXCLK3 …
#define regPCIE_PERF_COUNT0_TXCLK3_BASE_IDX …
#define regPCIE_PERF_COUNT1_TXCLK3 …
#define regPCIE_PERF_COUNT1_TXCLK3_BASE_IDX …
#define regPCIE_PERF_CNTL_TXCLK4 …
#define regPCIE_PERF_CNTL_TXCLK4_BASE_IDX …
#define regPCIE_PERF_COUNT0_TXCLK4 …
#define regPCIE_PERF_COUNT0_TXCLK4_BASE_IDX …
#define regPCIE_PERF_COUNT1_TXCLK4 …
#define regPCIE_PERF_COUNT1_TXCLK4_BASE_IDX …
#define regPCIE_PERF_CNTL_EVENT_LC_PORT_SEL …
#define regPCIE_PERF_CNTL_EVENT_LC_PORT_SEL_BASE_IDX …
#define regPCIE_PERF_CNTL_EVENT_CI_PORT_SEL …
#define regPCIE_PERF_CNTL_EVENT_CI_PORT_SEL_BASE_IDX …
#define regPCIE_PERF_CNTL_TXCLK5 …
#define regPCIE_PERF_CNTL_TXCLK5_BASE_IDX …
#define regPCIE_PERF_COUNT0_TXCLK5 …
#define regPCIE_PERF_COUNT0_TXCLK5_BASE_IDX …
#define regPCIE_PERF_COUNT1_TXCLK5 …
#define regPCIE_PERF_COUNT1_TXCLK5_BASE_IDX …
#define regPCIE_PERF_CNTL_TXCLK6 …
#define regPCIE_PERF_CNTL_TXCLK6_BASE_IDX …
#define regPCIE_PERF_COUNT0_TXCLK6 …
#define regPCIE_PERF_COUNT0_TXCLK6_BASE_IDX …
#define regPCIE_PERF_COUNT1_TXCLK6 …
#define regPCIE_PERF_COUNT1_TXCLK6_BASE_IDX …
#define regPCIE_STRAP_F0 …
#define regPCIE_STRAP_F0_BASE_IDX …
#define regPCIE_STRAP_MISC …
#define regPCIE_STRAP_MISC_BASE_IDX …
#define regPCIE_STRAP_MISC2 …
#define regPCIE_STRAP_MISC2_BASE_IDX …
#define regPCIE_STRAP_PI …
#define regPCIE_STRAP_PI_BASE_IDX …
#define regPCIE_STRAP_I2C_BD …
#define regPCIE_STRAP_I2C_BD_BASE_IDX …
#define regPCIE_PRBS_CLR …
#define regPCIE_PRBS_CLR_BASE_IDX …
#define regPCIE_PRBS_STATUS1 …
#define regPCIE_PRBS_STATUS1_BASE_IDX …
#define regPCIE_PRBS_STATUS2 …
#define regPCIE_PRBS_STATUS2_BASE_IDX …
#define regPCIE_PRBS_FREERUN …
#define regPCIE_PRBS_FREERUN_BASE_IDX …
#define regPCIE_PRBS_MISC …
#define regPCIE_PRBS_MISC_BASE_IDX …
#define regPCIE_PRBS_USER_PATTERN …
#define regPCIE_PRBS_USER_PATTERN_BASE_IDX …
#define regPCIE_PRBS_LO_BITCNT …
#define regPCIE_PRBS_LO_BITCNT_BASE_IDX …
#define regPCIE_PRBS_HI_BITCNT …
#define regPCIE_PRBS_HI_BITCNT_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_0 …
#define regPCIE_PRBS_ERRCNT_0_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_1 …
#define regPCIE_PRBS_ERRCNT_1_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_2 …
#define regPCIE_PRBS_ERRCNT_2_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_3 …
#define regPCIE_PRBS_ERRCNT_3_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_4 …
#define regPCIE_PRBS_ERRCNT_4_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_5 …
#define regPCIE_PRBS_ERRCNT_5_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_6 …
#define regPCIE_PRBS_ERRCNT_6_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_7 …
#define regPCIE_PRBS_ERRCNT_7_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_8 …
#define regPCIE_PRBS_ERRCNT_8_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_9 …
#define regPCIE_PRBS_ERRCNT_9_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_10 …
#define regPCIE_PRBS_ERRCNT_10_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_11 …
#define regPCIE_PRBS_ERRCNT_11_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_12 …
#define regPCIE_PRBS_ERRCNT_12_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_13 …
#define regPCIE_PRBS_ERRCNT_13_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_14 …
#define regPCIE_PRBS_ERRCNT_14_BASE_IDX …
#define regPCIE_PRBS_ERRCNT_15 …
#define regPCIE_PRBS_ERRCNT_15_BASE_IDX …
#define regSWRST_COMMAND_STATUS …
#define regSWRST_COMMAND_STATUS_BASE_IDX …
#define regSWRST_GENERAL_CONTROL …
#define regSWRST_GENERAL_CONTROL_BASE_IDX …
#define regSWRST_COMMAND_0 …
#define regSWRST_COMMAND_0_BASE_IDX …
#define regSWRST_COMMAND_1 …
#define regSWRST_COMMAND_1_BASE_IDX …
#define regSWRST_CONTROL_0 …
#define regSWRST_CONTROL_0_BASE_IDX …
#define regSWRST_CONTROL_1 …
#define regSWRST_CONTROL_1_BASE_IDX …
#define regSWRST_CONTROL_2 …
#define regSWRST_CONTROL_2_BASE_IDX …
#define regSWRST_CONTROL_3 …
#define regSWRST_CONTROL_3_BASE_IDX …
#define regSWRST_CONTROL_4 …
#define regSWRST_CONTROL_4_BASE_IDX …
#define regSWRST_CONTROL_5 …
#define regSWRST_CONTROL_5_BASE_IDX …
#define regSWRST_CONTROL_6 …
#define regSWRST_CONTROL_6_BASE_IDX …
#define regSWRST_EP_COMMAND_0 …
#define regSWRST_EP_COMMAND_0_BASE_IDX …
#define regSWRST_EP_CONTROL_0 …
#define regSWRST_EP_CONTROL_0_BASE_IDX …
#define regCPM_CONTROL …
#define regCPM_CONTROL_BASE_IDX …
#define regCPM_SPLIT_CONTROL …
#define regCPM_SPLIT_CONTROL_BASE_IDX …
#define regCPM_CONTROL_EXT …
#define regCPM_CONTROL_EXT_BASE_IDX …
#define regCLKREQB_PAD_CNTL …
#define regCLKREQB_PAD_CNTL_BASE_IDX …
#define regSMN_APERTURE_ID_A …
#define regSMN_APERTURE_ID_A_BASE_IDX …
#define regSMN_APERTURE_ID_B …
#define regSMN_APERTURE_ID_B_BASE_IDX …
#define regLNCNT_CONTROL …
#define regLNCNT_CONTROL_BASE_IDX …
#define regSMU_INT_PIN_SHARING_PORT_INDICATOR …
#define regSMU_INT_PIN_SHARING_PORT_INDICATOR_BASE_IDX …
#define regPCIE_PGMST_CNTL …
#define regPCIE_PGMST_CNTL_BASE_IDX …
#define regPCIE_PGSLV_CNTL …
#define regPCIE_PGSLV_CNTL_BASE_IDX …
#define regLC_CPM_CONTROL_0 …
#define regLC_CPM_CONTROL_0_BASE_IDX …
#define regLC_CPM_CONTROL_1 …
#define regLC_CPM_CONTROL_1_BASE_IDX …
#define regPCIE_RXMARGIN_CONTROL_CAPABILITIES …
#define regPCIE_RXMARGIN_CONTROL_CAPABILITIES_BASE_IDX …
#define regPCIE_RXMARGIN_1_SETTINGS …
#define regPCIE_RXMARGIN_1_SETTINGS_BASE_IDX …
#define regPCIE_RXMARGIN_2_SETTINGS …
#define regPCIE_RXMARGIN_2_SETTINGS_BASE_IDX …
#define regPCIE_LC_DEBUG_CNTL …
#define regPCIE_LC_DEBUG_CNTL_BASE_IDX …
#define regSMU_INT_PIN_SHARING_PORT_INDICATOR_TWO …
#define regSMU_INT_PIN_SHARING_PORT_INDICATOR_TWO_BASE_IDX …
#define regPCIE_LC_DESKEW_CNTL …
#define regPCIE_LC_DESKEW_CNTL_BASE_IDX …
#define regPCIE_TX_LAST_TLP0 …
#define regPCIE_TX_LAST_TLP0_BASE_IDX …
#define regPCIE_TX_LAST_TLP1 …
#define regPCIE_TX_LAST_TLP1_BASE_IDX …
#define regPCIE_TX_LAST_TLP2 …
#define regPCIE_TX_LAST_TLP2_BASE_IDX …
#define regPCIE_TX_LAST_TLP3 …
#define regPCIE_TX_LAST_TLP3_BASE_IDX …
#define regPCIE_TX_TRACKING_ADDR_LO …
#define regPCIE_TX_TRACKING_ADDR_LO_BASE_IDX …
#define regPCIE_TX_TRACKING_ADDR_HI …
#define regPCIE_TX_TRACKING_ADDR_HI_BASE_IDX …
#define regPCIE_TX_TRACKING_CTRL_STATUS …
#define regPCIE_TX_TRACKING_CTRL_STATUS_BASE_IDX …
#define regPCIE_TX_CTRL_4 …
#define regPCIE_TX_CTRL_4_BASE_IDX …
#define regPCIE_TX_STATUS …
#define regPCIE_TX_STATUS_BASE_IDX …
#define regPCIE_TX_F0_ATTR_CNTL …
#define regPCIE_TX_F0_ATTR_CNTL_BASE_IDX …
#define regPCIE_TX_SWUS_ATTR_CNTL …
#define regPCIE_TX_SWUS_ATTR_CNTL_BASE_IDX …
#define regPCIE_BW_BY_UNITID …
#define regPCIE_BW_BY_UNITID_BASE_IDX …
#define regPCIE_MST_CTRL_1 …
#define regPCIE_MST_CTRL_1_BASE_IDX …
#define regPCIE_HIP_REG0 …
#define regPCIE_HIP_REG0_BASE_IDX …
#define regPCIE_HIP_REG1 …
#define regPCIE_HIP_REG1_BASE_IDX …
#define regPCIE_HIP_REG2 …
#define regPCIE_HIP_REG2_BASE_IDX …
#define regPCIE_HIP_REG3 …
#define regPCIE_HIP_REG3_BASE_IDX …
#define regPCIE_HIP_REG4 …
#define regPCIE_HIP_REG4_BASE_IDX …
#define regPCIE_HIP_REG5 …
#define regPCIE_HIP_REG5_BASE_IDX …
#define regPCIE_HIP_REG6 …
#define regPCIE_HIP_REG6_BASE_IDX …
#define regPCIE_HIP_REG7 …
#define regPCIE_HIP_REG7_BASE_IDX …
#define regPCIE_HIP_REG8 …
#define regPCIE_HIP_REG8_BASE_IDX …
#define regPCIE_PERF_CNTL_TXCLK7 …
#define regPCIE_PERF_CNTL_TXCLK7_BASE_IDX …
#define regPCIE_PERF_COUNT0_TXCLK7 …
#define regPCIE_PERF_COUNT0_TXCLK7_BASE_IDX …
#define regPCIE_PERF_COUNT1_TXCLK7 …
#define regPCIE_PERF_COUNT1_TXCLK7_BASE_IDX …
#define regPCIE_PERF_CNTL_TXCLK8 …
#define regPCIE_PERF_CNTL_TXCLK8_BASE_IDX …
#define regPCIE_PERF_COUNT0_TXCLK8 …
#define regPCIE_PERF_COUNT0_TXCLK8_BASE_IDX …
#define regPCIE_PERF_COUNT1_TXCLK8 …
#define regPCIE_PERF_COUNT1_TXCLK8_BASE_IDX …
#define regPCIE_PERF_CNTL_TXCLK9 …
#define regPCIE_PERF_CNTL_TXCLK9_BASE_IDX …
#define regPCIE_PERF_COUNT0_TXCLK9 …
#define regPCIE_PERF_COUNT0_TXCLK9_BASE_IDX …
#define regPCIE_PERF_COUNT1_TXCLK9 …
#define regPCIE_PERF_COUNT1_TXCLK9_BASE_IDX …
#define regPCIE_PERF_CNTL_TXCLK10 …
#define regPCIE_PERF_CNTL_TXCLK10_BASE_IDX …
#define regPCIE_PERF_COUNT0_TXCLK10 …
#define regPCIE_PERF_COUNT0_TXCLK10_BASE_IDX …
#define regPCIE_PERF_COUNT1_TXCLK10 …
#define regPCIE_PERF_COUNT1_TXCLK10_BASE_IDX …
#define regPCIE_LANE_ERROR_COUNTERS_0 …
#define regPCIE_LANE_ERROR_COUNTERS_0_BASE_IDX …
#define regPCIE_LANE_ERROR_COUNTERS_1 …
#define regPCIE_LANE_ERROR_COUNTERS_1_BASE_IDX …
#define regPCIE_LANE_ERROR_COUNTERS_2 …
#define regPCIE_LANE_ERROR_COUNTERS_2_BASE_IDX …
#define regPCIE_LANE_ERROR_COUNTERS_3 …
#define regPCIE_LANE_ERROR_COUNTERS_3_BASE_IDX …
#define regSMU_PCIE_FENCED1_REG …
#define regSMU_PCIE_FENCED1_REG_BASE_IDX …
#define regSMU_PCIE_FENCED2_REG …
#define regSMU_PCIE_FENCED2_REG_BASE_IDX …
#endif