/* * BIF_5_0 Register documentation * * Copyright (C) 2014 Advanced Micro Devices, Inc. * * Permission is hereby granted, free of charge, to any person obtaining a * copy of this software and associated documentation files (the "Software"), * to deal in the Software without restriction, including without limitation * the rights to use, copy, modify, merge, publish, distribute, sublicense, * and/or sell copies of the Software, and to permit persons to whom the * Software is furnished to do so, subject to the following conditions: * * The above copyright notice and this permission notice shall be included * in all copies or substantial portions of the Software. * * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL * THE COPYRIGHT HOLDER(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN * AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. */ #ifndef BIF_5_0_D_H #define BIF_5_0_D_H #define mmMM_INDEX … #define mmMM_INDEX_HI … #define mmMM_DATA … #define mmCC_BIF_BX_FUSESTRAP0 … #define mmCC_BIF_BX_STRAP2 … #define mmBIF_MM_INDACCESS_CNTL … #define mmBIF_DOORBELL_APER_EN … #define mmBUS_CNTL … #define mmCONFIG_CNTL … #define mmCONFIG_MEMSIZE … #define mmCONFIG_RESERVED … #define mmBIF_IOV_FUNC_IDENTIFIER … #define mmCONFIG_F0_BASE … #define mmCONFIG_APER_SIZE … #define mmCONFIG_REG_APER_SIZE … #define mmBIF_SCRATCH0 … #define mmBIF_SCRATCH1 … #define mmBIF_RLC_INTR_CNTL … #define mmBIF_BME_STATUS … #define mmBIF_ATOMIC_ERR_LOG … #define mmBX_RESET_EN … #define mmMM_CFGREGS_CNTL … #define mmHW_DEBUG … #define mmMASTER_CREDIT_CNTL … #define mmSLAVE_REQ_CREDIT_CNTL … #define mmBX_RESET_CNTL … #define mmINTERRUPT_CNTL … #define mmINTERRUPT_CNTL2 … #define mmBIF_DEBUG_CNTL … #define mmBIF_DEBUG_MUX … #define mmBIF_DEBUG_OUT … #define mmHDP_REG_COHERENCY_FLUSH_CNTL … #define mmHDP_MEM_COHERENCY_FLUSH_CNTL … #define mmCLKREQB_PAD_CNTL … #define mmCLKREQB_PERF_COUNTER … #define mmBIF_XDMA_LO … #define mmBIF_XDMA_HI … #define mmBIF_FEATURES_CONTROL_MISC … #define mmBIF_DOORBELL_CNTL … #define mmBIF_SLVARB_MODE … #define mmBIF_CLK_CTRL … #define mmBIF_FB_EN … #define mmBIF_BUSNUM_CNTL1 … #define mmBIF_BUSNUM_LIST0 … #define mmBIF_BUSNUM_LIST1 … #define mmBIF_BUSNUM_CNTL2 … #define mmBIF_BUSY_DELAY_CNTR … #define mmBIF_PERFMON_CNTL … #define mmBIF_PERFCOUNTER0_RESULT … #define mmBIF_PERFCOUNTER1_RESULT … #define mmSLAVE_HANG_PROTECTION_CNTL … #define mmGPU_HDP_FLUSH_REQ … #define mmGPU_HDP_FLUSH_DONE … #define mmSLAVE_HANG_ERROR … #define mmCAPTURE_HOST_BUSNUM … #define mmHOST_BUSNUM … #define mmPEER_REG_RANGE0 … #define mmPEER_REG_RANGE1 … #define mmPEER0_FB_OFFSET_HI … #define mmPEER0_FB_OFFSET_LO … #define mmPEER1_FB_OFFSET_HI … #define mmPEER1_FB_OFFSET_LO … #define mmPEER2_FB_OFFSET_HI … #define mmPEER2_FB_OFFSET_LO … #define mmPEER3_FB_OFFSET_HI … #define mmPEER3_FB_OFFSET_LO … #define mmDBG_SMB_BYPASS_SRBM_ACCESS … #define mmBIF_MST_TRANS_PENDING … #define mmBIF_SLV_TRANS_PENDING … #define mmBIF_DEVFUNCNUM_LIST0 … #define mmBIF_DEVFUNCNUM_LIST1 … #define mmBACO_CNTL … #define mmBF_ANA_ISO_CNTL … #define mmMEM_TYPE_CNTL … #define mmBIF_BACO_DEBUG … #define mmBIF_BACO_DEBUG_LATCH … #define mmBACO_CNTL_MISC … #define mmSMU_BIF_VDDGFX_PWR_STATUS … #define mmBIF_VDDGFX_GFX0_LOWER … #define mmBIF_VDDGFX_GFX0_UPPER … #define mmBIF_VDDGFX_GFX1_LOWER … #define mmBIF_VDDGFX_GFX1_UPPER … #define mmBIF_VDDGFX_GFX2_LOWER … #define mmBIF_VDDGFX_GFX2_UPPER … #define mmBIF_VDDGFX_GFX3_LOWER … #define mmBIF_VDDGFX_GFX3_UPPER … #define mmBIF_VDDGFX_GFX4_LOWER … #define mmBIF_VDDGFX_GFX4_UPPER … #define mmBIF_VDDGFX_GFX5_LOWER … #define mmBIF_VDDGFX_GFX5_UPPER … #define mmBIF_VDDGFX_RSV1_LOWER … #define mmBIF_VDDGFX_RSV1_UPPER … #define mmBIF_VDDGFX_RSV2_LOWER … #define mmBIF_VDDGFX_RSV2_UPPER … #define mmBIF_VDDGFX_RSV3_LOWER … #define mmBIF_VDDGFX_RSV3_UPPER … #define mmBIF_VDDGFX_RSV4_LOWER … #define mmBIF_VDDGFX_RSV4_UPPER … #define mmBIF_VDDGFX_FB_CMP … #define mmBIF_SMU_INDEX … #define mmBIF_SMU_DATA … #define mmBIF_DOORBELL_GBLAPER1_LOWER … #define mmBIF_DOORBELL_GBLAPER1_UPPER … #define mmBIF_DOORBELL_GBLAPER2_LOWER … #define mmBIF_DOORBELL_GBLAPER2_UPPER … #define mmIMPCTL_RESET … #define mmGARLIC_FLUSH_CNTL … #define mmGARLIC_FLUSH_ADDR_START_0 … #define mmGARLIC_FLUSH_ADDR_START_1 … #define mmGARLIC_FLUSH_ADDR_START_2 … #define mmGARLIC_FLUSH_ADDR_START_3 … #define mmGARLIC_FLUSH_ADDR_START_4 … #define mmGARLIC_FLUSH_ADDR_START_5 … #define mmGARLIC_FLUSH_ADDR_START_6 … #define mmGARLIC_FLUSH_ADDR_START_7 … #define mmGARLIC_FLUSH_ADDR_END_0 … #define mmGARLIC_FLUSH_ADDR_END_1 … #define mmGARLIC_FLUSH_ADDR_END_2 … #define mmGARLIC_FLUSH_ADDR_END_3 … #define mmGARLIC_FLUSH_ADDR_END_4 … #define mmGARLIC_FLUSH_ADDR_END_5 … #define mmGARLIC_FLUSH_ADDR_END_6 … #define mmGARLIC_FLUSH_ADDR_END_7 … #define mmGARLIC_FLUSH_REQ … #define mmGPU_GARLIC_FLUSH_REQ … #define mmGPU_GARLIC_FLUSH_DONE … #define mmREMAP_HDP_MEM_FLUSH_CNTL … #define mmREMAP_HDP_REG_FLUSH_CNTL … #define mmBIOS_SCRATCH_0 … #define mmBIOS_SCRATCH_1 … #define mmBIOS_SCRATCH_2 … #define mmBIOS_SCRATCH_3 … #define mmBIOS_SCRATCH_4 … #define mmBIOS_SCRATCH_5 … #define mmBIOS_SCRATCH_6 … #define mmBIOS_SCRATCH_7 … #define mmBIOS_SCRATCH_8 … #define mmBIOS_SCRATCH_9 … #define mmBIOS_SCRATCH_10 … #define mmBIOS_SCRATCH_11 … #define mmBIOS_SCRATCH_12 … #define mmBIOS_SCRATCH_13 … #define mmBIOS_SCRATCH_14 … #define mmBIOS_SCRATCH_15 … #define mmBIF_RB_CNTL … #define mmBIF_RB_BASE … #define mmBIF_RB_RPTR … #define mmBIF_RB_WPTR … #define mmBIF_RB_WPTR_ADDR_HI … #define mmBIF_RB_WPTR_ADDR_LO … #define mmMAILBOX_INDEX … #define mmMAILBOX_MSGBUF_TRN_DW0 … #define mmMAILBOX_MSGBUF_TRN_DW1 … #define mmMAILBOX_MSGBUF_TRN_DW2 … #define mmMAILBOX_MSGBUF_TRN_DW3 … #define mmMAILBOX_MSGBUF_RCV_DW0 … #define mmMAILBOX_MSGBUF_RCV_DW1 … #define mmMAILBOX_MSGBUF_RCV_DW2 … #define mmMAILBOX_MSGBUF_RCV_DW3 … #define mmMAILBOX_CONTROL … #define mmMAILBOX_INT_CNTL … #define mmBIF_VIRT_RESET_REQ … #define mmVM_INIT_STATUS … #define mmBIF_GPUIOV_RESET_NOTIFICATION … #define mmBIF_GPUIOV_VM_INIT_STATUS … #define mmBIF_GPUIOV_FB_TOTAL_FB_INFO … #define mmBIF_GPUIOV_GPU_IDLE_LATENCY … #define mmBIF_GPUIOV_MMIO_MAP_RANGE0 … #define mmBIF_GPUIOV_MMIO_MAP_RANGE1 … #define mmBIF_GPUIOV_MMIO_MAP_RANGE2 … #define mmBIF_GPUIOV_MMIO_MAP_RANGE3 … #define mmBIF_GPUIOV_MMIO_MAP_RANGE4 … #define mmBIF_GPUIOV_MMIO_MAP_RANGE5 … #define mmBIF_GPU_IDLE_LATENCY … #define mmBIF_MMIO_MAP_RANGE0 … #define mmBIF_MMIO_MAP_RANGE1 … #define mmBIF_MMIO_MAP_RANGE2 … #define mmBIF_MMIO_MAP_RANGE3 … #define mmBIF_MMIO_MAP_RANGE4 … #define mmBIF_MMIO_MAP_RANGE5 … #define mmVENDOR_ID … #define mmDEVICE_ID … #define mmCOMMAND … #define mmSTATUS … #define mmREVISION_ID … #define mmPROG_INTERFACE … #define mmSUB_CLASS … #define mmBASE_CLASS … #define mmCACHE_LINE … #define mmLATENCY … #define mmHEADER … #define mmBIST … #define mmBASE_ADDR_1 … #define mmBASE_ADDR_2 … #define mmBASE_ADDR_3 … #define mmBASE_ADDR_4 … #define mmBASE_ADDR_5 … #define mmBASE_ADDR_6 … #define mmROM_BASE_ADDR … #define mmCAP_PTR … #define mmINTERRUPT_LINE … #define mmINTERRUPT_PIN … #define mmADAPTER_ID … #define mmMIN_GRANT … #define mmMAX_LATENCY … #define mmVENDOR_CAP_LIST … #define mmADAPTER_ID_W … #define mmPMI_CAP_LIST … #define mmPMI_CAP … #define mmPMI_STATUS_CNTL … #define mmPCIE_CAP_LIST … #define mmPCIE_CAP … #define mmDEVICE_CAP … #define mmDEVICE_CNTL … #define mmDEVICE_STATUS … #define mmLINK_CAP … #define mmLINK_CNTL … #define mmLINK_STATUS … #define mmDEVICE_CAP2 … #define mmDEVICE_CNTL2 … #define mmDEVICE_STATUS2 … #define mmLINK_CAP2 … #define mmLINK_CNTL2 … #define mmLINK_STATUS2 … #define mmMSI_CAP_LIST … #define mmMSI_MSG_CNTL … #define mmMSI_MSG_ADDR_LO … #define mmMSI_MSG_ADDR_HI … #define mmMSI_MSG_DATA_64 … #define mmMSI_MSG_DATA … #define mmMSI_MASK … #define mmMSI_PENDING … #define mmMSI_MASK_64 … #define mmMSI_PENDING_64 … #define mmMSIX_CAP_LIST … #define mmMSIX_MSG_CNTL … #define mmMSIX_TABLE … #define mmMSIX_PBA … #define mmPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST … #define mmPCIE_VENDOR_SPECIFIC_HDR … #define mmPCIE_VENDOR_SPECIFIC1 … #define mmPCIE_VENDOR_SPECIFIC2 … #define mmPCIE_VC_ENH_CAP_LIST … #define mmPCIE_PORT_VC_CAP_REG1 … #define mmPCIE_PORT_VC_CAP_REG2 … #define mmPCIE_PORT_VC_CNTL … #define mmPCIE_PORT_VC_STATUS … #define mmPCIE_VC0_RESOURCE_CAP … #define mmPCIE_VC0_RESOURCE_CNTL … #define mmPCIE_VC0_RESOURCE_STATUS … #define mmPCIE_VC1_RESOURCE_CAP … #define mmPCIE_VC1_RESOURCE_CNTL … #define mmPCIE_VC1_RESOURCE_STATUS … #define mmPCIE_DEV_SERIAL_NUM_ENH_CAP_LIST … #define mmPCIE_DEV_SERIAL_NUM_DW1 … #define mmPCIE_DEV_SERIAL_NUM_DW2 … #define mmPCIE_ADV_ERR_RPT_ENH_CAP_LIST … #define mmPCIE_UNCORR_ERR_STATUS … #define mmPCIE_UNCORR_ERR_MASK … #define mmPCIE_UNCORR_ERR_SEVERITY … #define mmPCIE_CORR_ERR_STATUS … #define mmPCIE_CORR_ERR_MASK … #define mmPCIE_ADV_ERR_CAP_CNTL … #define mmPCIE_HDR_LOG0 … #define mmPCIE_HDR_LOG1 … #define mmPCIE_HDR_LOG2 … #define mmPCIE_HDR_LOG3 … #define mmPCIE_TLP_PREFIX_LOG0 … #define mmPCIE_TLP_PREFIX_LOG1 … #define mmPCIE_TLP_PREFIX_LOG2 … #define mmPCIE_TLP_PREFIX_LOG3 … #define mmPCIE_BAR_ENH_CAP_LIST … #define mmPCIE_BAR1_CAP … #define mmPCIE_BAR1_CNTL … #define mmPCIE_BAR2_CAP … #define mmPCIE_BAR2_CNTL … #define mmPCIE_BAR3_CAP … #define mmPCIE_BAR3_CNTL … #define mmPCIE_BAR4_CAP … #define mmPCIE_BAR4_CNTL … #define mmPCIE_BAR5_CAP … #define mmPCIE_BAR5_CNTL … #define mmPCIE_BAR6_CAP … #define mmPCIE_BAR6_CNTL … #define mmPCIE_PWR_BUDGET_ENH_CAP_LIST … #define mmPCIE_PWR_BUDGET_DATA_SELECT … #define mmPCIE_PWR_BUDGET_DATA … #define mmPCIE_PWR_BUDGET_CAP … #define mmPCIE_DPA_ENH_CAP_LIST … #define mmPCIE_DPA_CAP … #define mmPCIE_DPA_LATENCY_INDICATOR … #define mmPCIE_DPA_STATUS … #define mmPCIE_DPA_CNTL … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_0 … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_1 … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_2 … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_3 … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_4 … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_5 … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_6 … #define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_7 … #define mmPCIE_SECONDARY_ENH_CAP_LIST … #define mmPCIE_LINK_CNTL3 … #define mmPCIE_LANE_ERROR_STATUS … #define mmPCIE_LANE_0_EQUALIZATION_CNTL … #define mmPCIE_LANE_1_EQUALIZATION_CNTL … #define mmPCIE_LANE_2_EQUALIZATION_CNTL … #define mmPCIE_LANE_3_EQUALIZATION_CNTL … #define mmPCIE_LANE_4_EQUALIZATION_CNTL … #define mmPCIE_LANE_5_EQUALIZATION_CNTL … #define mmPCIE_LANE_6_EQUALIZATION_CNTL … #define mmPCIE_LANE_7_EQUALIZATION_CNTL … #define mmPCIE_LANE_8_EQUALIZATION_CNTL … #define mmPCIE_LANE_9_EQUALIZATION_CNTL … #define mmPCIE_LANE_10_EQUALIZATION_CNTL … #define mmPCIE_LANE_11_EQUALIZATION_CNTL … #define mmPCIE_LANE_12_EQUALIZATION_CNTL … #define mmPCIE_LANE_13_EQUALIZATION_CNTL … #define mmPCIE_LANE_14_EQUALIZATION_CNTL … #define mmPCIE_LANE_15_EQUALIZATION_CNTL … #define mmPCIE_ACS_ENH_CAP_LIST … #define mmPCIE_ACS_CAP … #define mmPCIE_ACS_CNTL … #define mmPCIE_ATS_ENH_CAP_LIST … #define mmPCIE_ATS_CAP … #define mmPCIE_ATS_CNTL … #define mmPCIE_PAGE_REQ_ENH_CAP_LIST … #define mmPCIE_PAGE_REQ_CNTL … #define mmPCIE_PAGE_REQ_STATUS … #define mmPCIE_OUTSTAND_PAGE_REQ_CAPACITY … #define mmPCIE_OUTSTAND_PAGE_REQ_ALLOC … #define mmPCIE_PASID_ENH_CAP_LIST … #define mmPCIE_PASID_CAP … #define mmPCIE_PASID_CNTL … #define mmPCIE_TPH_REQR_ENH_CAP_LIST … #define mmPCIE_TPH_REQR_CAP … #define mmPCIE_TPH_REQR_CNTL … #define mmPCIE_MC_ENH_CAP_LIST … #define mmPCIE_MC_CAP … #define mmPCIE_MC_CNTL … #define mmPCIE_MC_ADDR0 … #define mmPCIE_MC_ADDR1 … #define mmPCIE_MC_RCV0 … #define mmPCIE_MC_RCV1 … #define mmPCIE_MC_BLOCK_ALL0 … #define mmPCIE_MC_BLOCK_ALL1 … #define mmPCIE_MC_BLOCK_UNTRANSLATED_0 … #define mmPCIE_MC_BLOCK_UNTRANSLATED_1 … #define mmPCIE_LTR_ENH_CAP_LIST … #define mmPCIE_LTR_CAP … #define mmPCIE_ARI_ENH_CAP_LIST … #define mmPCIE_ARI_CAP … #define mmPCIE_ARI_CNTL … #define mmPCIE_SRIOV_ENH_CAP_LIST … #define mmPCIE_SRIOV_CAP … #define mmPCIE_SRIOV_CONTROL … #define mmPCIE_SRIOV_STATUS … #define mmPCIE_SRIOV_INITIAL_VFS … #define mmPCIE_SRIOV_TOTAL_VFS … #define mmPCIE_SRIOV_NUM_VFS … #define mmPCIE_SRIOV_FUNC_DEP_LINK … #define mmPCIE_SRIOV_FIRST_VF_OFFSET … #define mmPCIE_SRIOV_VF_STRIDE … #define mmPCIE_SRIOV_VF_DEVICE_ID … #define mmPCIE_SRIOV_SUPPORTED_PAGE_SIZE … #define mmPCIE_SRIOV_SYSTEM_PAGE_SIZE … #define mmPCIE_SRIOV_VF_BASE_ADDR_0 … #define mmPCIE_SRIOV_VF_BASE_ADDR_1 … #define mmPCIE_SRIOV_VF_BASE_ADDR_2 … #define mmPCIE_SRIOV_VF_BASE_ADDR_3 … #define mmPCIE_SRIOV_VF_BASE_ADDR_4 … #define mmPCIE_SRIOV_VF_BASE_ADDR_5 … #define mmPCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET … #define mmPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CMD_CTRL_N_FUNC … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CMD_STATUS … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_NOTIFICATION … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VM_INIT_STATUS … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VM_BUSY_STATUS … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GPU_IDLE_LAT … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_MMIO_MAP_RANGE0 … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_MMIO_MAP_RANGE1 … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_MMIO_MAP_RANGE2 … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_MMIO_MAP_RANGE3 … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_MMIO_MAP_RANGE4 … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_MMIO_MAP_RANGE5 … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SCH_0 … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SCH_1 … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SCH_2 … #define mmPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SCH_3 … #define mmPCIE_INDEX … #define mmPCIE_DATA … #define mmPCIE_INDEX_2 … #define mmPCIE_DATA_2 … #define ixPCIE_HOLD_TRAINING_A … #define ixLNCNT_CONTROL … #define ixCFG_LNC_WINDOW … #define ixLNCNT_QUAN_THRD … #define ixLNCNT_WEIGHT … #define ixLNC_TOTAL_WACC … #define ixLNC_BW_WACC … #define ixLNC_CMN_WACC … #define mmPCIE_EFUSE … #define mmPCIE_EFUSE2 … #define mmPCIE_EFUSE3 … #define mmPCIE_EFUSE4 … #define mmPCIE_EFUSE5 … #define mmPCIE_EFUSE6 … #define mmPCIE_EFUSE7 … #define ixPCIE_WRAP_SCRATCH1 … #define ixPCIE_WRAP_SCRATCH2 … #define ixPCIE_WRAP_REG_TARG_MISC … #define ixPCIE_WRAP_DTM_MISC … #define ixPCIE_WRAP_TURNAROUND_DAISYCHAIN … #define ixPCIE_WRAP_MISC … #define ixPCIE_WRAP_PIF_MISC … #define ixPCIE_RXDET_OVERRIDE … #define ixREG_ADAPT_pciecore0_CONTROL … #define ixREG_ADAPT_pwregt_CONTROL … #define ixREG_ADAPT_pwregr_CONTROL … #define ixREG_ADAPT_pif0_CONTROL … #define ixPCIE_RESERVED … #define ixPCIE_SCRATCH … #define ixPCIE_HW_DEBUG … #define ixPCIE_RX_NUM_NAK … #define ixPCIE_RX_NUM_NAK_GENERATED … #define ixPCIE_CNTL … #define ixPCIE_CONFIG_CNTL … #define ixPCIE_DEBUG_CNTL … #define ixPCIE_INT_CNTL … #define ixPCIE_INT_STATUS … #define ixPCIE_CNTL2 … #define ixPCIE_RX_CNTL2 … #define ixPCIE_TX_F0_ATTR_CNTL … #define ixPCIE_TX_F1_F2_ATTR_CNTL … #define ixPCIE_CI_CNTL … #define ixPCIE_BUS_CNTL … #define ixPCIE_LC_STATE6 … #define ixPCIE_LC_STATE7 … #define ixPCIE_LC_STATE8 … #define ixPCIE_LC_STATE9 … #define ixPCIE_LC_STATE10 … #define ixPCIE_LC_STATE11 … #define ixPCIE_LC_STATUS1 … #define ixPCIE_LC_STATUS2 … #define ixPCIE_WPR_CNTL … #define ixPCIE_RX_LAST_TLP0 … #define ixPCIE_RX_LAST_TLP1 … #define ixPCIE_RX_LAST_TLP2 … #define ixPCIE_RX_LAST_TLP3 … #define ixPCIE_TX_LAST_TLP0 … #define ixPCIE_TX_LAST_TLP1 … #define ixPCIE_TX_LAST_TLP2 … #define ixPCIE_TX_LAST_TLP3 … #define ixPCIE_I2C_REG_ADDR_EXPAND … #define ixPCIE_I2C_REG_DATA … #define ixPCIE_CFG_CNTL … #define ixPCIE_LC_PM_CNTL … #define ixPCIE_P_CNTL … #define ixPCIE_P_BUF_STATUS … #define ixPCIE_P_DECODER_STATUS … #define ixPCIE_P_MISC_STATUS … #define ixPCIE_P_RCV_L0S_FTS_DET … #define ixPCIE_OBFF_CNTL … #define ixPCIE_TX_LTR_CNTL … #define ixPCIE_IDLE_STATUS … #define ixPCIE_PERF_COUNT_CNTL … #define ixPCIE_PERF_CNTL_TXCLK … #define ixPCIE_PERF_COUNT0_TXCLK … #define ixPCIE_PERF_COUNT1_TXCLK … #define ixPCIE_PERF_CNTL_MST_R_CLK … #define ixPCIE_PERF_COUNT0_MST_R_CLK … #define ixPCIE_PERF_COUNT1_MST_R_CLK … #define ixPCIE_PERF_CNTL_MST_C_CLK … #define ixPCIE_PERF_COUNT0_MST_C_CLK … #define ixPCIE_PERF_COUNT1_MST_C_CLK … #define ixPCIE_PERF_CNTL_SLV_R_CLK … #define ixPCIE_PERF_COUNT0_SLV_R_CLK … #define ixPCIE_PERF_COUNT1_SLV_R_CLK … #define ixPCIE_PERF_CNTL_SLV_S_C_CLK … #define ixPCIE_PERF_COUNT0_SLV_S_C_CLK … #define ixPCIE_PERF_COUNT1_SLV_S_C_CLK … #define ixPCIE_PERF_CNTL_SLV_NS_C_CLK … #define ixPCIE_PERF_COUNT0_SLV_NS_C_CLK … #define ixPCIE_PERF_COUNT1_SLV_NS_C_CLK … #define ixPCIE_PERF_CNTL_EVENT0_PORT_SEL … #define ixPCIE_PERF_CNTL_EVENT1_PORT_SEL … #define ixPCIE_PERF_CNTL_TXCLK2 … #define ixPCIE_PERF_COUNT0_TXCLK2 … #define ixPCIE_PERF_COUNT1_TXCLK2 … #define ixPCIE_STRAP_F0 … #define ixPCIE_STRAP_F1 … #define ixPCIE_STRAP_F2 … #define ixPCIE_STRAP_F3 … #define ixPCIE_STRAP_F4 … #define ixPCIE_STRAP_F5 … #define ixPCIE_STRAP_F6 … #define ixPCIE_STRAP_MSIX … #define ixPCIE_STRAP_MISC … #define ixPCIE_STRAP_MISC2 … #define ixPCIE_STRAP_PI … #define ixPCIE_STRAP_I2C_BD … #define ixPCIE_PRBS_CLR … #define ixPCIE_PRBS_STATUS1 … #define ixPCIE_PRBS_STATUS2 … #define ixPCIE_PRBS_FREERUN … #define ixPCIE_PRBS_MISC … #define ixPCIE_PRBS_USER_PATTERN … #define ixPCIE_PRBS_LO_BITCNT … #define ixPCIE_PRBS_HI_BITCNT … #define ixPCIE_PRBS_ERRCNT_0 … #define ixPCIE_PRBS_ERRCNT_1 … #define ixPCIE_PRBS_ERRCNT_2 … #define ixPCIE_PRBS_ERRCNT_3 … #define ixPCIE_PRBS_ERRCNT_4 … #define ixPCIE_PRBS_ERRCNT_5 … #define ixPCIE_PRBS_ERRCNT_6 … #define ixPCIE_PRBS_ERRCNT_7 … #define ixPCIE_PRBS_ERRCNT_8 … #define ixPCIE_PRBS_ERRCNT_9 … #define ixPCIE_PRBS_ERRCNT_10 … #define ixPCIE_PRBS_ERRCNT_11 … #define ixPCIE_PRBS_ERRCNT_12 … #define ixPCIE_PRBS_ERRCNT_13 … #define ixPCIE_PRBS_ERRCNT_14 … #define ixPCIE_PRBS_ERRCNT_15 … #define ixPCIE_F0_DPA_CAP … #define ixPCIE_F0_DPA_LATENCY_INDICATOR … #define ixPCIE_F0_DPA_CNTL … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 … #define ixPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 … #define mmSWRST_COMMAND_STATUS … #define mmSWRST_GENERAL_CONTROL … #define mmSWRST_COMMAND_0 … #define mmSWRST_COMMAND_1 … #define mmSWRST_CONTROL_0 … #define mmSWRST_CONTROL_1 … #define mmSWRST_CONTROL_2 … #define mmSWRST_CONTROL_3 … #define mmSWRST_CONTROL_4 … #define mmSWRST_CONTROL_5 … #define mmSWRST_CONTROL_6 … #define mmSWRST_EP_COMMAND_0 … #define mmSWRST_EP_CONTROL_0 … #define mmCPM_CONTROL … #define mmGSKT_CONTROL … #define ixSWRST_COMMAND_1 … #define ixLM_CONTROL … #define ixLM_PCIETXMUX0 … #define ixLM_PCIETXMUX1 … #define ixLM_PCIETXMUX2 … #define ixLM_PCIETXMUX3 … #define ixLM_PCIERXMUX0 … #define ixLM_PCIERXMUX1 … #define ixLM_PCIERXMUX2 … #define ixLM_PCIERXMUX3 … #define ixLM_LANEENABLE … #define ixLM_PRBSCONTROL … #define ixLM_POWERCONTROL … #define ixLM_POWERCONTROL1 … #define ixLM_POWERCONTROL2 … #define ixLM_POWERCONTROL3 … #define ixLM_POWERCONTROL4 … #define ixPB0_GLB_CTRL_REG0 … #define ixPB0_GLB_CTRL_REG1 … #define ixPB0_GLB_CTRL_REG2 … #define ixPB0_GLB_CTRL_REG3 … #define ixPB0_GLB_CTRL_REG4 … #define ixPB0_GLB_CTRL_REG5 … #define ixPB0_GLB_SCI_STAT_OVRD_REG0 … #define ixPB0_GLB_SCI_STAT_OVRD_REG1 … #define ixPB0_GLB_SCI_STAT_OVRD_REG2 … #define ixPB0_GLB_SCI_STAT_OVRD_REG3 … #define ixPB0_GLB_SCI_STAT_OVRD_REG4 … #define ixPB0_GLB_OVRD_REG0 … #define ixPB0_GLB_OVRD_REG1 … #define ixPB0_GLB_OVRD_REG2 … #define ixPB0_HW_DEBUG … #define ixPB0_STRAP_GLB_REG0 … #define ixPB0_STRAP_TX_REG0 … #define ixPB0_STRAP_RX_REG0 … #define ixPB0_STRAP_RX_REG1 … #define ixPB0_STRAP_PLL_REG0 … #define ixPB0_STRAP_PIN_REG0 … #define ixPB0_STRAP_GLB_REG1 … #define ixPB0_STRAP_GLB_REG2 … #define ixPB0_DFT_JIT_INJ_REG0 … #define ixPB0_DFT_JIT_INJ_REG1 … #define ixPB0_DFT_JIT_INJ_REG2 … #define ixPB0_DFT_DEBUG_CTRL_REG0 … #define ixPB0_DFT_JIT_INJ_STAT_REG0 … #define ixPB0_PLL_RO_GLB_CTRL_REG0 … #define ixPB0_PLL_RO_GLB_OVRD_REG0 … #define ixPB0_PLL_RO0_CTRL_REG0 … #define ixPB0_PLL_RO0_OVRD_REG0 … #define ixPB0_PLL_RO0_OVRD_REG1 … #define ixPB0_PLL_RO0_SCI_STAT_OVRD_REG0 … #define ixPB0_PLL_RO1_SCI_STAT_OVRD_REG0 … #define ixPB0_PLL_RO2_SCI_STAT_OVRD_REG0 … #define ixPB0_PLL_RO3_SCI_STAT_OVRD_REG0 … #define ixPB0_PLL_LC0_CTRL_REG0 … #define ixPB0_PLL_LC0_OVRD_REG0 … #define ixPB0_PLL_LC0_OVRD_REG1 … #define ixPB0_PLL_LC0_SCI_STAT_OVRD_REG0 … #define ixPB0_PLL_LC1_SCI_STAT_OVRD_REG0 … #define ixPB0_PLL_LC2_SCI_STAT_OVRD_REG0 … #define ixPB0_PLL_LC3_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_GLB_CTRL_REG0 … #define ixPB0_RX_GLB_CTRL_REG1 … #define ixPB0_RX_GLB_CTRL_REG2 … #define ixPB0_RX_GLB_CTRL_REG3 … #define ixPB0_RX_GLB_CTRL_REG4 … #define ixPB0_RX_GLB_CTRL_REG5 … #define ixPB0_RX_GLB_CTRL_REG6 … #define ixPB0_RX_GLB_CTRL_REG7 … #define ixPB0_RX_GLB_CTRL_REG8 … #define ixPB0_RX_GLB_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_GLB_OVRD_REG0 … #define ixPB0_RX_GLB_OVRD_REG1 … #define ixPB0_RX_LANE0_CTRL_REG0 … #define ixPB0_RX_LANE0_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE1_CTRL_REG0 … #define ixPB0_RX_LANE1_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE2_CTRL_REG0 … #define ixPB0_RX_LANE2_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE3_CTRL_REG0 … #define ixPB0_RX_LANE3_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE4_CTRL_REG0 … #define ixPB0_RX_LANE4_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE5_CTRL_REG0 … #define ixPB0_RX_LANE5_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE6_CTRL_REG0 … #define ixPB0_RX_LANE6_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE7_CTRL_REG0 … #define ixPB0_RX_LANE7_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE8_CTRL_REG0 … #define ixPB0_RX_LANE8_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE9_CTRL_REG0 … #define ixPB0_RX_LANE9_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE10_CTRL_REG0 … #define ixPB0_RX_LANE10_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE11_CTRL_REG0 … #define ixPB0_RX_LANE11_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE12_CTRL_REG0 … #define ixPB0_RX_LANE12_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE13_CTRL_REG0 … #define ixPB0_RX_LANE13_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE14_CTRL_REG0 … #define ixPB0_RX_LANE14_SCI_STAT_OVRD_REG0 … #define ixPB0_RX_LANE15_CTRL_REG0 … #define ixPB0_RX_LANE15_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_GLB_CTRL_REG0 … #define ixPB0_TX_GLB_LANE_SKEW_CTRL … #define ixPB0_TX_GLB_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_GLB_COEFF_ACCEPT_TABLE_REG0 … #define ixPB0_TX_GLB_COEFF_ACCEPT_TABLE_REG1 … #define ixPB0_TX_GLB_COEFF_ACCEPT_TABLE_REG2 … #define ixPB0_TX_GLB_COEFF_ACCEPT_TABLE_REG3 … #define ixPB0_TX_GLB_OVRD_REG0 … #define ixPB0_TX_GLB_OVRD_REG1 … #define ixPB0_TX_GLB_OVRD_REG2 … #define ixPB0_TX_GLB_OVRD_REG3 … #define ixPB0_TX_GLB_OVRD_REG4 … #define ixPB0_TX_LANE0_CTRL_REG0 … #define ixPB0_TX_LANE0_OVRD_REG0 … #define ixPB0_TX_LANE0_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE1_CTRL_REG0 … #define ixPB0_TX_LANE1_OVRD_REG0 … #define ixPB0_TX_LANE1_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE2_CTRL_REG0 … #define ixPB0_TX_LANE2_OVRD_REG0 … #define ixPB0_TX_LANE2_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE3_CTRL_REG0 … #define ixPB0_TX_LANE3_OVRD_REG0 … #define ixPB0_TX_LANE3_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE4_CTRL_REG0 … #define ixPB0_TX_LANE4_OVRD_REG0 … #define ixPB0_TX_LANE4_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE5_CTRL_REG0 … #define ixPB0_TX_LANE5_OVRD_REG0 … #define ixPB0_TX_LANE5_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE6_CTRL_REG0 … #define ixPB0_TX_LANE6_OVRD_REG0 … #define ixPB0_TX_LANE6_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE7_CTRL_REG0 … #define ixPB0_TX_LANE7_OVRD_REG0 … #define ixPB0_TX_LANE7_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE8_CTRL_REG0 … #define ixPB0_TX_LANE8_OVRD_REG0 … #define ixPB0_TX_LANE8_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE9_CTRL_REG0 … #define ixPB0_TX_LANE9_OVRD_REG0 … #define ixPB0_TX_LANE9_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE10_CTRL_REG0 … #define ixPB0_TX_LANE10_OVRD_REG0 … #define ixPB0_TX_LANE10_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE11_CTRL_REG0 … #define ixPB0_TX_LANE11_OVRD_REG0 … #define ixPB0_TX_LANE11_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE12_CTRL_REG0 … #define ixPB0_TX_LANE12_OVRD_REG0 … #define ixPB0_TX_LANE12_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE13_CTRL_REG0 … #define ixPB0_TX_LANE13_OVRD_REG0 … #define ixPB0_TX_LANE13_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE14_CTRL_REG0 … #define ixPB0_TX_LANE14_OVRD_REG0 … #define ixPB0_TX_LANE14_SCI_STAT_OVRD_REG0 … #define ixPB0_TX_LANE15_CTRL_REG0 … #define ixPB0_TX_LANE15_OVRD_REG0 … #define ixPB0_TX_LANE15_SCI_STAT_OVRD_REG0 … #define ixPB1_GLB_CTRL_REG0 … #define ixPB1_GLB_CTRL_REG1 … #define ixPB1_GLB_CTRL_REG2 … #define ixPB1_GLB_CTRL_REG3 … #define ixPB1_GLB_CTRL_REG4 … #define ixPB1_GLB_CTRL_REG5 … #define ixPB1_GLB_SCI_STAT_OVRD_REG0 … #define ixPB1_GLB_SCI_STAT_OVRD_REG1 … #define ixPB1_GLB_SCI_STAT_OVRD_REG2 … #define ixPB1_GLB_SCI_STAT_OVRD_REG3 … #define ixPB1_GLB_SCI_STAT_OVRD_REG4 … #define ixPB1_GLB_OVRD_REG0 … #define ixPB1_GLB_OVRD_REG1 … #define ixPB1_GLB_OVRD_REG2 … #define ixPB1_HW_DEBUG … #define ixPB1_STRAP_GLB_REG0 … #define ixPB1_STRAP_TX_REG0 … #define ixPB1_STRAP_RX_REG0 … #define ixPB1_STRAP_RX_REG1 … #define ixPB1_STRAP_PLL_REG0 … #define ixPB1_STRAP_PIN_REG0 … #define ixPB1_STRAP_GLB_REG1 … #define ixPB1_STRAP_GLB_REG2 … #define ixPB1_DFT_JIT_INJ_REG0 … #define ixPB1_DFT_JIT_INJ_REG1 … #define ixPB1_DFT_JIT_INJ_REG2 … #define ixPB1_DFT_DEBUG_CTRL_REG0 … #define ixPB1_DFT_JIT_INJ_STAT_REG0 … #define ixPB1_PLL_RO_GLB_CTRL_REG0 … #define ixPB1_PLL_RO_GLB_OVRD_REG0 … #define ixPB1_PLL_RO0_CTRL_REG0 … #define ixPB1_PLL_RO0_OVRD_REG0 … #define ixPB1_PLL_RO0_OVRD_REG1 … #define ixPB1_PLL_RO0_SCI_STAT_OVRD_REG0 … #define ixPB1_PLL_RO1_SCI_STAT_OVRD_REG0 … #define ixPB1_PLL_RO2_SCI_STAT_OVRD_REG0 … #define ixPB1_PLL_RO3_SCI_STAT_OVRD_REG0 … #define ixPB1_PLL_LC0_CTRL_REG0 … #define ixPB1_PLL_LC0_OVRD_REG0 … #define ixPB1_PLL_LC0_OVRD_REG1 … #define ixPB1_PLL_LC0_SCI_STAT_OVRD_REG0 … #define ixPB1_PLL_LC1_SCI_STAT_OVRD_REG0 … #define ixPB1_PLL_LC2_SCI_STAT_OVRD_REG0 … #define ixPB1_PLL_LC3_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_GLB_CTRL_REG0 … #define ixPB1_RX_GLB_CTRL_REG1 … #define ixPB1_RX_GLB_CTRL_REG2 … #define ixPB1_RX_GLB_CTRL_REG3 … #define ixPB1_RX_GLB_CTRL_REG4 … #define ixPB1_RX_GLB_CTRL_REG5 … #define ixPB1_RX_GLB_CTRL_REG6 … #define ixPB1_RX_GLB_CTRL_REG7 … #define ixPB1_RX_GLB_CTRL_REG8 … #define ixPB1_RX_GLB_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_GLB_OVRD_REG0 … #define ixPB1_RX_GLB_OVRD_REG1 … #define ixPB1_RX_LANE0_CTRL_REG0 … #define ixPB1_RX_LANE0_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE1_CTRL_REG0 … #define ixPB1_RX_LANE1_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE2_CTRL_REG0 … #define ixPB1_RX_LANE2_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE3_CTRL_REG0 … #define ixPB1_RX_LANE3_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE4_CTRL_REG0 … #define ixPB1_RX_LANE4_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE5_CTRL_REG0 … #define ixPB1_RX_LANE5_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE6_CTRL_REG0 … #define ixPB1_RX_LANE6_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE7_CTRL_REG0 … #define ixPB1_RX_LANE7_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE8_CTRL_REG0 … #define ixPB1_RX_LANE8_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE9_CTRL_REG0 … #define ixPB1_RX_LANE9_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE10_CTRL_REG0 … #define ixPB1_RX_LANE10_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE11_CTRL_REG0 … #define ixPB1_RX_LANE11_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE12_CTRL_REG0 … #define ixPB1_RX_LANE12_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE13_CTRL_REG0 … #define ixPB1_RX_LANE13_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE14_CTRL_REG0 … #define ixPB1_RX_LANE14_SCI_STAT_OVRD_REG0 … #define ixPB1_RX_LANE15_CTRL_REG0 … #define ixPB1_RX_LANE15_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_GLB_CTRL_REG0 … #define ixPB1_TX_GLB_LANE_SKEW_CTRL … #define ixPB1_TX_GLB_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_GLB_COEFF_ACCEPT_TABLE_REG0 … #define ixPB1_TX_GLB_COEFF_ACCEPT_TABLE_REG1 … #define ixPB1_TX_GLB_COEFF_ACCEPT_TABLE_REG2 … #define ixPB1_TX_GLB_COEFF_ACCEPT_TABLE_REG3 … #define ixPB1_TX_GLB_OVRD_REG0 … #define ixPB1_TX_GLB_OVRD_REG1 … #define ixPB1_TX_GLB_OVRD_REG2 … #define ixPB1_TX_GLB_OVRD_REG3 … #define ixPB1_TX_GLB_OVRD_REG4 … #define ixPB1_TX_LANE0_CTRL_REG0 … #define ixPB1_TX_LANE0_OVRD_REG0 … #define ixPB1_TX_LANE0_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE1_CTRL_REG0 … #define ixPB1_TX_LANE1_OVRD_REG0 … #define ixPB1_TX_LANE1_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE2_CTRL_REG0 … #define ixPB1_TX_LANE2_OVRD_REG0 … #define ixPB1_TX_LANE2_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE3_CTRL_REG0 … #define ixPB1_TX_LANE3_OVRD_REG0 … #define ixPB1_TX_LANE3_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE4_CTRL_REG0 … #define ixPB1_TX_LANE4_OVRD_REG0 … #define ixPB1_TX_LANE4_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE5_CTRL_REG0 … #define ixPB1_TX_LANE5_OVRD_REG0 … #define ixPB1_TX_LANE5_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE6_CTRL_REG0 … #define ixPB1_TX_LANE6_OVRD_REG0 … #define ixPB1_TX_LANE6_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE7_CTRL_REG0 … #define ixPB1_TX_LANE7_OVRD_REG0 … #define ixPB1_TX_LANE7_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE8_CTRL_REG0 … #define ixPB1_TX_LANE8_OVRD_REG0 … #define ixPB1_TX_LANE8_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE9_CTRL_REG0 … #define ixPB1_TX_LANE9_OVRD_REG0 … #define ixPB1_TX_LANE9_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE10_CTRL_REG0 … #define ixPB1_TX_LANE10_OVRD_REG0 … #define ixPB1_TX_LANE10_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE11_CTRL_REG0 … #define ixPB1_TX_LANE11_OVRD_REG0 … #define ixPB1_TX_LANE11_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE12_CTRL_REG0 … #define ixPB1_TX_LANE12_OVRD_REG0 … #define ixPB1_TX_LANE12_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE13_CTRL_REG0 … #define ixPB1_TX_LANE13_OVRD_REG0 … #define ixPB1_TX_LANE13_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE14_CTRL_REG0 … #define ixPB1_TX_LANE14_OVRD_REG0 … #define ixPB1_TX_LANE14_SCI_STAT_OVRD_REG0 … #define ixPB1_TX_LANE15_CTRL_REG0 … #define ixPB1_TX_LANE15_OVRD_REG0 … #define ixPB1_TX_LANE15_SCI_STAT_OVRD_REG0 … #define ixPB0_PIF_SCRATCH … #define ixPB0_PIF_HW_DEBUG … #define ixPB0_PIF_STRAP_0 … #define ixPB0_PIF_CTRL … #define ixPB0_PIF_TX_CTRL … #define ixPB0_PIF_TX_CTRL2 … #define ixPB0_PIF_RX_CTRL … #define ixPB0_PIF_RX_CTRL2 … #define ixPB0_PIF_GLB_OVRD … #define ixPB0_PIF_GLB_OVRD2 … #define ixPB0_PIF_BIF_CMD_STATUS … #define ixPB0_PIF_CMD_BUS_CTRL … #define ixPB0_PIF_CMD_BUS_GLB_OVRD … #define ixPB0_PIF_LANE0_OVRD … #define ixPB0_PIF_LANE0_OVRD2 … #define ixPB0_PIF_LANE1_OVRD … #define ixPB0_PIF_LANE1_OVRD2 … #define ixPB0_PIF_LANE2_OVRD … #define ixPB0_PIF_LANE2_OVRD2 … #define ixPB0_PIF_LANE3_OVRD … #define ixPB0_PIF_LANE3_OVRD2 … #define ixPB0_PIF_LANE4_OVRD … #define ixPB0_PIF_LANE4_OVRD2 … #define ixPB0_PIF_LANE5_OVRD … #define ixPB0_PIF_LANE5_OVRD2 … #define ixPB0_PIF_LANE6_OVRD … #define ixPB0_PIF_LANE6_OVRD2 … #define ixPB0_PIF_LANE7_OVRD … #define ixPB0_PIF_LANE7_OVRD2 … #define ixPB1_PIF_SCRATCH … #define ixPB1_PIF_HW_DEBUG … #define ixPB1_PIF_STRAP_0 … #define ixPB1_PIF_CTRL … #define ixPB1_PIF_TX_CTRL … #define ixPB1_PIF_TX_CTRL2 … #define ixPB1_PIF_RX_CTRL … #define ixPB1_PIF_RX_CTRL2 … #define ixPB1_PIF_GLB_OVRD … #define ixPB1_PIF_GLB_OVRD2 … #define ixPB1_PIF_BIF_CMD_STATUS … #define ixPB1_PIF_CMD_BUS_CTRL … #define ixPB1_PIF_CMD_BUS_GLB_OVRD … #define ixPB1_PIF_LANE0_OVRD … #define ixPB1_PIF_LANE0_OVRD2 … #define ixPB1_PIF_LANE1_OVRD … #define ixPB1_PIF_LANE1_OVRD2 … #define ixPB1_PIF_LANE2_OVRD … #define ixPB1_PIF_LANE2_OVRD2 … #define ixPB1_PIF_LANE3_OVRD … #define ixPB1_PIF_LANE3_OVRD2 … #define ixPB1_PIF_LANE4_OVRD … #define ixPB1_PIF_LANE4_OVRD2 … #define ixPB1_PIF_LANE5_OVRD … #define ixPB1_PIF_LANE5_OVRD2 … #define ixPB1_PIF_LANE6_OVRD … #define ixPB1_PIF_LANE6_OVRD2 … #define ixPB1_PIF_LANE7_OVRD … #define ixPB1_PIF_LANE7_OVRD2 … #define ixPCIEP_RESERVED … #define ixPCIEP_SCRATCH … #define ixPCIEP_HW_DEBUG … #define ixPCIEP_PORT_CNTL … #define ixPCIE_TX_CNTL … #define ixPCIE_TX_REQUESTER_ID … #define ixPCIE_TX_VENDOR_SPECIFIC … #define ixPCIE_TX_REQUEST_NUM_CNTL … #define ixPCIE_TX_SEQ … #define ixPCIE_TX_REPLAY … #define ixPCIE_TX_ACK_LATENCY_LIMIT … #define ixPCIE_TX_CREDITS_ADVT_P … #define ixPCIE_TX_CREDITS_ADVT_NP … #define ixPCIE_TX_CREDITS_ADVT_CPL … #define ixPCIE_TX_CREDITS_INIT_P … #define ixPCIE_TX_CREDITS_INIT_NP … #define ixPCIE_TX_CREDITS_INIT_CPL … #define ixPCIE_TX_CREDITS_STATUS … #define ixPCIE_TX_CREDITS_FCU_THRESHOLD … #define ixPCIE_P_PORT_LANE_STATUS … #define ixPCIE_FC_P … #define ixPCIE_FC_NP … #define ixPCIE_FC_CPL … #define ixPCIE_ERR_CNTL … #define ixPCIE_RX_CNTL … #define ixPCIE_RX_EXPECTED_SEQNUM … #define ixPCIE_RX_VENDOR_SPECIFIC … #define ixPCIE_RX_CNTL3 … #define ixPCIE_RX_CREDITS_ALLOCATED_P … #define ixPCIE_RX_CREDITS_ALLOCATED_NP … #define ixPCIE_RX_CREDITS_ALLOCATED_CPL … #define ixPCIEP_ERROR_INJECT_PHYSICAL … #define ixPCIEP_ERROR_INJECT_TRANSACTION … #define ixPCIEP_SRIOV_PRIV_CTRL … #define ixPCIE_LC_CNTL … #define ixPCIE_LC_CNTL2 … #define ixPCIE_LC_CNTL3 … #define ixPCIE_LC_CNTL4 … #define ixPCIE_LC_CNTL5 … #define ixPCIE_LC_CNTL6 … #define ixPCIE_LC_BW_CHANGE_CNTL … #define ixPCIE_LC_TRAINING_CNTL … #define ixPCIE_LC_LINK_WIDTH_CNTL … #define ixPCIE_LC_N_FTS_CNTL … #define ixPCIE_LC_SPEED_CNTL … #define ixPCIE_LC_CDR_CNTL … #define ixPCIE_LC_LANE_CNTL … #define ixPCIE_LC_FORCE_COEFF … #define ixPCIE_LC_BEST_EQ_SETTINGS … #define ixPCIE_LC_FORCE_EQ_REQ_COEFF … #define ixPCIE_LC_STATE0 … #define ixPCIE_LC_STATE1 … #define ixPCIE_LC_STATE2 … #define ixPCIE_LC_STATE3 … #define ixPCIE_LC_STATE4 … #define ixPCIE_LC_STATE5 … #define ixPCIEP_STRAP_LC … #define ixPCIEP_STRAP_MISC … #define ixPCIEP_BCH_ECC_CNTL … #define ixPCIEP_HPGI_PRIVATE … #define ixPCIEP_HPGI … #define mmPCIEMSIX_VECT0_ADDR_LO … #define mmPCIEMSIX_VECT0_ADDR_HI … #define mmPCIEMSIX_VECT0_MSG_DATA … #define mmPCIEMSIX_VECT0_CONTROL … #define mmPCIEMSIX_VECT1_ADDR_LO … #define mmPCIEMSIX_VECT1_ADDR_HI … #define mmPCIEMSIX_VECT1_MSG_DATA … #define mmPCIEMSIX_VECT1_CONTROL … #define mmPCIEMSIX_VECT2_ADDR_LO … #define mmPCIEMSIX_VECT2_ADDR_HI … #define mmPCIEMSIX_VECT2_MSG_DATA … #define mmPCIEMSIX_VECT2_CONTROL … #define mmPCIEMSIX_VECT3_ADDR_LO … #define mmPCIEMSIX_VECT3_ADDR_HI … #define mmPCIEMSIX_VECT3_MSG_DATA … #define mmPCIEMSIX_VECT3_CONTROL … #define mmPCIEMSIX_PBA … #define mmBIF_RFE_SNOOP_REG … #define mmBIF_RFE_WARMRST_CNTL … #define mmBIF_RFE_SOFTRST_CNTL … #define mmBIF_RFE_IMPRST_CNTL … #define mmBIF_RFE_CLIENT_SOFTRST_TRIGGER … #define mmBIF_RFE_MASTER_SOFTRST_TRIGGER … #define mmBIF_PWDN_COMMAND … #define mmBIF_PWDN_STATUS … #define mmBIF_RFE_MST_BU_CMDSTATUS … #define mmBIF_RFE_MST_RWREG_RFEWDBIF_CMDSTATUS … #define mmBIF_RFE_MST_SMBUS_CMDSTATUS … #define mmBIF_RFE_MST_BX_CMDSTATUS … #define mmBIF_RFE_MST_TMOUT_STATUS … #define mmBIF_RFE_MMCFG_CNTL … #define mmBIF_CC_RFE_IMP_OVERRIDECNTL … #define mmBIF_IMPCTL_SMPLCNTL … #define mmBIF_IMPCTL_RXCNTL … #define mmBIF_IMPCTL_TXCNTL_pd … #define mmBIF_IMPCTL_TXCNTL_pu … #define mmBIF_IMPCTL_CONTINUOUS_CALIBRATION_PERIOD … #endif /* BIF_5_0_D_H */
Codebase Browser
linux