/* * Copyright (C) 2017 Advanced Micro Devices, Inc. * * Permission is hereby granted, free of charge, to any person obtaining a * copy of this software and associated documentation files (the "Software"), * to deal in the Software without restriction, including without limitation * the rights to use, copy, modify, merge, publish, distribute, sublicense, * and/or sell copies of the Software, and to permit persons to whom the * Software is furnished to do so, subject to the following conditions: * * The above copyright notice and this permission notice shall be included * in all copies or substantial portions of the Software. * * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL * THE COPYRIGHT HOLDER(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN * AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. */ #ifndef _nbio_7_0_DEFAULT_HEADER #define _nbio_7_0_DEFAULT_HEADER // addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec #define cfgNB_NBCFG0_NB_VENDOR_ID_DEFAULT … #define cfgNB_NBCFG0_NB_DEVICE_ID_DEFAULT … #define cfgNB_NBCFG0_NB_COMMAND_DEFAULT … #define cfgNB_NBCFG0_NB_STATUS_DEFAULT … #define cfgNB_NBCFG0_NB_REVISION_ID_DEFAULT … #define cfgNB_NBCFG0_NB_REGPROG_INF_DEFAULT … #define cfgNB_NBCFG0_NB_SUB_CLASS_DEFAULT … #define cfgNB_NBCFG0_NB_BASE_CODE_DEFAULT … #define cfgNB_NBCFG0_NB_CACHE_LINE_DEFAULT … #define cfgNB_NBCFG0_NB_LATENCY_DEFAULT … #define cfgNB_NBCFG0_NB_HEADER_DEFAULT … #define cfgNB_NBCFG0_NB_ADAPTER_ID_DEFAULT … #define cfgNB_NBCFG0_NB_CAPABILITIES_PTR_DEFAULT … #define cfgNB_NBCFG0_NB_HEADER_W_DEFAULT … #define cfgNB_NBCFG0_NB_PCI_CTRL_DEFAULT … #define cfgNB_NBCFG0_NB_ADAPTER_ID_W_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_0_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_INDEX_0_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_DATA_0_DEFAULT … #define cfgNB_NBCFG0_NBCFG_SCRATCH_0_DEFAULT … #define cfgNB_NBCFG0_NBCFG_SCRATCH_1_DEFAULT … #define cfgNB_NBCFG0_NBCFG_SCRATCH_2_DEFAULT … #define cfgNB_NBCFG0_NBCFG_SCRATCH_3_DEFAULT … #define cfgNB_NBCFG0_NBCFG_SCRATCH_4_DEFAULT … #define cfgNB_NBCFG0_NB_PCI_ARB_DEFAULT … #define cfgNB_NBCFG0_NB_DRAM_SLOT1_BASE_DEFAULT … #define cfgNB_NBCFG0_NB_TOP_OF_DRAM_SLOT1_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_1_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_INDEX_1_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_DATA_1_DEFAULT … #define cfgNB_NBCFG0_NB_INDEX_DATA_MUTEX0_DEFAULT … #define cfgNB_NBCFG0_NB_INDEX_DATA_MUTEX1_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_2_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_INDEX_2_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_DATA_2_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_3_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_INDEX_3_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_DATA_3_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_4_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_INDEX_4_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_DATA_4_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_5_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_INDEX_5_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_DATA_5_DEFAULT … #define cfgNB_NBCFG0_NB_PERF_CNT_CTRL_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_INDEX_6_DEFAULT … #define cfgNB_NBCFG0_NB_SMN_DATA_6_DEFAULT … // addressBlock: nbio_iohub_iommu_l2_iommul2cfg #define cfgIOMMU_L2_0_IOMMU_VENDOR_ID_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_DEVICE_ID_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_COMMAND_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_STATUS_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_REVISION_ID_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_REGPROG_INF_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_SUB_CLASS_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_BASE_CODE_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_CACHE_LINE_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_LATENCY_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_HEADER_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_BIST_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_ADAPTER_ID_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_CAPABILITIES_PTR_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_INTERRUPT_LINE_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_INTERRUPT_PIN_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_CAP_HEADER_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_CAP_BASE_LO_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_CAP_BASE_HI_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_CAP_RANGE_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_CAP_MISC_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_CAP_MISC_1_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_MSI_CAP_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_MSI_ADDR_LO_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_MSI_ADDR_HI_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_MSI_DATA_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_MSI_MAPPING_CAP_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_ADAPTER_ID_W_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_CONTROL_W_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_MMIO_CONTROL0_W_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_MMIO_CONTROL1_W_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_RANGE_W_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_DSFX_CONTROL_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_DSSX_DUMMY_0_DEFAULT … #define cfgIOMMU_L2_0_IOMMU_DSCX_DUMMY_0_DEFAULT … #define cfgIOMMU_L2_0_L2B_POISON_DVM_CNTRL_DEFAULT … #define cfgIOMMU_L2_0_L2_IOHC_DmaReq_Stall_Control_DEFAULT … #define cfgIOMMU_L2_0_IOHC_L2_HostRsp_Stall_Control_DEFAULT … #define cfgIOMMU_L2_0_SMMU_MMIO_IDR0_W_DEFAULT … #define cfgIOMMU_L2_0_SMMU_MMIO_IDR1_W_DEFAULT … #define cfgIOMMU_L2_0_SMMU_MMIO_IDR2_W_DEFAULT … #define cfgIOMMU_L2_0_SMMU_MMIO_IDR3_W_DEFAULT … #define cfgIOMMU_L2_0_SMMU_MMIO_IDR5_W_DEFAULT … #define cfgIOMMU_L2_0_SMMU_MMIO_IIDR_W_DEFAULT … #define cfgIOMMU_L2_0_SMMU_AIDR_W_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp #define cfgBIF_CFG_DEV0_RC0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_SECONDARY_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_MEM_BASE_LIMIT_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PREF_BASE_LIMIT_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PREF_BASE_UPPER_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_EXT_BRIDGE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_SLOT_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_SLOT_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_SLOT_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_ROOT_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_ROOT_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_ROOT_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_SLOT_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_SLOT_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_SLOT_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_SSID_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_SSID_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_MSI_MAP_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_MSI_MAP_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_MSI_MAP_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_MSI_MAP_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev1_rc_bifcfgdecp #define cfgBIF_CFG_DEV1_RC0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_BIST_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_SECONDARY_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_MEM_BASE_LIMIT_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PREF_BASE_LIMIT_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PREF_BASE_UPPER_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_SLOT_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_SLOT_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_SLOT_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_ROOT_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_ROOT_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_ROOT_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_SLOT_CAP2_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_SLOT_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_SLOT_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_SSID_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_SSID_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_MSI_MAP_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_MSI_MAP_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_MSI_MAP_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_MSI_MAP_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_CMD_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_RC0_PCIE_ACS_CNTL_DEFAULT … // addressBlock: nbio_iohub_nb_pciedummy0_pciedummy_cfgdec #define cfgNB_PCIEDUMMY0_0_DEVICE_VENDOR_ID_DEFAULT … #define cfgNB_PCIEDUMMY0_0_STATUS_COMMAND_DEFAULT … #define cfgNB_PCIEDUMMY0_0_CLASS_CODE_REVID_DEFAULT … #define cfgNB_PCIEDUMMY0_0_HEADER_TYPE_DEFAULT … #define cfgNB_PCIEDUMMY0_0_HEADER_TYPE_W_DEFAULT … // addressBlock: nbio_iohub_nb_pciedummy1_pciedummy_cfgdec #define cfgNB_PCIEDUMMY1_0_DEVICE_VENDOR_ID_DEFAULT … #define cfgNB_PCIEDUMMY1_0_STATUS_COMMAND_DEFAULT … #define cfgNB_PCIEDUMMY1_0_CLASS_CODE_REVID_DEFAULT … #define cfgNB_PCIEDUMMY1_0_HEADER_TYPE_DEFAULT … #define cfgNB_PCIEDUMMY1_0_HEADER_TYPE_W_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp #define cfgVENDOR_ID_DEFAULT … #define cfgDEVICE_ID_DEFAULT … #define cfgCOMMAND_DEFAULT … #define cfgSTATUS_DEFAULT … #define cfgREVISION_ID_DEFAULT … #define cfgPROG_INTERFACE_DEFAULT … #define cfgSUB_CLASS_DEFAULT … #define cfgBASE_CLASS_DEFAULT … #define cfgCACHE_LINE_DEFAULT … #define cfgLATENCY_DEFAULT … #define cfgHEADER_DEFAULT … #define cfgBIST_DEFAULT … #define cfgBASE_ADDR_1_DEFAULT … #define cfgBASE_ADDR_2_DEFAULT … #define cfgBASE_ADDR_3_DEFAULT … #define cfgBASE_ADDR_4_DEFAULT … #define cfgBASE_ADDR_5_DEFAULT … #define cfgBASE_ADDR_6_DEFAULT … #define cfgADAPTER_ID_DEFAULT … #define cfgROM_BASE_ADDR_DEFAULT … #define cfgCAP_PTR_DEFAULT … #define cfgINTERRUPT_LINE_DEFAULT … #define cfgINTERRUPT_PIN_DEFAULT … #define cfgMIN_GRANT_DEFAULT … #define cfgMAX_LATENCY_DEFAULT … #define cfgVENDOR_CAP_LIST_DEFAULT … #define cfgADAPTER_ID_W_DEFAULT … #define cfgPMI_CAP_LIST_DEFAULT … #define cfgPMI_CAP_DEFAULT … #define cfgPMI_STATUS_CNTL_DEFAULT … #define cfgPCIE_CAP_LIST_DEFAULT … #define cfgPCIE_CAP_DEFAULT … #define cfgDEVICE_CAP_DEFAULT … #define cfgDEVICE_CNTL_DEFAULT … #define cfgDEVICE_STATUS_DEFAULT … #define cfgLINK_CAP_DEFAULT … #define cfgLINK_CNTL_DEFAULT … #define cfgLINK_STATUS_DEFAULT … #define cfgDEVICE_CAP2_DEFAULT … #define cfgDEVICE_CNTL2_DEFAULT … #define cfgDEVICE_STATUS2_DEFAULT … #define cfgLINK_CAP2_DEFAULT … #define cfgLINK_CNTL2_DEFAULT … #define cfgLINK_STATUS2_DEFAULT … #define cfgSLOT_CAP2_DEFAULT … #define cfgSLOT_CNTL2_DEFAULT … #define cfgSLOT_STATUS2_DEFAULT … #define cfgMSI_CAP_LIST_DEFAULT … #define cfgMSI_MSG_CNTL_DEFAULT … #define cfgMSI_MSG_ADDR_LO_DEFAULT … #define cfgMSI_MSG_ADDR_HI_DEFAULT … #define cfgMSI_MSG_DATA_DEFAULT … #define cfgMSI_MASK_DEFAULT … #define cfgMSI_MSG_DATA_64_DEFAULT … #define cfgMSI_MASK_64_DEFAULT … #define cfgMSI_PENDING_DEFAULT … #define cfgMSI_PENDING_64_DEFAULT … #define cfgMSIX_CAP_LIST_DEFAULT … #define cfgMSIX_MSG_CNTL_DEFAULT … #define cfgMSIX_TABLE_DEFAULT … #define cfgMSIX_PBA_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgPCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgPCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgPCIE_PORT_VC_CNTL_DEFAULT … #define cfgPCIE_PORT_VC_STATUS_DEFAULT … #define cfgPCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgPCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgPCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgPCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgPCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgPCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgPCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgPCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgPCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgPCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgPCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgPCIE_CORR_ERR_STATUS_DEFAULT … #define cfgPCIE_CORR_ERR_MASK_DEFAULT … #define cfgPCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgPCIE_HDR_LOG0_DEFAULT … #define cfgPCIE_HDR_LOG1_DEFAULT … #define cfgPCIE_HDR_LOG2_DEFAULT … #define cfgPCIE_HDR_LOG3_DEFAULT … #define cfgPCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgPCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgPCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgPCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgPCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_BAR1_CAP_DEFAULT … #define cfgPCIE_BAR1_CNTL_DEFAULT … #define cfgPCIE_BAR2_CAP_DEFAULT … #define cfgPCIE_BAR2_CNTL_DEFAULT … #define cfgPCIE_BAR3_CAP_DEFAULT … #define cfgPCIE_BAR3_CNTL_DEFAULT … #define cfgPCIE_BAR4_CAP_DEFAULT … #define cfgPCIE_BAR4_CNTL_DEFAULT … #define cfgPCIE_BAR5_CAP_DEFAULT … #define cfgPCIE_BAR5_CNTL_DEFAULT … #define cfgPCIE_BAR6_CAP_DEFAULT … #define cfgPCIE_BAR6_CNTL_DEFAULT … #define cfgPCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgPCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgPCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgPCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_DPA_CAP_DEFAULT … #define cfgPCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgPCIE_DPA_STATUS_DEFAULT … #define cfgPCIE_DPA_CNTL_DEFAULT … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgPCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_LINK_CNTL3_DEFAULT … #define cfgPCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgPCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgPCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_ACS_CAP_DEFAULT … #define cfgPCIE_ACS_CNTL_DEFAULT … #define cfgPCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_ATS_CAP_DEFAULT … #define cfgPCIE_ATS_CNTL_DEFAULT … #define cfgPCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_PAGE_REQ_CNTL_DEFAULT … #define cfgPCIE_PAGE_REQ_STATUS_DEFAULT … #define cfgPCIE_OUTSTAND_PAGE_REQ_CAPACITY_DEFAULT … #define cfgPCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT … #define cfgPCIE_PASID_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_PASID_CAP_DEFAULT … #define cfgPCIE_PASID_CNTL_DEFAULT … #define cfgPCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_TPH_REQR_CAP_DEFAULT … #define cfgPCIE_TPH_REQR_CNTL_DEFAULT … #define cfgPCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_MC_CAP_DEFAULT … #define cfgPCIE_MC_CNTL_DEFAULT … #define cfgPCIE_MC_ADDR0_DEFAULT … #define cfgPCIE_MC_ADDR1_DEFAULT … #define cfgPCIE_MC_RCV0_DEFAULT … #define cfgPCIE_MC_RCV1_DEFAULT … #define cfgPCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgPCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgPCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgPCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgPCIE_LTR_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_LTR_CAP_DEFAULT … #define cfgPCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_ARI_CAP_DEFAULT … #define cfgPCIE_ARI_CNTL_DEFAULT … #define cfgPCIE_SRIOV_ENH_CAP_LIST_DEFAULT … #define cfgPCIE_SRIOV_CAP_DEFAULT … #define cfgPCIE_SRIOV_CONTROL_DEFAULT … #define cfgPCIE_SRIOV_STATUS_DEFAULT … #define cfgPCIE_SRIOV_INITIAL_VFS_DEFAULT … #define cfgPCIE_SRIOV_TOTAL_VFS_DEFAULT … #define cfgPCIE_SRIOV_NUM_VFS_DEFAULT … #define cfgPCIE_SRIOV_FUNC_DEP_LINK_DEFAULT … #define cfgPCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT … #define cfgPCIE_SRIOV_VF_STRIDE_DEFAULT … #define cfgPCIE_SRIOV_VF_DEVICE_ID_DEFAULT … #define cfgPCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT … #define cfgPCIE_SRIOV_SYSTEM_PAGE_SIZE_DEFAULT … #define cfgPCIE_SRIOV_VF_BASE_ADDR_0_DEFAULT … #define cfgPCIE_SRIOV_VF_BASE_ADDR_1_DEFAULT … #define cfgPCIE_SRIOV_VF_BASE_ADDR_2_DEFAULT … #define cfgPCIE_SRIOV_VF_BASE_ADDR_3_DEFAULT … #define cfgPCIE_SRIOV_VF_BASE_ADDR_4_DEFAULT … #define cfgPCIE_SRIOV_VF_BASE_ADDR_5_DEFAULT … #define cfgPCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7_DEFAULT … #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF1_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_SLOT_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_SLOT_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_SLOT_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF2_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SBRN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_FLADJ_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DBESL_DBESLD_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SLOT_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SLOT_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SLOT_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_CAP_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_CAP_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_IDP_INDEX_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_IDP_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SBRN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_FLADJ_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SLOT_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SLOT_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SLOT_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_CAP_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_CAP_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_IDP_INDEX_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_IDP_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF4_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_SBRN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_FLADJ_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_DBESL_DBESLD_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_SLOT_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_SLOT_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_SLOT_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_SATA_CAP_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_SATA_CAP_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_SATA_IDP_INDEX_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_SATA_IDP_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF5_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_SBRN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_FLADJ_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_DBESL_DBESLD_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_SLOT_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_SLOT_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_SLOT_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_SATA_CAP_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_SATA_CAP_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_SATA_IDP_INDEX_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_SATA_IDP_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF6_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_SBRN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_FLADJ_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_DBESL_DBESLD_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_SLOT_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_SLOT_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_SLOT_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_SATA_CAP_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_SATA_CAP_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_SATA_IDP_INDEX_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_SATA_IDP_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf7_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF7_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_SBRN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_FLADJ_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_DBESL_DBESLD_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_SLOT_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_SLOT_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_SLOT_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_SATA_CAP_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_SATA_CAP_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_SATA_IDP_INDEX_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_SATA_IDP_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev1_epf0_bifcfgdecp #define cfgBIF_CFG_DEV1_EPF0_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_SLOT_CAP2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_SLOT_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_SLOT_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_SATA_CAP_0_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_SATA_CAP_1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_SATA_IDP_INDEX_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_SATA_IDP_DATA_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev1_epf1_bifcfgdecp #define cfgBIF_CFG_DEV1_EPF1_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_SBRN_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_FLADJ_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_DBESL_DBESLD_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_SLOT_CAP2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_SLOT_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_SLOT_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_SATA_CAP_0_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_SATA_CAP_1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_SATA_IDP_INDEX_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_SATA_IDP_DATA_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev1_epf2_bifcfgdecp #define cfgBIF_CFG_DEV1_EPF2_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_SBRN_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_FLADJ_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_DBESL_DBESLD_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_SLOT_CAP2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_SLOT_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_SLOT_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_SATA_CAP_0_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_SATA_CAP_1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_SATA_IDP_INDEX_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_SATA_IDP_DATA_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_pcie0_bifplr0_cfgdecp #define cfgBIFPLR0_0_VENDOR_ID_DEFAULT … #define cfgBIFPLR0_0_DEVICE_ID_DEFAULT … #define cfgBIFPLR0_0_COMMAND_DEFAULT … #define cfgBIFPLR0_0_STATUS_DEFAULT … #define cfgBIFPLR0_0_REVISION_ID_DEFAULT … #define cfgBIFPLR0_0_PROG_INTERFACE_DEFAULT … #define cfgBIFPLR0_0_SUB_CLASS_DEFAULT … #define cfgBIFPLR0_0_BASE_CLASS_DEFAULT … #define cfgBIFPLR0_0_CACHE_LINE_DEFAULT … #define cfgBIFPLR0_0_LATENCY_DEFAULT … #define cfgBIFPLR0_0_HEADER_DEFAULT … #define cfgBIFPLR0_0_BIST_DEFAULT … #define cfgBIFPLR0_0_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define cfgBIFPLR0_0_IO_BASE_LIMIT_DEFAULT … #define cfgBIFPLR0_0_SECONDARY_STATUS_DEFAULT … #define cfgBIFPLR0_0_MEM_BASE_LIMIT_DEFAULT … #define cfgBIFPLR0_0_PREF_BASE_LIMIT_DEFAULT … #define cfgBIFPLR0_0_PREF_BASE_UPPER_DEFAULT … #define cfgBIFPLR0_0_PREF_LIMIT_UPPER_DEFAULT … #define cfgBIFPLR0_0_IO_BASE_LIMIT_HI_DEFAULT … #define cfgBIFPLR0_0_CAP_PTR_DEFAULT … #define cfgBIFPLR0_0_INTERRUPT_LINE_DEFAULT … #define cfgBIFPLR0_0_INTERRUPT_PIN_DEFAULT … #define cfgBIFPLR0_0_IRQ_BRIDGE_CNTL_DEFAULT … #define cfgBIFPLR0_0_EXT_BRIDGE_CNTL_DEFAULT … #define cfgBIFPLR0_0_PMI_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_PMI_CAP_DEFAULT … #define cfgBIFPLR0_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_PCIE_CAP_DEFAULT … #define cfgBIFPLR0_0_DEVICE_CAP_DEFAULT … #define cfgBIFPLR0_0_DEVICE_CNTL_DEFAULT … #define cfgBIFPLR0_0_DEVICE_STATUS_DEFAULT … #define cfgBIFPLR0_0_LINK_CAP_DEFAULT … #define cfgBIFPLR0_0_LINK_CNTL_DEFAULT … #define cfgBIFPLR0_0_LINK_STATUS_DEFAULT … #define cfgBIFPLR0_0_SLOT_CAP_DEFAULT … #define cfgBIFPLR0_0_SLOT_CNTL_DEFAULT … #define cfgBIFPLR0_0_SLOT_STATUS_DEFAULT … #define cfgBIFPLR0_0_ROOT_CNTL_DEFAULT … #define cfgBIFPLR0_0_ROOT_CAP_DEFAULT … #define cfgBIFPLR0_0_ROOT_STATUS_DEFAULT … #define cfgBIFPLR0_0_DEVICE_CAP2_DEFAULT … #define cfgBIFPLR0_0_DEVICE_CNTL2_DEFAULT … #define cfgBIFPLR0_0_DEVICE_STATUS2_DEFAULT … #define cfgBIFPLR0_0_LINK_CAP2_DEFAULT … #define cfgBIFPLR0_0_LINK_CNTL2_DEFAULT … #define cfgBIFPLR0_0_LINK_STATUS2_DEFAULT … #define cfgBIFPLR0_0_SLOT_CAP2_DEFAULT … #define cfgBIFPLR0_0_SLOT_CNTL2_DEFAULT … #define cfgBIFPLR0_0_SLOT_STATUS2_DEFAULT … #define cfgBIFPLR0_0_MSI_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIFPLR0_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIFPLR0_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIFPLR0_0_MSI_MSG_DATA_DEFAULT … #define cfgBIFPLR0_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIFPLR0_0_SSID_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_SSID_CAP_DEFAULT … #define cfgBIFPLR0_0_MSI_MAP_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_MSI_MAP_CAP_DEFAULT … #define cfgBIFPLR0_0_MSI_MAP_ADDR_LO_DEFAULT … #define cfgBIFPLR0_0_MSI_MAP_ADDR_HI_DEFAULT … #define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIFPLR0_0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIFPLR0_0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIFPLR0_0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIFPLR0_0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIFPLR0_0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIFPLR0_0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIFPLR0_0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIFPLR0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIFPLR0_0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIFPLR0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIFPLR0_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIFPLR0_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIFPLR0_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIFPLR0_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIFPLR0_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIFPLR0_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIFPLR0_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIFPLR0_0_PCIE_ROOT_ERR_CMD_DEFAULT … #define cfgBIFPLR0_0_PCIE_ROOT_ERR_STATUS_DEFAULT … #define cfgBIFPLR0_0_PCIE_ERR_SRC_ID_DEFAULT … #define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIFPLR0_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_PCIE_MC_CAP_DEFAULT … #define cfgBIFPLR0_0_PCIE_MC_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_MC_ADDR0_DEFAULT … #define cfgBIFPLR0_0_PCIE_MC_ADDR1_DEFAULT … #define cfgBIFPLR0_0_PCIE_MC_RCV0_DEFAULT … #define cfgBIFPLR0_0_PCIE_MC_RCV1_DEFAULT … #define cfgBIFPLR0_0_PCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgBIFPLR0_0_PCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgBIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgBIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgBIFPLR0_0_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define cfgBIFPLR0_0_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CAP_DEFAULT … #define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define cfgBIFPLR0_0_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_PCIE_DPC_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_PCIE_DPC_CNTL_DEFAULT … #define cfgBIFPLR0_0_PCIE_DPC_STATUS_DEFAULT … #define cfgBIFPLR0_0_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define cfgBIFPLR0_0_PCIE_RP_PIO_STATUS_DEFAULT … #define cfgBIFPLR0_0_PCIE_RP_PIO_MASK_DEFAULT … #define cfgBIFPLR0_0_PCIE_RP_PIO_SEVERITY_DEFAULT … #define cfgBIFPLR0_0_PCIE_RP_PIO_SYSERROR_DEFAULT … #define cfgBIFPLR0_0_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define cfgBIFPLR0_0_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define cfgBIFPLR0_0_PCIE_ESM_CAP_LIST_DEFAULT … #define cfgBIFPLR0_0_PCIE_ESM_HEADER_1_DEFAULT … #define cfgBIFPLR0_0_PCIE_ESM_HEADER_2_DEFAULT … #define cfgBIFPLR0_0_PCIE_ESM_STATUS_DEFAULT … #define cfgBIFPLR0_0_PCIE_ESM_CTRL_DEFAULT … #define cfgBIFPLR0_0_PCIE_ESM_CAP_1_DEFAULT … #define cfgBIFPLR0_0_PCIE_ESM_CAP_2_DEFAULT … #define cfgBIFPLR0_0_PCIE_ESM_CAP_3_DEFAULT … #define cfgBIFPLR0_0_PCIE_ESM_CAP_4_DEFAULT … #define cfgBIFPLR0_0_PCIE_ESM_CAP_5_DEFAULT … #define cfgBIFPLR0_0_PCIE_ESM_CAP_6_DEFAULT … #define cfgBIFPLR0_0_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr1_cfgdecp #define cfgBIFPLR1_0_VENDOR_ID_DEFAULT … #define cfgBIFPLR1_0_DEVICE_ID_DEFAULT … #define cfgBIFPLR1_0_COMMAND_DEFAULT … #define cfgBIFPLR1_0_STATUS_DEFAULT … #define cfgBIFPLR1_0_REVISION_ID_DEFAULT … #define cfgBIFPLR1_0_PROG_INTERFACE_DEFAULT … #define cfgBIFPLR1_0_SUB_CLASS_DEFAULT … #define cfgBIFPLR1_0_BASE_CLASS_DEFAULT … #define cfgBIFPLR1_0_CACHE_LINE_DEFAULT … #define cfgBIFPLR1_0_LATENCY_DEFAULT … #define cfgBIFPLR1_0_HEADER_DEFAULT … #define cfgBIFPLR1_0_BIST_DEFAULT … #define cfgBIFPLR1_0_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define cfgBIFPLR1_0_IO_BASE_LIMIT_DEFAULT … #define cfgBIFPLR1_0_SECONDARY_STATUS_DEFAULT … #define cfgBIFPLR1_0_MEM_BASE_LIMIT_DEFAULT … #define cfgBIFPLR1_0_PREF_BASE_LIMIT_DEFAULT … #define cfgBIFPLR1_0_PREF_BASE_UPPER_DEFAULT … #define cfgBIFPLR1_0_PREF_LIMIT_UPPER_DEFAULT … #define cfgBIFPLR1_0_IO_BASE_LIMIT_HI_DEFAULT … #define cfgBIFPLR1_0_CAP_PTR_DEFAULT … #define cfgBIFPLR1_0_INTERRUPT_LINE_DEFAULT … #define cfgBIFPLR1_0_INTERRUPT_PIN_DEFAULT … #define cfgBIFPLR1_0_IRQ_BRIDGE_CNTL_DEFAULT … #define cfgBIFPLR1_0_EXT_BRIDGE_CNTL_DEFAULT … #define cfgBIFPLR1_0_PMI_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_PMI_CAP_DEFAULT … #define cfgBIFPLR1_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_PCIE_CAP_DEFAULT … #define cfgBIFPLR1_0_DEVICE_CAP_DEFAULT … #define cfgBIFPLR1_0_DEVICE_CNTL_DEFAULT … #define cfgBIFPLR1_0_DEVICE_STATUS_DEFAULT … #define cfgBIFPLR1_0_LINK_CAP_DEFAULT … #define cfgBIFPLR1_0_LINK_CNTL_DEFAULT … #define cfgBIFPLR1_0_LINK_STATUS_DEFAULT … #define cfgBIFPLR1_0_SLOT_CAP_DEFAULT … #define cfgBIFPLR1_0_SLOT_CNTL_DEFAULT … #define cfgBIFPLR1_0_SLOT_STATUS_DEFAULT … #define cfgBIFPLR1_0_ROOT_CNTL_DEFAULT … #define cfgBIFPLR1_0_ROOT_CAP_DEFAULT … #define cfgBIFPLR1_0_ROOT_STATUS_DEFAULT … #define cfgBIFPLR1_0_DEVICE_CAP2_DEFAULT … #define cfgBIFPLR1_0_DEVICE_CNTL2_DEFAULT … #define cfgBIFPLR1_0_DEVICE_STATUS2_DEFAULT … #define cfgBIFPLR1_0_LINK_CAP2_DEFAULT … #define cfgBIFPLR1_0_LINK_CNTL2_DEFAULT … #define cfgBIFPLR1_0_LINK_STATUS2_DEFAULT … #define cfgBIFPLR1_0_SLOT_CAP2_DEFAULT … #define cfgBIFPLR1_0_SLOT_CNTL2_DEFAULT … #define cfgBIFPLR1_0_SLOT_STATUS2_DEFAULT … #define cfgBIFPLR1_0_MSI_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIFPLR1_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIFPLR1_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIFPLR1_0_MSI_MSG_DATA_DEFAULT … #define cfgBIFPLR1_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIFPLR1_0_SSID_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_SSID_CAP_DEFAULT … #define cfgBIFPLR1_0_MSI_MAP_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_MSI_MAP_CAP_DEFAULT … #define cfgBIFPLR1_0_MSI_MAP_ADDR_LO_DEFAULT … #define cfgBIFPLR1_0_MSI_MAP_ADDR_HI_DEFAULT … #define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIFPLR1_0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIFPLR1_0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIFPLR1_0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIFPLR1_0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIFPLR1_0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIFPLR1_0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIFPLR1_0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIFPLR1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIFPLR1_0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIFPLR1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIFPLR1_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIFPLR1_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIFPLR1_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIFPLR1_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIFPLR1_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIFPLR1_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIFPLR1_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIFPLR1_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIFPLR1_0_PCIE_ROOT_ERR_CMD_DEFAULT … #define cfgBIFPLR1_0_PCIE_ROOT_ERR_STATUS_DEFAULT … #define cfgBIFPLR1_0_PCIE_ERR_SRC_ID_DEFAULT … #define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIFPLR1_0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIFPLR1_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_PCIE_MC_CAP_DEFAULT … #define cfgBIFPLR1_0_PCIE_MC_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_MC_ADDR0_DEFAULT … #define cfgBIFPLR1_0_PCIE_MC_ADDR1_DEFAULT … #define cfgBIFPLR1_0_PCIE_MC_RCV0_DEFAULT … #define cfgBIFPLR1_0_PCIE_MC_RCV1_DEFAULT … #define cfgBIFPLR1_0_PCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgBIFPLR1_0_PCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgBIFPLR1_0_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define cfgBIFPLR1_0_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CAP_DEFAULT … #define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define cfgBIFPLR1_0_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_PCIE_DPC_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_PCIE_DPC_CNTL_DEFAULT … #define cfgBIFPLR1_0_PCIE_DPC_STATUS_DEFAULT … #define cfgBIFPLR1_0_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define cfgBIFPLR1_0_PCIE_RP_PIO_STATUS_DEFAULT … #define cfgBIFPLR1_0_PCIE_RP_PIO_MASK_DEFAULT … #define cfgBIFPLR1_0_PCIE_RP_PIO_SEVERITY_DEFAULT … #define cfgBIFPLR1_0_PCIE_RP_PIO_SYSERROR_DEFAULT … #define cfgBIFPLR1_0_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define cfgBIFPLR1_0_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define cfgBIFPLR1_0_PCIE_ESM_CAP_LIST_DEFAULT … #define cfgBIFPLR1_0_PCIE_ESM_HEADER_1_DEFAULT … #define cfgBIFPLR1_0_PCIE_ESM_HEADER_2_DEFAULT … #define cfgBIFPLR1_0_PCIE_ESM_STATUS_DEFAULT … #define cfgBIFPLR1_0_PCIE_ESM_CTRL_DEFAULT … #define cfgBIFPLR1_0_PCIE_ESM_CAP_1_DEFAULT … #define cfgBIFPLR1_0_PCIE_ESM_CAP_2_DEFAULT … #define cfgBIFPLR1_0_PCIE_ESM_CAP_3_DEFAULT … #define cfgBIFPLR1_0_PCIE_ESM_CAP_4_DEFAULT … #define cfgBIFPLR1_0_PCIE_ESM_CAP_5_DEFAULT … #define cfgBIFPLR1_0_PCIE_ESM_CAP_6_DEFAULT … #define cfgBIFPLR1_0_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr2_cfgdecp #define cfgBIFPLR2_0_VENDOR_ID_DEFAULT … #define cfgBIFPLR2_0_DEVICE_ID_DEFAULT … #define cfgBIFPLR2_0_COMMAND_DEFAULT … #define cfgBIFPLR2_0_STATUS_DEFAULT … #define cfgBIFPLR2_0_REVISION_ID_DEFAULT … #define cfgBIFPLR2_0_PROG_INTERFACE_DEFAULT … #define cfgBIFPLR2_0_SUB_CLASS_DEFAULT … #define cfgBIFPLR2_0_BASE_CLASS_DEFAULT … #define cfgBIFPLR2_0_CACHE_LINE_DEFAULT … #define cfgBIFPLR2_0_LATENCY_DEFAULT … #define cfgBIFPLR2_0_HEADER_DEFAULT … #define cfgBIFPLR2_0_BIST_DEFAULT … #define cfgBIFPLR2_0_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define cfgBIFPLR2_0_IO_BASE_LIMIT_DEFAULT … #define cfgBIFPLR2_0_SECONDARY_STATUS_DEFAULT … #define cfgBIFPLR2_0_MEM_BASE_LIMIT_DEFAULT … #define cfgBIFPLR2_0_PREF_BASE_LIMIT_DEFAULT … #define cfgBIFPLR2_0_PREF_BASE_UPPER_DEFAULT … #define cfgBIFPLR2_0_PREF_LIMIT_UPPER_DEFAULT … #define cfgBIFPLR2_0_IO_BASE_LIMIT_HI_DEFAULT … #define cfgBIFPLR2_0_CAP_PTR_DEFAULT … #define cfgBIFPLR2_0_INTERRUPT_LINE_DEFAULT … #define cfgBIFPLR2_0_INTERRUPT_PIN_DEFAULT … #define cfgBIFPLR2_0_IRQ_BRIDGE_CNTL_DEFAULT … #define cfgBIFPLR2_0_EXT_BRIDGE_CNTL_DEFAULT … #define cfgBIFPLR2_0_PMI_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_PMI_CAP_DEFAULT … #define cfgBIFPLR2_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_PCIE_CAP_DEFAULT … #define cfgBIFPLR2_0_DEVICE_CAP_DEFAULT … #define cfgBIFPLR2_0_DEVICE_CNTL_DEFAULT … #define cfgBIFPLR2_0_DEVICE_STATUS_DEFAULT … #define cfgBIFPLR2_0_LINK_CAP_DEFAULT … #define cfgBIFPLR2_0_LINK_CNTL_DEFAULT … #define cfgBIFPLR2_0_LINK_STATUS_DEFAULT … #define cfgBIFPLR2_0_SLOT_CAP_DEFAULT … #define cfgBIFPLR2_0_SLOT_CNTL_DEFAULT … #define cfgBIFPLR2_0_SLOT_STATUS_DEFAULT … #define cfgBIFPLR2_0_ROOT_CNTL_DEFAULT … #define cfgBIFPLR2_0_ROOT_CAP_DEFAULT … #define cfgBIFPLR2_0_ROOT_STATUS_DEFAULT … #define cfgBIFPLR2_0_DEVICE_CAP2_DEFAULT … #define cfgBIFPLR2_0_DEVICE_CNTL2_DEFAULT … #define cfgBIFPLR2_0_DEVICE_STATUS2_DEFAULT … #define cfgBIFPLR2_0_LINK_CAP2_DEFAULT … #define cfgBIFPLR2_0_LINK_CNTL2_DEFAULT … #define cfgBIFPLR2_0_LINK_STATUS2_DEFAULT … #define cfgBIFPLR2_0_SLOT_CAP2_DEFAULT … #define cfgBIFPLR2_0_SLOT_CNTL2_DEFAULT … #define cfgBIFPLR2_0_SLOT_STATUS2_DEFAULT … #define cfgBIFPLR2_0_MSI_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIFPLR2_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIFPLR2_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIFPLR2_0_MSI_MSG_DATA_DEFAULT … #define cfgBIFPLR2_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIFPLR2_0_SSID_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_SSID_CAP_DEFAULT … #define cfgBIFPLR2_0_MSI_MAP_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_MSI_MAP_CAP_DEFAULT … #define cfgBIFPLR2_0_MSI_MAP_ADDR_LO_DEFAULT … #define cfgBIFPLR2_0_MSI_MAP_ADDR_HI_DEFAULT … #define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIFPLR2_0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIFPLR2_0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIFPLR2_0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIFPLR2_0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIFPLR2_0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIFPLR2_0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIFPLR2_0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIFPLR2_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIFPLR2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIFPLR2_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIFPLR2_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIFPLR2_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIFPLR2_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIFPLR2_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIFPLR2_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIFPLR2_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIFPLR2_0_PCIE_ROOT_ERR_CMD_DEFAULT … #define cfgBIFPLR2_0_PCIE_ROOT_ERR_STATUS_DEFAULT … #define cfgBIFPLR2_0_PCIE_ERR_SRC_ID_DEFAULT … #define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIFPLR2_0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIFPLR2_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_PCIE_MC_CAP_DEFAULT … #define cfgBIFPLR2_0_PCIE_MC_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_MC_ADDR0_DEFAULT … #define cfgBIFPLR2_0_PCIE_MC_ADDR1_DEFAULT … #define cfgBIFPLR2_0_PCIE_MC_RCV0_DEFAULT … #define cfgBIFPLR2_0_PCIE_MC_RCV1_DEFAULT … #define cfgBIFPLR2_0_PCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgBIFPLR2_0_PCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgBIFPLR2_0_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define cfgBIFPLR2_0_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CAP_DEFAULT … #define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define cfgBIFPLR2_0_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_PCIE_DPC_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_PCIE_DPC_CNTL_DEFAULT … #define cfgBIFPLR2_0_PCIE_DPC_STATUS_DEFAULT … #define cfgBIFPLR2_0_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define cfgBIFPLR2_0_PCIE_RP_PIO_STATUS_DEFAULT … #define cfgBIFPLR2_0_PCIE_RP_PIO_MASK_DEFAULT … #define cfgBIFPLR2_0_PCIE_RP_PIO_SEVERITY_DEFAULT … #define cfgBIFPLR2_0_PCIE_RP_PIO_SYSERROR_DEFAULT … #define cfgBIFPLR2_0_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define cfgBIFPLR2_0_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define cfgBIFPLR2_0_PCIE_ESM_CAP_LIST_DEFAULT … #define cfgBIFPLR2_0_PCIE_ESM_HEADER_1_DEFAULT … #define cfgBIFPLR2_0_PCIE_ESM_HEADER_2_DEFAULT … #define cfgBIFPLR2_0_PCIE_ESM_STATUS_DEFAULT … #define cfgBIFPLR2_0_PCIE_ESM_CTRL_DEFAULT … #define cfgBIFPLR2_0_PCIE_ESM_CAP_1_DEFAULT … #define cfgBIFPLR2_0_PCIE_ESM_CAP_2_DEFAULT … #define cfgBIFPLR2_0_PCIE_ESM_CAP_3_DEFAULT … #define cfgBIFPLR2_0_PCIE_ESM_CAP_4_DEFAULT … #define cfgBIFPLR2_0_PCIE_ESM_CAP_5_DEFAULT … #define cfgBIFPLR2_0_PCIE_ESM_CAP_6_DEFAULT … #define cfgBIFPLR2_0_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr3_cfgdecp #define cfgBIFPLR3_0_VENDOR_ID_DEFAULT … #define cfgBIFPLR3_0_DEVICE_ID_DEFAULT … #define cfgBIFPLR3_0_COMMAND_DEFAULT … #define cfgBIFPLR3_0_STATUS_DEFAULT … #define cfgBIFPLR3_0_REVISION_ID_DEFAULT … #define cfgBIFPLR3_0_PROG_INTERFACE_DEFAULT … #define cfgBIFPLR3_0_SUB_CLASS_DEFAULT … #define cfgBIFPLR3_0_BASE_CLASS_DEFAULT … #define cfgBIFPLR3_0_CACHE_LINE_DEFAULT … #define cfgBIFPLR3_0_LATENCY_DEFAULT … #define cfgBIFPLR3_0_HEADER_DEFAULT … #define cfgBIFPLR3_0_BIST_DEFAULT … #define cfgBIFPLR3_0_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define cfgBIFPLR3_0_IO_BASE_LIMIT_DEFAULT … #define cfgBIFPLR3_0_SECONDARY_STATUS_DEFAULT … #define cfgBIFPLR3_0_MEM_BASE_LIMIT_DEFAULT … #define cfgBIFPLR3_0_PREF_BASE_LIMIT_DEFAULT … #define cfgBIFPLR3_0_PREF_BASE_UPPER_DEFAULT … #define cfgBIFPLR3_0_PREF_LIMIT_UPPER_DEFAULT … #define cfgBIFPLR3_0_IO_BASE_LIMIT_HI_DEFAULT … #define cfgBIFPLR3_0_CAP_PTR_DEFAULT … #define cfgBIFPLR3_0_INTERRUPT_LINE_DEFAULT … #define cfgBIFPLR3_0_INTERRUPT_PIN_DEFAULT … #define cfgBIFPLR3_0_IRQ_BRIDGE_CNTL_DEFAULT … #define cfgBIFPLR3_0_EXT_BRIDGE_CNTL_DEFAULT … #define cfgBIFPLR3_0_PMI_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_PMI_CAP_DEFAULT … #define cfgBIFPLR3_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_PCIE_CAP_DEFAULT … #define cfgBIFPLR3_0_DEVICE_CAP_DEFAULT … #define cfgBIFPLR3_0_DEVICE_CNTL_DEFAULT … #define cfgBIFPLR3_0_DEVICE_STATUS_DEFAULT … #define cfgBIFPLR3_0_LINK_CAP_DEFAULT … #define cfgBIFPLR3_0_LINK_CNTL_DEFAULT … #define cfgBIFPLR3_0_LINK_STATUS_DEFAULT … #define cfgBIFPLR3_0_SLOT_CAP_DEFAULT … #define cfgBIFPLR3_0_SLOT_CNTL_DEFAULT … #define cfgBIFPLR3_0_SLOT_STATUS_DEFAULT … #define cfgBIFPLR3_0_ROOT_CNTL_DEFAULT … #define cfgBIFPLR3_0_ROOT_CAP_DEFAULT … #define cfgBIFPLR3_0_ROOT_STATUS_DEFAULT … #define cfgBIFPLR3_0_DEVICE_CAP2_DEFAULT … #define cfgBIFPLR3_0_DEVICE_CNTL2_DEFAULT … #define cfgBIFPLR3_0_DEVICE_STATUS2_DEFAULT … #define cfgBIFPLR3_0_LINK_CAP2_DEFAULT … #define cfgBIFPLR3_0_LINK_CNTL2_DEFAULT … #define cfgBIFPLR3_0_LINK_STATUS2_DEFAULT … #define cfgBIFPLR3_0_SLOT_CAP2_DEFAULT … #define cfgBIFPLR3_0_SLOT_CNTL2_DEFAULT … #define cfgBIFPLR3_0_SLOT_STATUS2_DEFAULT … #define cfgBIFPLR3_0_MSI_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIFPLR3_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIFPLR3_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIFPLR3_0_MSI_MSG_DATA_DEFAULT … #define cfgBIFPLR3_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIFPLR3_0_SSID_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_SSID_CAP_DEFAULT … #define cfgBIFPLR3_0_MSI_MAP_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_MSI_MAP_CAP_DEFAULT … #define cfgBIFPLR3_0_MSI_MAP_ADDR_LO_DEFAULT … #define cfgBIFPLR3_0_MSI_MAP_ADDR_HI_DEFAULT … #define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIFPLR3_0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIFPLR3_0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIFPLR3_0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIFPLR3_0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIFPLR3_0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIFPLR3_0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIFPLR3_0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIFPLR3_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIFPLR3_0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIFPLR3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIFPLR3_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIFPLR3_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIFPLR3_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIFPLR3_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIFPLR3_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIFPLR3_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIFPLR3_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIFPLR3_0_PCIE_ROOT_ERR_CMD_DEFAULT … #define cfgBIFPLR3_0_PCIE_ROOT_ERR_STATUS_DEFAULT … #define cfgBIFPLR3_0_PCIE_ERR_SRC_ID_DEFAULT … #define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIFPLR3_0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIFPLR3_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_PCIE_MC_CAP_DEFAULT … #define cfgBIFPLR3_0_PCIE_MC_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_MC_ADDR0_DEFAULT … #define cfgBIFPLR3_0_PCIE_MC_ADDR1_DEFAULT … #define cfgBIFPLR3_0_PCIE_MC_RCV0_DEFAULT … #define cfgBIFPLR3_0_PCIE_MC_RCV1_DEFAULT … #define cfgBIFPLR3_0_PCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgBIFPLR3_0_PCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgBIFPLR3_0_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define cfgBIFPLR3_0_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CAP_DEFAULT … #define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define cfgBIFPLR3_0_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_PCIE_DPC_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_PCIE_DPC_CNTL_DEFAULT … #define cfgBIFPLR3_0_PCIE_DPC_STATUS_DEFAULT … #define cfgBIFPLR3_0_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define cfgBIFPLR3_0_PCIE_RP_PIO_STATUS_DEFAULT … #define cfgBIFPLR3_0_PCIE_RP_PIO_MASK_DEFAULT … #define cfgBIFPLR3_0_PCIE_RP_PIO_SEVERITY_DEFAULT … #define cfgBIFPLR3_0_PCIE_RP_PIO_SYSERROR_DEFAULT … #define cfgBIFPLR3_0_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define cfgBIFPLR3_0_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define cfgBIFPLR3_0_PCIE_ESM_CAP_LIST_DEFAULT … #define cfgBIFPLR3_0_PCIE_ESM_HEADER_1_DEFAULT … #define cfgBIFPLR3_0_PCIE_ESM_HEADER_2_DEFAULT … #define cfgBIFPLR3_0_PCIE_ESM_STATUS_DEFAULT … #define cfgBIFPLR3_0_PCIE_ESM_CTRL_DEFAULT … #define cfgBIFPLR3_0_PCIE_ESM_CAP_1_DEFAULT … #define cfgBIFPLR3_0_PCIE_ESM_CAP_2_DEFAULT … #define cfgBIFPLR3_0_PCIE_ESM_CAP_3_DEFAULT … #define cfgBIFPLR3_0_PCIE_ESM_CAP_4_DEFAULT … #define cfgBIFPLR3_0_PCIE_ESM_CAP_5_DEFAULT … #define cfgBIFPLR3_0_PCIE_ESM_CAP_6_DEFAULT … #define cfgBIFPLR3_0_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr4_cfgdecp #define cfgBIFPLR4_0_VENDOR_ID_DEFAULT … #define cfgBIFPLR4_0_DEVICE_ID_DEFAULT … #define cfgBIFPLR4_0_COMMAND_DEFAULT … #define cfgBIFPLR4_0_STATUS_DEFAULT … #define cfgBIFPLR4_0_REVISION_ID_DEFAULT … #define cfgBIFPLR4_0_PROG_INTERFACE_DEFAULT … #define cfgBIFPLR4_0_SUB_CLASS_DEFAULT … #define cfgBIFPLR4_0_BASE_CLASS_DEFAULT … #define cfgBIFPLR4_0_CACHE_LINE_DEFAULT … #define cfgBIFPLR4_0_LATENCY_DEFAULT … #define cfgBIFPLR4_0_HEADER_DEFAULT … #define cfgBIFPLR4_0_BIST_DEFAULT … #define cfgBIFPLR4_0_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define cfgBIFPLR4_0_IO_BASE_LIMIT_DEFAULT … #define cfgBIFPLR4_0_SECONDARY_STATUS_DEFAULT … #define cfgBIFPLR4_0_MEM_BASE_LIMIT_DEFAULT … #define cfgBIFPLR4_0_PREF_BASE_LIMIT_DEFAULT … #define cfgBIFPLR4_0_PREF_BASE_UPPER_DEFAULT … #define cfgBIFPLR4_0_PREF_LIMIT_UPPER_DEFAULT … #define cfgBIFPLR4_0_IO_BASE_LIMIT_HI_DEFAULT … #define cfgBIFPLR4_0_CAP_PTR_DEFAULT … #define cfgBIFPLR4_0_INTERRUPT_LINE_DEFAULT … #define cfgBIFPLR4_0_INTERRUPT_PIN_DEFAULT … #define cfgBIFPLR4_0_IRQ_BRIDGE_CNTL_DEFAULT … #define cfgBIFPLR4_0_EXT_BRIDGE_CNTL_DEFAULT … #define cfgBIFPLR4_0_PMI_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_PMI_CAP_DEFAULT … #define cfgBIFPLR4_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_PCIE_CAP_DEFAULT … #define cfgBIFPLR4_0_DEVICE_CAP_DEFAULT … #define cfgBIFPLR4_0_DEVICE_CNTL_DEFAULT … #define cfgBIFPLR4_0_DEVICE_STATUS_DEFAULT … #define cfgBIFPLR4_0_LINK_CAP_DEFAULT … #define cfgBIFPLR4_0_LINK_CNTL_DEFAULT … #define cfgBIFPLR4_0_LINK_STATUS_DEFAULT … #define cfgBIFPLR4_0_SLOT_CAP_DEFAULT … #define cfgBIFPLR4_0_SLOT_CNTL_DEFAULT … #define cfgBIFPLR4_0_SLOT_STATUS_DEFAULT … #define cfgBIFPLR4_0_ROOT_CNTL_DEFAULT … #define cfgBIFPLR4_0_ROOT_CAP_DEFAULT … #define cfgBIFPLR4_0_ROOT_STATUS_DEFAULT … #define cfgBIFPLR4_0_DEVICE_CAP2_DEFAULT … #define cfgBIFPLR4_0_DEVICE_CNTL2_DEFAULT … #define cfgBIFPLR4_0_DEVICE_STATUS2_DEFAULT … #define cfgBIFPLR4_0_LINK_CAP2_DEFAULT … #define cfgBIFPLR4_0_LINK_CNTL2_DEFAULT … #define cfgBIFPLR4_0_LINK_STATUS2_DEFAULT … #define cfgBIFPLR4_0_SLOT_CAP2_DEFAULT … #define cfgBIFPLR4_0_SLOT_CNTL2_DEFAULT … #define cfgBIFPLR4_0_SLOT_STATUS2_DEFAULT … #define cfgBIFPLR4_0_MSI_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIFPLR4_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIFPLR4_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIFPLR4_0_MSI_MSG_DATA_DEFAULT … #define cfgBIFPLR4_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIFPLR4_0_SSID_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_SSID_CAP_DEFAULT … #define cfgBIFPLR4_0_MSI_MAP_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_MSI_MAP_CAP_DEFAULT … #define cfgBIFPLR4_0_MSI_MAP_ADDR_LO_DEFAULT … #define cfgBIFPLR4_0_MSI_MAP_ADDR_HI_DEFAULT … #define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIFPLR4_0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIFPLR4_0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIFPLR4_0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIFPLR4_0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIFPLR4_0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIFPLR4_0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIFPLR4_0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIFPLR4_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIFPLR4_0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIFPLR4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIFPLR4_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIFPLR4_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIFPLR4_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIFPLR4_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIFPLR4_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIFPLR4_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIFPLR4_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIFPLR4_0_PCIE_ROOT_ERR_CMD_DEFAULT … #define cfgBIFPLR4_0_PCIE_ROOT_ERR_STATUS_DEFAULT … #define cfgBIFPLR4_0_PCIE_ERR_SRC_ID_DEFAULT … #define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIFPLR4_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_PCIE_MC_CAP_DEFAULT … #define cfgBIFPLR4_0_PCIE_MC_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_MC_ADDR0_DEFAULT … #define cfgBIFPLR4_0_PCIE_MC_ADDR1_DEFAULT … #define cfgBIFPLR4_0_PCIE_MC_RCV0_DEFAULT … #define cfgBIFPLR4_0_PCIE_MC_RCV1_DEFAULT … #define cfgBIFPLR4_0_PCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgBIFPLR4_0_PCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgBIFPLR4_0_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define cfgBIFPLR4_0_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CAP_DEFAULT … #define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define cfgBIFPLR4_0_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_PCIE_DPC_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_PCIE_DPC_CNTL_DEFAULT … #define cfgBIFPLR4_0_PCIE_DPC_STATUS_DEFAULT … #define cfgBIFPLR4_0_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define cfgBIFPLR4_0_PCIE_RP_PIO_STATUS_DEFAULT … #define cfgBIFPLR4_0_PCIE_RP_PIO_MASK_DEFAULT … #define cfgBIFPLR4_0_PCIE_RP_PIO_SEVERITY_DEFAULT … #define cfgBIFPLR4_0_PCIE_RP_PIO_SYSERROR_DEFAULT … #define cfgBIFPLR4_0_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define cfgBIFPLR4_0_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define cfgBIFPLR4_0_PCIE_ESM_CAP_LIST_DEFAULT … #define cfgBIFPLR4_0_PCIE_ESM_HEADER_1_DEFAULT … #define cfgBIFPLR4_0_PCIE_ESM_HEADER_2_DEFAULT … #define cfgBIFPLR4_0_PCIE_ESM_STATUS_DEFAULT … #define cfgBIFPLR4_0_PCIE_ESM_CTRL_DEFAULT … #define cfgBIFPLR4_0_PCIE_ESM_CAP_1_DEFAULT … #define cfgBIFPLR4_0_PCIE_ESM_CAP_2_DEFAULT … #define cfgBIFPLR4_0_PCIE_ESM_CAP_3_DEFAULT … #define cfgBIFPLR4_0_PCIE_ESM_CAP_4_DEFAULT … #define cfgBIFPLR4_0_PCIE_ESM_CAP_5_DEFAULT … #define cfgBIFPLR4_0_PCIE_ESM_CAP_6_DEFAULT … #define cfgBIFPLR4_0_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr5_cfgdecp #define cfgBIFPLR5_0_VENDOR_ID_DEFAULT … #define cfgBIFPLR5_0_DEVICE_ID_DEFAULT … #define cfgBIFPLR5_0_COMMAND_DEFAULT … #define cfgBIFPLR5_0_STATUS_DEFAULT … #define cfgBIFPLR5_0_REVISION_ID_DEFAULT … #define cfgBIFPLR5_0_PROG_INTERFACE_DEFAULT … #define cfgBIFPLR5_0_SUB_CLASS_DEFAULT … #define cfgBIFPLR5_0_BASE_CLASS_DEFAULT … #define cfgBIFPLR5_0_CACHE_LINE_DEFAULT … #define cfgBIFPLR5_0_LATENCY_DEFAULT … #define cfgBIFPLR5_0_HEADER_DEFAULT … #define cfgBIFPLR5_0_BIST_DEFAULT … #define cfgBIFPLR5_0_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define cfgBIFPLR5_0_IO_BASE_LIMIT_DEFAULT … #define cfgBIFPLR5_0_SECONDARY_STATUS_DEFAULT … #define cfgBIFPLR5_0_MEM_BASE_LIMIT_DEFAULT … #define cfgBIFPLR5_0_PREF_BASE_LIMIT_DEFAULT … #define cfgBIFPLR5_0_PREF_BASE_UPPER_DEFAULT … #define cfgBIFPLR5_0_PREF_LIMIT_UPPER_DEFAULT … #define cfgBIFPLR5_0_IO_BASE_LIMIT_HI_DEFAULT … #define cfgBIFPLR5_0_CAP_PTR_DEFAULT … #define cfgBIFPLR5_0_INTERRUPT_LINE_DEFAULT … #define cfgBIFPLR5_0_INTERRUPT_PIN_DEFAULT … #define cfgBIFPLR5_0_IRQ_BRIDGE_CNTL_DEFAULT … #define cfgBIFPLR5_0_EXT_BRIDGE_CNTL_DEFAULT … #define cfgBIFPLR5_0_PMI_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_PMI_CAP_DEFAULT … #define cfgBIFPLR5_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_PCIE_CAP_DEFAULT … #define cfgBIFPLR5_0_DEVICE_CAP_DEFAULT … #define cfgBIFPLR5_0_DEVICE_CNTL_DEFAULT … #define cfgBIFPLR5_0_DEVICE_STATUS_DEFAULT … #define cfgBIFPLR5_0_LINK_CAP_DEFAULT … #define cfgBIFPLR5_0_LINK_CNTL_DEFAULT … #define cfgBIFPLR5_0_LINK_STATUS_DEFAULT … #define cfgBIFPLR5_0_SLOT_CAP_DEFAULT … #define cfgBIFPLR5_0_SLOT_CNTL_DEFAULT … #define cfgBIFPLR5_0_SLOT_STATUS_DEFAULT … #define cfgBIFPLR5_0_ROOT_CNTL_DEFAULT … #define cfgBIFPLR5_0_ROOT_CAP_DEFAULT … #define cfgBIFPLR5_0_ROOT_STATUS_DEFAULT … #define cfgBIFPLR5_0_DEVICE_CAP2_DEFAULT … #define cfgBIFPLR5_0_DEVICE_CNTL2_DEFAULT … #define cfgBIFPLR5_0_DEVICE_STATUS2_DEFAULT … #define cfgBIFPLR5_0_LINK_CAP2_DEFAULT … #define cfgBIFPLR5_0_LINK_CNTL2_DEFAULT … #define cfgBIFPLR5_0_LINK_STATUS2_DEFAULT … #define cfgBIFPLR5_0_SLOT_CAP2_DEFAULT … #define cfgBIFPLR5_0_SLOT_CNTL2_DEFAULT … #define cfgBIFPLR5_0_SLOT_STATUS2_DEFAULT … #define cfgBIFPLR5_0_MSI_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIFPLR5_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIFPLR5_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIFPLR5_0_MSI_MSG_DATA_DEFAULT … #define cfgBIFPLR5_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIFPLR5_0_SSID_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_SSID_CAP_DEFAULT … #define cfgBIFPLR5_0_MSI_MAP_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_MSI_MAP_CAP_DEFAULT … #define cfgBIFPLR5_0_MSI_MAP_ADDR_LO_DEFAULT … #define cfgBIFPLR5_0_MSI_MAP_ADDR_HI_DEFAULT … #define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIFPLR5_0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIFPLR5_0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIFPLR5_0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIFPLR5_0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIFPLR5_0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIFPLR5_0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIFPLR5_0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIFPLR5_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIFPLR5_0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIFPLR5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIFPLR5_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIFPLR5_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIFPLR5_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIFPLR5_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIFPLR5_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIFPLR5_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIFPLR5_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIFPLR5_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIFPLR5_0_PCIE_ROOT_ERR_CMD_DEFAULT … #define cfgBIFPLR5_0_PCIE_ROOT_ERR_STATUS_DEFAULT … #define cfgBIFPLR5_0_PCIE_ERR_SRC_ID_DEFAULT … #define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIFPLR5_0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIFPLR5_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_PCIE_MC_CAP_DEFAULT … #define cfgBIFPLR5_0_PCIE_MC_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_MC_ADDR0_DEFAULT … #define cfgBIFPLR5_0_PCIE_MC_ADDR1_DEFAULT … #define cfgBIFPLR5_0_PCIE_MC_RCV0_DEFAULT … #define cfgBIFPLR5_0_PCIE_MC_RCV1_DEFAULT … #define cfgBIFPLR5_0_PCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgBIFPLR5_0_PCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgBIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgBIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgBIFPLR5_0_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define cfgBIFPLR5_0_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CAP_DEFAULT … #define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define cfgBIFPLR5_0_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_PCIE_DPC_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_PCIE_DPC_CNTL_DEFAULT … #define cfgBIFPLR5_0_PCIE_DPC_STATUS_DEFAULT … #define cfgBIFPLR5_0_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define cfgBIFPLR5_0_PCIE_RP_PIO_STATUS_DEFAULT … #define cfgBIFPLR5_0_PCIE_RP_PIO_MASK_DEFAULT … #define cfgBIFPLR5_0_PCIE_RP_PIO_SEVERITY_DEFAULT … #define cfgBIFPLR5_0_PCIE_RP_PIO_SYSERROR_DEFAULT … #define cfgBIFPLR5_0_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define cfgBIFPLR5_0_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define cfgBIFPLR5_0_PCIE_ESM_CAP_LIST_DEFAULT … #define cfgBIFPLR5_0_PCIE_ESM_HEADER_1_DEFAULT … #define cfgBIFPLR5_0_PCIE_ESM_HEADER_2_DEFAULT … #define cfgBIFPLR5_0_PCIE_ESM_STATUS_DEFAULT … #define cfgBIFPLR5_0_PCIE_ESM_CTRL_DEFAULT … #define cfgBIFPLR5_0_PCIE_ESM_CAP_1_DEFAULT … #define cfgBIFPLR5_0_PCIE_ESM_CAP_2_DEFAULT … #define cfgBIFPLR5_0_PCIE_ESM_CAP_3_DEFAULT … #define cfgBIFPLR5_0_PCIE_ESM_CAP_4_DEFAULT … #define cfgBIFPLR5_0_PCIE_ESM_CAP_5_DEFAULT … #define cfgBIFPLR5_0_PCIE_ESM_CAP_6_DEFAULT … #define cfgBIFPLR5_0_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr6_cfgdecp #define cfgBIFPLR6_0_VENDOR_ID_DEFAULT … #define cfgBIFPLR6_0_DEVICE_ID_DEFAULT … #define cfgBIFPLR6_0_COMMAND_DEFAULT … #define cfgBIFPLR6_0_STATUS_DEFAULT … #define cfgBIFPLR6_0_REVISION_ID_DEFAULT … #define cfgBIFPLR6_0_PROG_INTERFACE_DEFAULT … #define cfgBIFPLR6_0_SUB_CLASS_DEFAULT … #define cfgBIFPLR6_0_BASE_CLASS_DEFAULT … #define cfgBIFPLR6_0_CACHE_LINE_DEFAULT … #define cfgBIFPLR6_0_LATENCY_DEFAULT … #define cfgBIFPLR6_0_HEADER_DEFAULT … #define cfgBIFPLR6_0_BIST_DEFAULT … #define cfgBIFPLR6_0_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define cfgBIFPLR6_0_IO_BASE_LIMIT_DEFAULT … #define cfgBIFPLR6_0_SECONDARY_STATUS_DEFAULT … #define cfgBIFPLR6_0_MEM_BASE_LIMIT_DEFAULT … #define cfgBIFPLR6_0_PREF_BASE_LIMIT_DEFAULT … #define cfgBIFPLR6_0_PREF_BASE_UPPER_DEFAULT … #define cfgBIFPLR6_0_PREF_LIMIT_UPPER_DEFAULT … #define cfgBIFPLR6_0_IO_BASE_LIMIT_HI_DEFAULT … #define cfgBIFPLR6_0_CAP_PTR_DEFAULT … #define cfgBIFPLR6_0_INTERRUPT_LINE_DEFAULT … #define cfgBIFPLR6_0_INTERRUPT_PIN_DEFAULT … #define cfgBIFPLR6_0_IRQ_BRIDGE_CNTL_DEFAULT … #define cfgBIFPLR6_0_EXT_BRIDGE_CNTL_DEFAULT … #define cfgBIFPLR6_0_PMI_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_PMI_CAP_DEFAULT … #define cfgBIFPLR6_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_PCIE_CAP_DEFAULT … #define cfgBIFPLR6_0_DEVICE_CAP_DEFAULT … #define cfgBIFPLR6_0_DEVICE_CNTL_DEFAULT … #define cfgBIFPLR6_0_DEVICE_STATUS_DEFAULT … #define cfgBIFPLR6_0_LINK_CAP_DEFAULT … #define cfgBIFPLR6_0_LINK_CNTL_DEFAULT … #define cfgBIFPLR6_0_LINK_STATUS_DEFAULT … #define cfgBIFPLR6_0_SLOT_CAP_DEFAULT … #define cfgBIFPLR6_0_SLOT_CNTL_DEFAULT … #define cfgBIFPLR6_0_SLOT_STATUS_DEFAULT … #define cfgBIFPLR6_0_ROOT_CNTL_DEFAULT … #define cfgBIFPLR6_0_ROOT_CAP_DEFAULT … #define cfgBIFPLR6_0_ROOT_STATUS_DEFAULT … #define cfgBIFPLR6_0_DEVICE_CAP2_DEFAULT … #define cfgBIFPLR6_0_DEVICE_CNTL2_DEFAULT … #define cfgBIFPLR6_0_DEVICE_STATUS2_DEFAULT … #define cfgBIFPLR6_0_LINK_CAP2_DEFAULT … #define cfgBIFPLR6_0_LINK_CNTL2_DEFAULT … #define cfgBIFPLR6_0_LINK_STATUS2_DEFAULT … #define cfgBIFPLR6_0_SLOT_CAP2_DEFAULT … #define cfgBIFPLR6_0_SLOT_CNTL2_DEFAULT … #define cfgBIFPLR6_0_SLOT_STATUS2_DEFAULT … #define cfgBIFPLR6_0_MSI_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIFPLR6_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIFPLR6_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIFPLR6_0_MSI_MSG_DATA_DEFAULT … #define cfgBIFPLR6_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIFPLR6_0_SSID_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_SSID_CAP_DEFAULT … #define cfgBIFPLR6_0_MSI_MAP_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_MSI_MAP_CAP_DEFAULT … #define cfgBIFPLR6_0_MSI_MAP_ADDR_LO_DEFAULT … #define cfgBIFPLR6_0_MSI_MAP_ADDR_HI_DEFAULT … #define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIFPLR6_0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIFPLR6_0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIFPLR6_0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIFPLR6_0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIFPLR6_0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIFPLR6_0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIFPLR6_0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIFPLR6_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIFPLR6_0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIFPLR6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIFPLR6_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIFPLR6_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIFPLR6_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIFPLR6_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIFPLR6_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIFPLR6_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIFPLR6_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIFPLR6_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIFPLR6_0_PCIE_ROOT_ERR_CMD_DEFAULT … #define cfgBIFPLR6_0_PCIE_ROOT_ERR_STATUS_DEFAULT … #define cfgBIFPLR6_0_PCIE_ERR_SRC_ID_DEFAULT … #define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIFPLR6_0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIFPLR6_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_PCIE_MC_CAP_DEFAULT … #define cfgBIFPLR6_0_PCIE_MC_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_MC_ADDR0_DEFAULT … #define cfgBIFPLR6_0_PCIE_MC_ADDR1_DEFAULT … #define cfgBIFPLR6_0_PCIE_MC_RCV0_DEFAULT … #define cfgBIFPLR6_0_PCIE_MC_RCV1_DEFAULT … #define cfgBIFPLR6_0_PCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgBIFPLR6_0_PCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgBIFPLR6_0_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgBIFPLR6_0_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgBIFPLR6_0_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define cfgBIFPLR6_0_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CAP_DEFAULT … #define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define cfgBIFPLR6_0_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_PCIE_DPC_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_PCIE_DPC_CNTL_DEFAULT … #define cfgBIFPLR6_0_PCIE_DPC_STATUS_DEFAULT … #define cfgBIFPLR6_0_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define cfgBIFPLR6_0_PCIE_RP_PIO_STATUS_DEFAULT … #define cfgBIFPLR6_0_PCIE_RP_PIO_MASK_DEFAULT … #define cfgBIFPLR6_0_PCIE_RP_PIO_SEVERITY_DEFAULT … #define cfgBIFPLR6_0_PCIE_RP_PIO_SYSERROR_DEFAULT … #define cfgBIFPLR6_0_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define cfgBIFPLR6_0_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define cfgBIFPLR6_0_PCIE_ESM_CAP_LIST_DEFAULT … #define cfgBIFPLR6_0_PCIE_ESM_HEADER_1_DEFAULT … #define cfgBIFPLR6_0_PCIE_ESM_HEADER_2_DEFAULT … #define cfgBIFPLR6_0_PCIE_ESM_STATUS_DEFAULT … #define cfgBIFPLR6_0_PCIE_ESM_CTRL_DEFAULT … #define cfgBIFPLR6_0_PCIE_ESM_CAP_1_DEFAULT … #define cfgBIFPLR6_0_PCIE_ESM_CAP_2_DEFAULT … #define cfgBIFPLR6_0_PCIE_ESM_CAP_3_DEFAULT … #define cfgBIFPLR6_0_PCIE_ESM_CAP_4_DEFAULT … #define cfgBIFPLR6_0_PCIE_ESM_CAP_5_DEFAULT … #define cfgBIFPLR6_0_PCIE_ESM_CAP_6_DEFAULT … #define cfgBIFPLR6_0_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_dbgu0_dbgudec #define mmport_a_addr_DEFAULT … #define mmport_a_data_lo_DEFAULT … #define mmport_a_data_hi_DEFAULT … #define mmport_b_addr_DEFAULT … #define mmport_b_data_lo_DEFAULT … #define mmport_b_data_hi_DEFAULT … #define mmport_c_addr_DEFAULT … #define mmport_c_data_lo_DEFAULT … #define mmport_c_data_hi_DEFAULT … #define mmport_d_addr_DEFAULT … #define mmport_d_data_lo_DEFAULT … #define mmport_d_data_hi_DEFAULT … // addressBlock: nbio_nbif0_gdc_GDCDEC #define smnGDC0_NGDC_SDP_PORT_CTRL_DEFAULT … #define smnGDC0_SHUB_REGS_IF_CTL_DEFAULT … #define smnGDC0_NGDC_RESERVED_0_DEFAULT … #define smnGDC0_NGDC_RESERVED_1_DEFAULT … #define smnGDC0_NGDC_SDP_PORT_CTRL_SOCCLK_DEFAULT … #define smnGDC0_BIF_SDMA0_DOORBELL_RANGE_DEFAULT … #define smnGDC0_BIF_SDMA1_DOORBELL_RANGE_DEFAULT … #define smnGDC0_BIF_IH_DOORBELL_RANGE_DEFAULT … #define smnGDC0_BIF_MMSCH0_DOORBELL_RANGE_DEFAULT … #define smnGDC0_ATDMA_MISC_CNTL_DEFAULT … #define smnGDC0_BIF_DOORBELL_FENCE_CNTL_DEFAULT … #define smnGDC0_S2A_MISC_CNTL_DEFAULT … #define smnGDC0_GDC_PG_MISC_CNTL_DEFAULT … // addressBlock: nbio_nbif0_syshub_mmreg_direct_syshubdirect #define smnSYSHUB_MMREG_DIRECT_SYSHUB_DS_CTRL_SOCCLK_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSHUB_DS_CTRL2_SOCCLK_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SOCCLK_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSHUB_BGEN_ENHANCEMENT_IMM_EN_SOCCLK_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK0_SW0_SYSHUB_QOS_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK0_SW1_SYSHUB_QOS_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK0_SW2_SYSHUB_QOS_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK0_SW0_CL0_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK0_SW0_CL1_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK0_SW0_CL2_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK0_SW0_CL3_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK0_SW0_CL4_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK0_SW0_CL5_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK0_SW1_CL0_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK0_SW2_CL0_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_HST_CLK0_SW0_CL0_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_HST_CLK0_SW0_CL1_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_HST_CLK0_SW0_CL2_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_HST_CLK0_SW1_CL0_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_HST_CLK0_SW1_CL1_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_HST_CLK0_SW1_CL2_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_HST_CLK0_SW1_CL3_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_HST_CLK0_SW1_CL4_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSHUB_CG_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSHUB_TRANS_IDLE_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSHUB_HP_TIMER_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSHUB_MGCG_CTRL_SOCCLK_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSUB_CPF_DOORBELL_RS_RESET_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSHUB_SCRATCH_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSHUB_CL_MASK_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSHUB_DS_CTRL_SHUBCLK_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSHUB_DS_CTRL2_SHUBCLK_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SHUBCLK_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSHUB_BGEN_ENHANCEMENT_IMM_EN_SHUBCLK_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK1_SW0_SYSHUB_QOS_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK1_SW1_SYSHUB_QOS_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK1_SW0_CL0_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK1_SW0_CL1_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK1_SW0_CL2_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK1_SW0_CL3_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK1_SW0_CL4_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK1_SW1_CL0_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK1_SW1_CL1_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK1_SW1_CL2_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK1_SW1_CL3_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_DMA_CLK1_SW1_CL4_CNTL_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_SYSHUB_MGCG_CTRL_SHUBCLK_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_0_ASIB_0_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_0_AMIB_0_FN_MOD_BM_ISS_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_0_AMIB_1_FN_MOD_BM_ISS_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_1_ASIB_0_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_1_AMIB_0_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_1_AMIB_1_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_1_AMIB_2_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_2_ASIB_0_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_2_ASIB_1_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_2_ASIB_2_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_2_ASIB_3_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_2_ASIB_4_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_2_AMIB_0_FN_MOD_BM_ISS_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_5_ASIB_0_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_5_ASIB_1_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_5_ASIB_2_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_5_ASIB_3_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_5_ASIB_4_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_5_AMIB_0_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_4_ASIB_0_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_4_ASIB_1_FN_MOD_DEFAULT … #define smnSYSHUB_MMREG_DIRECT_NIC400_4_AMIB_0_FN_MOD_DEFAULT … // addressBlock: nbio_nbif0_nbif_sion_SIONDEC #define smnSION_CL0_RdRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL0_RdRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL0_RdRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL0_RdRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL0_WrRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL0_WrRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL0_WrRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL0_WrRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL0_Req_BurstTarget_REG0_DEFAULT … #define smnSION_CL0_Req_BurstTarget_REG1_DEFAULT … #define smnSION_CL0_Req_TimeSlot_REG0_DEFAULT … #define smnSION_CL0_Req_TimeSlot_REG1_DEFAULT … #define smnSION_CL0_ReqPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL0_ReqPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL0_DataPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL0_DataPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL0_RdRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL0_RdRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL0_WrRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL0_WrRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL1_RdRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL1_RdRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL1_RdRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL1_RdRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL1_WrRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL1_WrRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL1_WrRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL1_WrRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL1_Req_BurstTarget_REG0_DEFAULT … #define smnSION_CL1_Req_BurstTarget_REG1_DEFAULT … #define smnSION_CL1_Req_TimeSlot_REG0_DEFAULT … #define smnSION_CL1_Req_TimeSlot_REG1_DEFAULT … #define smnSION_CL1_ReqPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL1_ReqPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL1_DataPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL1_DataPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL1_RdRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL1_RdRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL1_WrRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL1_WrRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL2_RdRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL2_RdRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL2_RdRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL2_RdRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL2_WrRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL2_WrRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL2_WrRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL2_WrRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL2_Req_BurstTarget_REG0_DEFAULT … #define smnSION_CL2_Req_BurstTarget_REG1_DEFAULT … #define smnSION_CL2_Req_TimeSlot_REG0_DEFAULT … #define smnSION_CL2_Req_TimeSlot_REG1_DEFAULT … #define smnSION_CL2_ReqPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL2_ReqPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL2_DataPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL2_DataPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL2_RdRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL2_RdRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL2_WrRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL2_WrRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL3_RdRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL3_RdRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL3_RdRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL3_RdRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL3_WrRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL3_WrRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL3_WrRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL3_WrRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL3_Req_BurstTarget_REG0_DEFAULT … #define smnSION_CL3_Req_BurstTarget_REG1_DEFAULT … #define smnSION_CL3_Req_TimeSlot_REG0_DEFAULT … #define smnSION_CL3_Req_TimeSlot_REG1_DEFAULT … #define smnSION_CL3_ReqPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL3_ReqPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL3_DataPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL3_DataPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL3_RdRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL3_RdRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL3_WrRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL3_WrRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CNTL_REG0_DEFAULT … #define smnSION_CNTL_REG1_DEFAULT … // addressBlock: nbio_nbif0_gdc_rst_GDCRST_DEC #define smnSHUB_PF_FLR_RST_DEFAULT … #define smnSHUB_GFX_DRV_VPU_RST_DEFAULT … #define smnSHUB_LINK_RESET_DEFAULT … #define smnSHUB_PF0_VF_FLR_RST_DEFAULT … #define smnSHUB_HARD_RST_CTRL_DEFAULT … #define smnSHUB_SOFT_RST_CTRL_DEFAULT … #define smnSHUB_SDP_PORT_RST_DEFAULT … #define smnSHUB_RST_MISC_TRL_DEFAULT … // addressBlock: nbio_nbif0_gdc_ras_gdc_ras_regblk #define smnGDC_RAS_LEAF0_CTRL_DEFAULT … #define smnGDC_RAS_LEAF1_CTRL_DEFAULT … #define smnGDC_RAS_LEAF2_CTRL_DEFAULT … #define smnGDC_RAS_LEAF3_CTRL_DEFAULT … #define smnGDC_RAS_LEAF4_CTRL_DEFAULT … #define smnGDC_RAS_LEAF5_CTRL_DEFAULT … // addressBlock: nbio_iohub_iommu_l2mmio_l2mmiocfg #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_CMD_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_CMD_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EVENT_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EVENT_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_CNTRL_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_CNTRL_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EXCL_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EXCL_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EXCL_LIM_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EXCL_LIM_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EFR_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EFR_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_HW_ERR_UPPER_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_HW_ERR_UPPER_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_HW_ERR_LOWER_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_HW_ERR_LOWER_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_HW_ERR_STATUS_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_HW_ERR_STATUS_1_DEFAULT … #define smnIOMMU_L2MMIO0_SMI_FILTER_REGISTER_0_0_DEFAULT … #define smnIOMMU_L2MMIO0_SMI_FILTER_REGISTER_0_1_DEFAULT … #define smnIOMMU_L2MMIO0_SMI_FILTER_REGISTER_1_0_DEFAULT … #define smnIOMMU_L2MMIO0_SMI_FILTER_REGISTER_1_1_DEFAULT … #define smnIOMMU_L2MMIO0_SMI_FILTER_REGISTER_2_0_DEFAULT … #define smnIOMMU_L2MMIO0_SMI_FILTER_REGISTER_2_1_DEFAULT … #define smnIOMMU_L2MMIO0_SMI_FILTER_REGISTER_3_0_DEFAULT … #define smnIOMMU_L2MMIO0_SMI_FILTER_REGISTER_3_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_GA_LOG_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_GA_LOG_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_GA_LOG_TAILPTR_ADDR_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_GA_LOG_TAILPTR_ADDR_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_B_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_B_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EVENT_B_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EVENT_B_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_1_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_1_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_2_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_2_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_3_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_3_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_4_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_4_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_5_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_5_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_6_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_6_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_7_BASE_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVTBL_7_BASE_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DSFX_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DSCX_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DSSX_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_CAP_MISC_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_CAP_MISC_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_MSI_CAP_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_MSI_ADDR_LO_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_MSI_ADDR_HI_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_MSI_DATA_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_MSI_MAPPING_CAP_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_CONTROL_W_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_BASE_LO_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_BASE_HI_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_RELOC_LO_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_RELOC_HI_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_LEN_LO_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_LEN_HI_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_BASE_LO_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_BASE_HI_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_RELOC_LO_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_RELOC_HI_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_LEN_LO_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_LEN_HI_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_BASE_LO_2_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_BASE_HI_2_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_RELOC_LO_2_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_RELOC_HI_2_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_LEN_LO_2_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_LEN_HI_2_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_BASE_LO_3_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_BASE_HI_3_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_RELOC_LO_3_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_RELOC_HI_3_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_LEN_LO_3_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MARC_LEN_HI_3_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_CMD_BUF_HDPTR_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_CMD_BUF_HDPTR_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_CMD_BUF_TAILPTR_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_CMD_BUF_TAILPTR_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EVENT_BUF_HDPTR_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EVENT_BUF_HDPTR_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EVENT_BUF_TAILPTR_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EVENT_BUF_TAILPTR_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_STATUS_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_STATUS_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_BUF_HDPTR_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_BUF_HDPTR_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_BUF_TAILPTR_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_BUF_TAILPTR_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_GA_BUF_HDPTR_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_GA_BUF_HDPTR_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_GA_BUF_TAILPTR_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_GA_BUF_TAILPTR_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_B_BUF_HDPTR_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_B_BUF_HDPTR_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_B_BUF_TAILPTR_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_B_BUF_TAILPTR_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EVENT_B_BUF_HDPTR_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EVENT_B_BUF_HDPTR_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EVENT_B_BUF_TAILPTR_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_EVENT_B_BUF_TAILPTR_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_AUTORESP_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_OVERFLOW_EARLY_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PPR_B_OVERFLOW_EARLY_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_CONFIG_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_CONFIG_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_PASID_BANK_LOCK_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_PASID_BANK_LOCK_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_0_CNT_0_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_0_CNT_0_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_0_CNT_1_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_0_CNT_1_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_0_CNT_2_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_0_CNT_2_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_0_CNT_3_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_0_CNT_3_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_1_CNT_0_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_1_CNT_0_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_1_CNT_1_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_1_CNT_1_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_1_CNT_2_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_1_CNT_2_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_1_CNT_3_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_BANK_1_CNT_3_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_1_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_0_DEFAULT … #define smnIOMMU_L2MMIO0_IOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_1_DEFAULT … // addressBlock: nbio_iohub_nb_ioapicmio_ioapic_miodec #define smnIOAPICMIO_INDEX_DEFAULT … #define smnIOAPICMIO_DATA_DEFAULT … #define smnIRQ_PIN_ASSERTION_REGISTER_DEFAULT … #define smnEOI_REGISTER_DEFAULT … // addressBlock: nbio_iohub_nb_ioapicmioindex_ioapic_mioindexdec #define smnIOAPIC_ID_REGISTER_DEFAULT … #define smnIOAPIC_VERSION_REGISTER_DEFAULT … #define smnIOAPIC_ARBITRATION_REGISTER_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_0_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_0_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_1_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_1_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_2_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_2_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_3_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_3_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_4_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_4_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_5_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_5_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_6_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_6_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_7_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_7_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_8_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_8_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_9_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_9_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_10_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_10_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_11_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_11_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_12_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_12_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_13_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_13_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_14_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_14_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_15_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_15_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_16_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_16_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_17_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_17_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_18_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_18_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_19_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_19_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_20_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_20_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_21_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_21_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_22_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_22_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_23_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_23_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_24_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_24_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_25_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_25_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_26_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_26_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_27_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_27_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_28_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_28_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_29_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_29_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_30_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_30_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_LOW_31_DEFAULT … #define smnREDIRECTION_TABLE_ENTRY_HIGH_31_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp #define smnBIF_CFG_DEV0_RC1_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_RC1_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_RC1_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_RC1_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_RC1_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_RC1_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_RC1_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_RC1_BIST_DEFAULT … #define smnBIF_CFG_DEV0_RC1_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_RC1_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_RC1_IO_BASE_LIMIT_DEFAULT … #define smnBIF_CFG_DEV0_RC1_SECONDARY_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_MEM_BASE_LIMIT_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PREF_BASE_LIMIT_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PREF_BASE_UPPER_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PREF_LIMIT_UPPER_DEFAULT … #define smnBIF_CFG_DEV0_RC1_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIF_CFG_DEV0_RC1_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_RC1_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_RC1_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC1_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC1_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC1_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_SLOT_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC1_SLOT_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_SLOT_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_ROOT_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_ROOT_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC1_ROOT_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_RC1_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_RC1_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_RC1_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_RC1_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_RC1_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_RC1_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_RC1_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_RC1_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_RC1_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC1_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_RC1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_RC1_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_RC1_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_RC1_SSID_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC1_SSID_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC1_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC1_MSI_MAP_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC1_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_RC1_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LINK_CNTL3_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC1_PCIE_ACS_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev1_rc_bifcfgdecp #define smnBIF_CFG_DEV1_RC1_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV1_RC1_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV1_RC1_COMMAND_DEFAULT … #define smnBIF_CFG_DEV1_RC1_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV1_RC1_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV1_RC1_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_RC1_HEADER_DEFAULT … #define smnBIF_CFG_DEV1_RC1_BIST_DEFAULT … #define smnBIF_CFG_DEV1_RC1_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV1_RC1_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_RC1_IO_BASE_LIMIT_DEFAULT … #define smnBIF_CFG_DEV1_RC1_SECONDARY_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_MEM_BASE_LIMIT_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PREF_BASE_LIMIT_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PREF_BASE_UPPER_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PREF_LIMIT_UPPER_DEFAULT … #define smnBIF_CFG_DEV1_RC1_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIF_CFG_DEV1_RC1_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV1_RC1_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV1_RC1_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC1_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC1_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC1_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_SLOT_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC1_SLOT_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_SLOT_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_ROOT_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_ROOT_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC1_ROOT_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_RC1_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_RC1_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_RC1_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_RC1_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_RC1_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_RC1_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_RC1_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_RC1_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_RC1_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC1_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV1_RC1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV1_RC1_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV1_RC1_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV1_RC1_SSID_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC1_SSID_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC1_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC1_MSI_MAP_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC1_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV1_RC1_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LINK_CNTL3_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC1_PCIE_ACS_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC #define smnBIF_BX_PF0_MM_INDEX_DEFAULT … #define smnBIF_BX_PF0_MM_DATA_DEFAULT … #define smnBIF_BX_PF0_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_SYSDEC #define smnBIF_BX_PF0_SYSHUB_INDEX_OVLP_DEFAULT … #define smnBIF_BX_PF0_SYSHUB_DATA_OVLP_DEFAULT … #define smnBIF_BX_PF0_PCIE_INDEX_DEFAULT … #define smnBIF_BX_PF0_PCIE_DATA_DEFAULT … #define smnBIF_BX_PF0_PCIE_INDEX2_DEFAULT … #define smnBIF_BX_PF0_PCIE_DATA2_DEFAULT … #define smnBIF_BX_PF0_SBIOS_SCRATCH_0_DEFAULT … #define smnBIF_BX_PF0_SBIOS_SCRATCH_1_DEFAULT … #define smnBIF_BX_PF0_SBIOS_SCRATCH_2_DEFAULT … #define smnBIF_BX_PF0_SBIOS_SCRATCH_3_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_0_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_1_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_2_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_3_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_4_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_5_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_6_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_7_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_8_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_9_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_10_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_11_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_12_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_13_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_14_DEFAULT … #define smnBIF_BX_PF0_BIOS_SCRATCH_15_DEFAULT … #define smnBIF_BX_PF0_BIF_RLC_INTR_CNTL_DEFAULT … #define smnBIF_BX_PF0_BIF_VCE_INTR_CNTL_DEFAULT … #define smnBIF_BX_PF0_BIF_UVD_INTR_CNTL_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_ADDR0_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_REMAP_ADDR0_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_ADDR1_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_REMAP_ADDR1_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_ADDR2_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_REMAP_ADDR2_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_ADDR3_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_REMAP_ADDR3_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_ADDR4_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_REMAP_ADDR4_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_ADDR5_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_REMAP_ADDR5_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_ADDR6_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_REMAP_ADDR6_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_ADDR7_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_REMAP_ADDR7_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_CNTL_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_ZERO_CPL_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_ONE_CPL_DEFAULT … #define smnBIF_BX_PF0_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL_DEFAULT … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 #define smnRCC_STRAP0_RCC_DEV0_EPF0_STRAP0_DEFAULT … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 #define smnRCC_EP_DEV0_0_EP_PCIE_SCRATCH_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_INT_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_INT_STATUS_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_RX_CNTL2_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_BUS_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_CFG_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_PME_CONTROL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIEP_RESERVED_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_TX_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_ERR_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_RX_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_LC_SPEED_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 #define smnRCC_DWN_DEV0_0_DN_PCIE_RESERVED_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_SCRATCH_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_CONFIG_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_RX_CNTL2_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_BUS_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_CFG_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 #define smnRCC_DWNP_DEV0_0_PCIE_ERR_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_0_PCIE_RX_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_0_PCIE_LC_CNTL2_DEFAULT … #define smnRCC_DWNP_DEV0_0_PCIEP_STRAP_MISC_DEFAULT … #define smnRCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_BIFDEC1 #define smnBIF_BX_PF0_BIF_MM_INDACCESS_CNTL_DEFAULT … #define smnBIF_BX_PF0_BUS_CNTL_DEFAULT … #define smnBIF_BX_PF0_BIF_SCRATCH0_DEFAULT … #define smnBIF_BX_PF0_BIF_SCRATCH1_DEFAULT … #define smnBIF_BX_PF0_BX_RESET_EN_DEFAULT … #define smnBIF_BX_PF0_MM_CFGREGS_CNTL_DEFAULT … #define smnBIF_BX_PF0_BX_RESET_CNTL_DEFAULT … #define smnBIF_BX_PF0_INTERRUPT_CNTL_DEFAULT … #define smnBIF_BX_PF0_INTERRUPT_CNTL2_DEFAULT … #define smnBIF_BX_PF0_CLKREQB_PAD_CNTL_DEFAULT … #define smnBIF_BX_PF0_BIF_FEATURES_CONTROL_MISC_DEFAULT … #define smnBIF_BX_PF0_BIF_DOORBELL_CNTL_DEFAULT … #define smnBIF_BX_PF0_BIF_DOORBELL_INT_CNTL_DEFAULT … #define smnBIF_BX_PF0_BIF_FB_EN_DEFAULT … #define smnBIF_BX_PF0_BIF_BUSY_DELAY_CNTR_DEFAULT … #define smnBIF_BX_PF0_BIF_MST_TRANS_PENDING_VF_DEFAULT … #define smnBIF_BX_PF0_BIF_SLV_TRANS_PENDING_VF_DEFAULT … #define smnBIF_BX_PF0_BACO_CNTL_DEFAULT … #define smnBIF_BX_PF0_BIF_BACO_EXIT_TIME0_DEFAULT … #define smnBIF_BX_PF0_BIF_BACO_EXIT_TIMER1_DEFAULT … #define smnBIF_BX_PF0_BIF_BACO_EXIT_TIMER2_DEFAULT … #define smnBIF_BX_PF0_BIF_BACO_EXIT_TIMER3_DEFAULT … #define smnBIF_BX_PF0_BIF_BACO_EXIT_TIMER4_DEFAULT … #define smnBIF_BX_PF0_MEM_TYPE_CNTL_DEFAULT … #define smnBIF_BX_PF0_SMU_BIF_VDDGFX_PWR_STATUS_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_GFX0_LOWER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_GFX0_UPPER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_GFX1_LOWER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_GFX1_UPPER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_GFX2_LOWER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_GFX2_UPPER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_GFX3_LOWER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_GFX3_UPPER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_GFX4_LOWER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_GFX4_UPPER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_GFX5_LOWER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_GFX5_UPPER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_RSV1_LOWER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_RSV1_UPPER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_RSV2_LOWER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_RSV2_UPPER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_RSV3_LOWER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_RSV3_UPPER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_RSV4_LOWER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_RSV4_UPPER_DEFAULT … #define smnBIF_BX_PF0_BIF_VDDGFX_FB_CMP_DEFAULT … #define smnBIF_BX_PF0_BIF_DOORBELL_GBLAPER1_LOWER_DEFAULT … #define smnBIF_BX_PF0_BIF_DOORBELL_GBLAPER1_UPPER_DEFAULT … #define smnBIF_BX_PF0_BIF_DOORBELL_GBLAPER2_LOWER_DEFAULT … #define smnBIF_BX_PF0_BIF_DOORBELL_GBLAPER2_UPPER_DEFAULT … #define smnBIF_BX_PF0_REMAP_HDP_MEM_FLUSH_CNTL_DEFAULT … #define smnBIF_BX_PF0_REMAP_HDP_REG_FLUSH_CNTL_DEFAULT … #define smnBIF_BX_PF0_BIF_RB_CNTL_DEFAULT … #define smnBIF_BX_PF0_BIF_RB_BASE_DEFAULT … #define smnBIF_BX_PF0_BIF_RB_RPTR_DEFAULT … #define smnBIF_BX_PF0_BIF_RB_WPTR_DEFAULT … #define smnBIF_BX_PF0_BIF_RB_WPTR_ADDR_HI_DEFAULT … #define smnBIF_BX_PF0_BIF_RB_WPTR_ADDR_LO_DEFAULT … #define smnBIF_BX_PF0_MAILBOX_INDEX_DEFAULT … #define smnBIF_BX_PF0_BIF_UVD_GPUIOV_CFG_SIZE_DEFAULT … #define smnBIF_BX_PF0_BIF_VCE_GPUIOV_CFG_SIZE_DEFAULT … #define smnBIF_BX_PF0_BIF_GFX_SDMA_GPUIOV_CFG_SIZE_DEFAULT … #define smnBIF_BX_PF0_BIF_PERSTB_PAD_CNTL_DEFAULT … #define smnBIF_BX_PF0_BIF_PX_EN_PAD_CNTL_DEFAULT … #define smnBIF_BX_PF0_BIF_REFPADKIN_PAD_CNTL_DEFAULT … #define smnBIF_BX_PF0_BIF_CLKREQB_PAD_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 #define smnBIF_BX_PF0_BIF_BME_STATUS_DEFAULT … #define smnBIF_BX_PF0_BIF_ATOMIC_ERR_LOG_DEFAULT … #define smnBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define smnBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define smnBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define smnBIF_BX_PF0_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define smnBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define smnBIF_BX_PF0_GPU_HDP_FLUSH_REQ_DEFAULT … #define smnBIF_BX_PF0_GPU_HDP_FLUSH_DONE_DEFAULT … #define smnBIF_BX_PF0_BIF_TRANS_PENDING_DEFAULT … #define smnBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define smnBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define smnBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define smnBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define smnBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define smnBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define smnBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define smnBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define smnBIF_BX_PF0_MAILBOX_CONTROL_DEFAULT … #define smnBIF_BX_PF0_MAILBOX_INT_CNTL_DEFAULT … #define smnBIF_BX_PF0_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_shadow_reg_shadowdec #define smnSHADOW_COMMAND_DEFAULT … #define smnSHADOW_BASE_ADDR_1_DEFAULT … #define smnSHADOW_BASE_ADDR_2_DEFAULT … #define smnSHADOW_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnSHADOW_IO_BASE_LIMIT_DEFAULT … #define smnSHADOW_MEM_BASE_LIMIT_DEFAULT … #define smnSHADOW_PREF_BASE_LIMIT_DEFAULT … #define smnSHADOW_PREF_BASE_UPPER_DEFAULT … #define smnSHADOW_PREF_LIMIT_UPPER_DEFAULT … #define smnSHADOW_IO_BASE_LIMIT_HI_DEFAULT … #define smnSHADOW_IRQ_BRIDGE_CNTL_DEFAULT … #define smnSUC_INDEX_DEFAULT … #define smnSUC_DATA_DEFAULT … // addressBlock: nbio_nbif0_rcc_ep_dev0_RCCPORTDEC #define smnRCC_EP_DEV0_1_EP_PCIE_SCRATCH_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_INT_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_INT_STATUS_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_RX_CNTL2_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_BUS_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_CFG_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_PME_CONTROL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIEP_RESERVED_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_TX_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_ERR_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_RX_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwn_dev0_RCCPORTDEC #define smnRCC_DWN_DEV0_1_DN_PCIE_RESERVED_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_SCRATCH_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_CONFIG_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_RX_CNTL2_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_RCCPORTDEC #define smnRCC_DWNP_DEV0_1_PCIE_ERR_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_1_PCIE_RX_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_1_PCIE_LC_CNTL2_DEFAULT … #define smnRCC_DWNP_DEV0_1_PCIEP_STRAP_MISC_DEFAULT … #define smnRCC_DWNP_DEV0_1_LTR_MSG_INFO_FROM_EP_DEFAULT … // addressBlock: nbio_nbif0_rcc_ep_dev1_RCCPORTDEC #define smnRCC_EP_DEV1_EP_PCIE_SCRATCH_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_CNTL_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_INT_CNTL_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_INT_STATUS_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_RX_CNTL2_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_BUS_CNTL_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_CFG_CNTL_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_F0_DPA_CAP_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_F0_DPA_LATENCY_INDICATOR_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_F0_DPA_CNTL_DEFAULT … #define smnRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_PME_CONTROL_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIEP_RESERVED_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_TX_CNTL_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_TX_REQUESTER_ID_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_ERR_CNTL_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_RX_CNTL_DEFAULT … #define smnRCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwn_dev1_RCCPORTDEC #define smnRCC_DWN_DEV1_DN_PCIE_RESERVED_DEFAULT … #define smnRCC_DWN_DEV1_DN_PCIE_SCRATCH_DEFAULT … #define smnRCC_DWN_DEV1_DN_PCIE_CNTL_DEFAULT … #define smnRCC_DWN_DEV1_DN_PCIE_CONFIG_CNTL_DEFAULT … #define smnRCC_DWN_DEV1_DN_PCIE_RX_CNTL2_DEFAULT … #define smnRCC_DWN_DEV1_DN_PCIE_BUS_CNTL_DEFAULT … #define smnRCC_DWN_DEV1_DN_PCIE_CFG_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwnp_dev1_RCCPORTDEC #define smnRCC_DWNP_DEV1_PCIE_ERR_CNTL_DEFAULT … #define smnRCC_DWNP_DEV1_PCIE_RX_CNTL_DEFAULT … #define smnRCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL_DEFAULT … #define smnRCC_DWNP_DEV1_PCIE_LC_CNTL2_DEFAULT … #define smnRCC_DWNP_DEV1_PCIEP_STRAP_MISC_DEFAULT … #define smnRCC_DWNP_DEV1_LTR_MSG_INFO_FROM_EP_DEFAULT … // addressBlock: nbio_nbif0_rcc_strap_rcc_strap_internal #define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP0_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_SUMDEC #define smnSUM_INDEX_DEFAULT … #define smnSUM_DATA_DEFAULT … // addressBlock: nbio_nbif0_bif_misc_bif_misc_regblk #define smnMISC_SCRATCH_DEFAULT … #define smnINTR_LINE_POLARITY_DEFAULT … #define smnINTR_LINE_ENABLE_DEFAULT … #define smnOUTSTANDING_VC_ALLOC_DEFAULT … #define smnBIFC_MISC_CTRL0_DEFAULT … #define smnBIFC_MISC_CTRL1_DEFAULT … #define smnBIFC_BME_ERR_LOG_DEFAULT … #define smnBIFC_RCCBIH_BME_ERR_LOG_DEFAULT … #define smnBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1_DEFAULT … #define smnBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3_DEFAULT … #define smnBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5_DEFAULT … #define smnBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7_DEFAULT … #define smnBIFC_DMA_ATTR_OVERRIDE_DEV1_F0_F1_DEFAULT … #define smnBIFC_DMA_ATTR_OVERRIDE_DEV1_F2_F3_DEFAULT … #define smnBIFC_DMA_ATTR_OVERRIDE_DEV1_F4_F5_DEFAULT … #define smnBIFC_DMA_ATTR_OVERRIDE_DEV1_F6_F7_DEFAULT … #define smnNBIF_VWIRE_CTRL_DEFAULT … #define smnNBIF_SMN_VWR_VCHG_DIS_CTRL_DEFAULT … #define smnNBIF_SMN_VWR_VCHG_RST_CTRL0_DEFAULT … #define smnNBIF_SMN_VWR_VCHG_TRIG_DEFAULT … #define smnNBIF_SMN_VWR_WTRIG_CNTL_DEFAULT … #define smnNBIF_SMN_VWR_VCHG_DIS_CTRL_1_DEFAULT … #define smnNBIF_MGCG_CTRL_LCLK_DEFAULT … #define smnNBIF_DS_CTRL_LCLK_DEFAULT … #define smnSMN_MST_CNTL0_DEFAULT … #define smnSMN_MST_EP_CNTL1_DEFAULT … #define smnSMN_MST_EP_CNTL2_DEFAULT … #define smnNBIF_SDP_VWR_VCHG_DIS_CTRL_DEFAULT … #define smnNBIF_SDP_VWR_VCHG_RST_CTRL0_DEFAULT … #define smnNBIF_SDP_VWR_VCHG_RST_CTRL1_DEFAULT … #define smnNBIF_SDP_VWR_VCHG_TRIG_DEFAULT … #define smnBME_DUMMY_CNTL_0_DEFAULT … #define smnBIFC_THT_CNTL_DEFAULT … #define smnBIFC_HSTARB_CNTL_DEFAULT … #define smnBIFC_GSI_CNTL_DEFAULT … #define smnBIFC_PCIEFUNC_CNTL_DEFAULT … #define smnBIFC_SDP_CNTL_0_DEFAULT … #define smnBIFC_SDP_CNTL_1_DEFAULT … #define smnBIFC_PERF_CNTL_0_DEFAULT … #define smnBIFC_PERF_CNTL_1_DEFAULT … #define smnBIFC_PERF_CNT_MMIO_RD_DEFAULT … #define smnBIFC_PERF_CNT_MMIO_WR_DEFAULT … #define smnBIFC_PERF_CNT_DMA_RD_DEFAULT … #define smnBIFC_PERF_CNT_DMA_WR_DEFAULT … #define smnNBIF_REGIF_ERRSET_CTRL_DEFAULT … #define smnNBIF_PGMST_CTRL_DEFAULT … #define smnNBIF_PGSLV_CTRL_DEFAULT … #define smnNBIF_PG_MISC_CTRL_DEFAULT … #define smnSMN_MST_EP_CNTL3_DEFAULT … #define smnSMN_MST_EP_CNTL4_DEFAULT … #define smnSMN_MST_CNTL1_DEFAULT … #define smnSMN_MST_EP_CNTL5_DEFAULT … #define smnBIF_SELFRING_BUFFER_VID_DEFAULT … #define smnBIF_SELFRING_VECTOR_CNTL_DEFAULT … #define smnBIF_GMI_WRR_WEIGHT_DEFAULT … #define smnBIF_GMI_CPLBUF_WR_CTRL_DEFAULT … #define smnBIF_GMI_CPLBUF_RD_CTRL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_amdgfx_RCCPFCDEC #define smnRCC_PFC_AMDGFX_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_amdgfxaz_RCCPFCDEC #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_psp_RCCPFCDEC #define smnRCC_PFC_PSP_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_PSP_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_PSP_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_PSP_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_PSP_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_PSP_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_PSP_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_PSP_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_PSP_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_usb3_0_RCCPFCDEC #define smnRCC_PFC_USB3_0_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_USB3_0_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_USB3_0_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_USB3_0_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_USB3_0_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_USB3_0_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_USB3_0_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_USB3_0_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_USB3_0_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_usb3_1_RCCPFCDEC #define smnRCC_PFC_USB3_1_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_USB3_1_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_USB3_1_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_USB3_1_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_USB3_1_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_USB3_1_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_USB3_1_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_USB3_1_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_USB3_1_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_acp_RCCPFCDEC #define smnRCC_PFC_ACP_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_ACP_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_ACP_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_ACP_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_ACP_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_ACP_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_ACP_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_ACP_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_ACP_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_az_RCCPFCDEC #define smnRCC_PFC_AZ_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_AZ_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_AZ_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_AZ_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_AZ_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_AZ_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_AZ_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_AZ_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_AZ_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_mp2_RCCPFCDEC #define smnRCC_PFC_MP2_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_MP2_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_MP2_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_MP2_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_MP2_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_MP2_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_MP2_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_MP2_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_MP2_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_sata_RCCPFCDEC #define smnRCC_PFC_SATA_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_SATA_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_SATA_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_SATA_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_SATA_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_SATA_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_SATA_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_SATA_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_SATA_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_gbe0_RCCPFCDEC #define smnRCC_PFC_GBE0_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_GBE0_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_GBE0_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_GBE0_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_GBE0_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_GBE0_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_GBE0_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_GBE0_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_GBE0_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_gbe1_RCCPFCDEC #define smnRCC_PFC_GBE1_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_GBE1_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_GBE1_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_GBE1_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_GBE1_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_GBE1_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_GBE1_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_GBE1_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_GBE1_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_rst_bif_rst_regblk #define smnHARD_RST_CTRL_DEFAULT … #define smnRSMU_SOFT_RST_CTRL_DEFAULT … #define smnSELF_SOFT_RST_DEFAULT … #define smnBIF_GFX_DRV_VPU_RST_DEFAULT … #define smnBIF_RST_MISC_CTRL_DEFAULT … #define smnBIF_RST_MISC_CTRL2_DEFAULT … #define smnBIF_RST_MISC_CTRL3_DEFAULT … #define smnDEV0_PF0_FLR_RST_CTRL_DEFAULT … #define smnDEV0_PF1_FLR_RST_CTRL_DEFAULT … #define smnDEV0_PF2_FLR_RST_CTRL_DEFAULT … #define smnDEV0_PF3_FLR_RST_CTRL_DEFAULT … #define smnDEV0_PF4_FLR_RST_CTRL_DEFAULT … #define smnDEV0_PF5_FLR_RST_CTRL_DEFAULT … #define smnDEV0_PF6_FLR_RST_CTRL_DEFAULT … #define smnDEV0_PF7_FLR_RST_CTRL_DEFAULT … #define smnBIF_INST_RESET_INTR_STS_DEFAULT … #define smnBIF_PF_FLR_INTR_STS_DEFAULT … #define smnBIF_D3HOTD0_INTR_STS_DEFAULT … #define smnBIF_POWER_INTR_STS_DEFAULT … #define smnBIF_PF_DSTATE_INTR_STS_DEFAULT … #define smnBIF_INST_RESET_INTR_MASK_DEFAULT … #define smnBIF_PF_FLR_INTR_MASK_DEFAULT … #define smnBIF_D3HOTD0_INTR_MASK_DEFAULT … #define smnBIF_POWER_INTR_MASK_DEFAULT … #define smnBIF_PF_DSTATE_INTR_MASK_DEFAULT … #define smnBIF_PF_FLR_RST_DEFAULT … #define smnBIF_DEV0_PF0_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV0_PF1_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV0_PF2_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV0_PF3_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV0_PF4_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV0_PF5_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV0_PF6_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV0_PF7_DSTATE_VALUE_DEFAULT … #define smnDEV0_PF0_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV0_PF1_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV0_PF2_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV0_PF3_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV0_PF4_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV0_PF5_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV0_PF6_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV0_PF7_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV1_PF0_FLR_RST_CTRL_DEFAULT … #define smnDEV1_PF1_FLR_RST_CTRL_DEFAULT … #define smnDEV1_PF2_FLR_RST_CTRL_DEFAULT … #define smnDEV1_PF3_FLR_RST_CTRL_DEFAULT … #define smnDEV1_PF4_FLR_RST_CTRL_DEFAULT … #define smnDEV1_PF5_FLR_RST_CTRL_DEFAULT … #define smnDEV1_PF6_FLR_RST_CTRL_DEFAULT … #define smnDEV1_PF7_FLR_RST_CTRL_DEFAULT … #define smnBIF_DEV1_PF0_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV1_PF1_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV1_PF2_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV1_PF3_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV1_PF4_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV1_PF5_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV1_PF6_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV1_PF7_DSTATE_VALUE_DEFAULT … #define smnDEV1_PF0_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV1_PF1_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV1_PF2_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV1_PF3_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV1_PF4_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV1_PF5_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV1_PF6_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV1_PF7_D3HOTD0_RST_CTRL_DEFAULT … #define smnBIF_PORT0_DSTATE_VALUE_DEFAULT … #define smnBIF_PORT1_DSTATE_VALUE_DEFAULT … // addressBlock: nbio_nbif0_bif_ras_bif_ras_regblk #define smnBIF_RAS_LEAF0_CTRL_DEFAULT … #define smnBIF_RAS_LEAF1_CTRL_DEFAULT … #define smnBIF_RAS_LEAF2_CTRL_DEFAULT … #define smnBIF_RAS_MISC_CTRL_DEFAULT … #define smnBIF_IOHUB_RAS_IH_CNTL_DEFAULT … #define smnBIF_RAS_VWR_FROM_IOHUB_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LINK_CNTL3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_PAGE_REQ_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_PAGE_REQ_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_PASID_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_PASID_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_TPH_REQR_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_TPH_REQR_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_MC_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_MC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_MC_ADDR0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_MC_ADDR1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_MC_RCV0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_MC_RCV1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_LTR_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_ARI_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_CONTROL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_INITIAL_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_TOTAL_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_NUM_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_FUNC_DEP_LINK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_VF_STRIDE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_VF_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_SYSTEM_PAGE_SIZE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_VF_BASE_ADDR_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_VF_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_VF_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_VF_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_VF_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_VF_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp #define smnBIF_CFG_DEV0_EPF1_1_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LINK_CNTL3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_PASID_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_PASID_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_MC_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_MC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_ARI_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_INITIAL_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_TOTAL_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_NUM_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FUNC_DEP_LINK_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_STRIDE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp #define smnBIF_CFG_DEV0_EPF2_1_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_SBRN_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_FLADJ_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp #define smnBIF_CFG_DEV0_EPF3_1_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_SBRN_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_FLADJ_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp #define smnBIF_CFG_DEV0_EPF4_1_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_SBRN_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_FLADJ_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp #define smnBIF_CFG_DEV0_EPF5_1_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_SBRN_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_FLADJ_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp #define smnBIF_CFG_DEV0_EPF6_1_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_SBRN_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_FLADJ_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf7_bifcfgdecp #define smnBIF_CFG_DEV0_EPF7_1_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_SBRN_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_FLADJ_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev1_epf0_bifcfgdecp #define smnBIF_CFG_DEV1_EPF0_1_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_COMMAND_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_HEADER_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_BIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LINK_CNTL3_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_LTR_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev1_epf1_bifcfgdecp #define smnBIF_CFG_DEV1_EPF1_1_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_COMMAND_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_HEADER_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_BIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_SBRN_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_FLADJ_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev1_epf2_bifcfgdecp #define smnBIF_CFG_DEV1_EPF2_1_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_COMMAND_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_HEADER_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_BIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_SBRN_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_FLADJ_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_amdgfx_MSIXTDEC #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT0_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT0_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT0_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT0_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT1_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT1_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT1_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT1_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT2_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT2_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT2_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT2_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT3_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT3_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT3_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT3_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT4_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT4_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT4_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT4_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT5_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT5_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT5_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT5_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT6_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT6_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT6_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT6_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT7_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT7_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT7_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT7_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT8_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT8_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT8_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT8_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT9_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT9_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT9_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT9_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT10_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT10_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT10_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT10_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT11_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT11_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT11_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT11_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT12_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT12_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT12_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT12_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT13_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT13_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT13_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT13_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT14_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT14_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT14_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT14_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT15_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT15_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT15_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT15_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT16_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT16_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT16_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT16_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT17_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT17_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT17_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT17_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT18_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT18_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT18_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT18_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT19_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT19_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT19_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT19_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT20_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT20_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT20_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT20_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT21_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT21_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT21_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT21_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT22_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT22_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT22_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT22_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT23_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT23_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT23_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT23_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT24_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT24_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT24_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT24_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT25_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT25_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT25_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT25_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT26_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT26_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT26_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT26_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT27_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT27_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT27_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT27_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT28_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT28_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT28_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT28_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT29_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT29_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT29_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT29_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT30_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT30_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT30_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT30_CONTROL_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT31_ADDR_LO_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT31_ADDR_HI_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT31_MSG_DATA_DEFAULT … #define smnPCIEMSIX_AMDGFX_PCIEMSIX_VECT31_CONTROL_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_psp_MSIXTDEC #define smnPCIEMSIX_PSP_PCIEMSIX_VECT0_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT0_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT0_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT0_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT1_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT1_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT1_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT1_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT2_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT2_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT2_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT2_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT3_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT3_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT3_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT3_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT4_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT4_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT4_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT4_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT5_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT5_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT5_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT5_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT6_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT6_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT6_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT6_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT7_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT7_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT7_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT7_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT8_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT8_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT8_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT8_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT9_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT9_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT9_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT9_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT10_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT10_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT10_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT10_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT11_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT11_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT11_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT11_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT12_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT12_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT12_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT12_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT13_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT13_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT13_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT13_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT14_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT14_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT14_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT14_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT15_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT15_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT15_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT15_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT16_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT16_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT16_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT16_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT17_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT17_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT17_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT17_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT18_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT18_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT18_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT18_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT19_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT19_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT19_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT19_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT20_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT20_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT20_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT20_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT21_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT21_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT21_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT21_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT22_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT22_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT22_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT22_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT23_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT23_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT23_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT23_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT24_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT24_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT24_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT24_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT25_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT25_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT25_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT25_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT26_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT26_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT26_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT26_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT27_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT27_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT27_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT27_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT28_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT28_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT28_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT28_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT29_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT29_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT29_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT29_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT30_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT30_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT30_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT30_CONTROL_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT31_ADDR_LO_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT31_ADDR_HI_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT31_MSG_DATA_DEFAULT … #define smnPCIEMSIX_PSP_PCIEMSIX_VECT31_CONTROL_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_usb3_0_MSIXTDEC #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT0_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT0_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT0_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT0_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT1_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT1_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT1_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT1_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT2_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT2_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT2_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT2_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT3_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT3_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT3_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT3_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT4_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT4_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT4_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT4_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT5_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT5_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT5_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT5_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT6_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT6_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT6_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT6_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT7_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT7_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT7_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT7_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT8_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT8_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT8_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT8_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT9_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT9_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT9_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT9_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT10_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT10_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT10_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT10_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT11_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT11_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT11_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT11_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT12_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT12_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT12_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT12_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT13_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT13_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT13_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT13_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT14_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT14_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT14_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT14_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT15_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT15_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT15_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT15_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT16_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT16_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT16_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT16_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT17_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT17_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT17_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT17_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT18_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT18_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT18_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT18_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT19_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT19_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT19_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT19_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT20_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT20_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT20_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT20_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT21_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT21_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT21_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT21_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT22_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT22_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT22_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT22_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT23_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT23_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT23_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT23_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT24_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT24_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT24_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT24_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT25_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT25_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT25_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT25_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT26_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT26_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT26_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT26_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT27_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT27_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT27_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT27_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT28_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT28_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT28_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT28_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT29_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT29_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT29_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT29_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT30_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT30_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT30_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT30_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT31_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT31_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT31_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_0_PCIEMSIX_VECT31_CONTROL_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_usb3_1_MSIXTDEC #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT0_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT0_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT0_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT0_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT1_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT1_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT1_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT1_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT2_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT2_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT2_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT2_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT3_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT3_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT3_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT3_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT4_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT4_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT4_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT4_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT5_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT5_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT5_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT5_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT6_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT6_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT6_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT6_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT7_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT7_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT7_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT7_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT8_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT8_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT8_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT8_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT9_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT9_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT9_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT9_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT10_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT10_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT10_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT10_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT11_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT11_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT11_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT11_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT12_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT12_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT12_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT12_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT13_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT13_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT13_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT13_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT14_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT14_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT14_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT14_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT15_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT15_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT15_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT15_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT16_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT16_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT16_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT16_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT17_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT17_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT17_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT17_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT18_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT18_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT18_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT18_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT19_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT19_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT19_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT19_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT20_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT20_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT20_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT20_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT21_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT21_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT21_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT21_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT22_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT22_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT22_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT22_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT23_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT23_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT23_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT23_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT24_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT24_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT24_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT24_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT25_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT25_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT25_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT25_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT26_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT26_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT26_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT26_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT27_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT27_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT27_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT27_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT28_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT28_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT28_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT28_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT29_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT29_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT29_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT29_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT30_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT30_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT30_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT30_CONTROL_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT31_ADDR_LO_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT31_ADDR_HI_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT31_MSG_DATA_DEFAULT … #define smnPCIEMSIX_USB3_1_PCIEMSIX_VECT31_CONTROL_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_mp2_MSIXTDEC #define smnPCIEMSIX_MP2_PCIEMSIX_VECT0_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT0_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT0_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT0_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT1_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT1_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT1_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT1_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT2_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT2_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT2_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT2_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT3_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT3_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT3_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT3_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT4_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT4_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT4_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT4_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT5_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT5_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT5_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT5_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT6_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT6_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT6_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT6_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT7_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT7_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT7_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT7_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT8_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT8_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT8_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT8_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT9_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT9_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT9_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT9_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT10_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT10_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT10_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT10_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT11_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT11_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT11_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT11_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT12_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT12_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT12_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT12_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT13_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT13_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT13_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT13_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT14_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT14_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT14_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT14_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT15_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT15_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT15_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT15_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT16_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT16_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT16_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT16_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT17_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT17_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT17_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT17_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT18_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT18_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT18_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT18_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT19_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT19_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT19_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT19_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT20_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT20_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT20_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT20_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT21_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT21_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT21_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT21_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT22_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT22_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT22_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT22_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT23_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT23_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT23_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT23_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT24_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT24_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT24_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT24_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT25_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT25_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT25_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT25_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT26_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT26_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT26_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT26_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT27_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT27_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT27_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT27_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT28_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT28_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT28_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT28_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT29_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT29_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT29_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT29_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT30_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT30_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT30_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT30_CONTROL_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT31_ADDR_LO_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT31_ADDR_HI_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT31_MSG_DATA_DEFAULT … #define smnPCIEMSIX_MP2_PCIEMSIX_VECT31_CONTROL_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_gbe0_MSIXTDEC #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT0_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT0_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT0_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT0_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT1_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT1_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT1_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT1_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT2_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT2_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT2_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT2_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT3_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT3_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT3_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT3_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT4_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT4_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT4_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT4_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT5_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT5_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT5_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT5_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT6_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT6_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT6_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT6_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT7_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT7_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT7_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT7_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT8_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT8_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT8_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT8_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT9_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT9_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT9_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT9_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT10_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT10_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT10_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT10_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT11_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT11_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT11_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT11_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT12_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT12_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT12_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT12_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT13_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT13_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT13_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT13_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT14_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT14_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT14_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT14_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT15_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT15_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT15_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT15_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT16_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT16_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT16_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT16_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT17_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT17_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT17_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT17_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT18_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT18_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT18_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT18_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT19_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT19_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT19_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT19_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT20_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT20_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT20_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT20_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT21_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT21_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT21_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT21_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT22_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT22_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT22_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT22_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT23_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT23_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT23_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT23_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT24_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT24_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT24_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT24_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT25_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT25_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT25_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT25_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT26_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT26_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT26_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT26_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT27_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT27_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT27_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT27_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT28_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT28_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT28_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT28_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT29_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT29_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT29_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT29_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT30_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT30_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT30_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT30_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT31_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT31_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT31_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE0_PCIEMSIX_VECT31_CONTROL_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_gbe1_MSIXTDEC #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT0_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT0_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT0_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT0_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT1_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT1_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT1_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT1_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT2_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT2_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT2_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT2_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT3_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT3_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT3_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT3_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT4_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT4_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT4_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT4_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT5_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT5_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT5_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT5_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT6_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT6_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT6_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT6_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT7_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT7_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT7_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT7_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT8_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT8_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT8_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT8_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT9_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT9_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT9_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT9_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT10_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT10_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT10_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT10_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT11_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT11_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT11_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT11_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT12_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT12_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT12_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT12_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT13_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT13_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT13_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT13_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT14_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT14_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT14_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT14_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT15_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT15_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT15_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT15_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT16_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT16_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT16_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT16_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT17_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT17_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT17_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT17_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT18_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT18_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT18_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT18_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT19_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT19_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT19_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT19_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT20_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT20_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT20_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT20_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT21_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT21_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT21_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT21_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT22_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT22_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT22_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT22_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT23_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT23_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT23_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT23_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT24_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT24_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT24_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT24_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT25_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT25_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT25_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT25_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT26_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT26_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT26_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT26_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT27_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT27_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT27_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT27_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT28_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT28_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT28_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT28_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT29_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT29_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT29_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT29_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT30_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT30_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT30_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT30_CONTROL_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT31_ADDR_LO_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT31_ADDR_HI_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT31_MSG_DATA_DEFAULT … #define smnPCIEMSIX_GBE1_PCIEMSIX_VECT31_CONTROL_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_amdgfx_MSIXPDEC #define smnPCIEMSIX_AMDGFX_PCIEMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_psp_MSIXPDEC #define smnPCIEMSIX_PSP_PCIEMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_usb3_0_MSIXPDEC #define smnPCIEMSIX_USB3_0_PCIEMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_usb3_1_MSIXPDEC #define smnPCIEMSIX_USB3_1_PCIEMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_mp2_MSIXPDEC #define smnPCIEMSIX_MP2_PCIEMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_gbe0_MSIXPDEC #define smnPCIEMSIX_GBE0_PCIEMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_gbe1_MSIXPDEC #define smnPCIEMSIX_GBE1_PCIEMSIX_PBA_DEFAULT … // addressBlock: nbio_pcie0_bifplr0_cfgdecp #define smnBIFPLR0_1_VENDOR_ID_DEFAULT … #define smnBIFPLR0_1_DEVICE_ID_DEFAULT … #define smnBIFPLR0_1_COMMAND_DEFAULT … #define smnBIFPLR0_1_STATUS_DEFAULT … #define smnBIFPLR0_1_REVISION_ID_DEFAULT … #define smnBIFPLR0_1_PROG_INTERFACE_DEFAULT … #define smnBIFPLR0_1_SUB_CLASS_DEFAULT … #define smnBIFPLR0_1_BASE_CLASS_DEFAULT … #define smnBIFPLR0_1_CACHE_LINE_DEFAULT … #define smnBIFPLR0_1_LATENCY_DEFAULT … #define smnBIFPLR0_1_HEADER_DEFAULT … #define smnBIFPLR0_1_BIST_DEFAULT … #define smnBIFPLR0_1_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIFPLR0_1_IO_BASE_LIMIT_DEFAULT … #define smnBIFPLR0_1_SECONDARY_STATUS_DEFAULT … #define smnBIFPLR0_1_MEM_BASE_LIMIT_DEFAULT … #define smnBIFPLR0_1_PREF_BASE_LIMIT_DEFAULT … #define smnBIFPLR0_1_PREF_BASE_UPPER_DEFAULT … #define smnBIFPLR0_1_PREF_LIMIT_UPPER_DEFAULT … #define smnBIFPLR0_1_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIFPLR0_1_CAP_PTR_DEFAULT … #define smnBIFPLR0_1_INTERRUPT_LINE_DEFAULT … #define smnBIFPLR0_1_INTERRUPT_PIN_DEFAULT … #define smnBIFPLR0_1_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR0_1_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR0_1_PMI_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_PMI_CAP_DEFAULT … #define smnBIFPLR0_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_PCIE_CAP_DEFAULT … #define smnBIFPLR0_1_DEVICE_CAP_DEFAULT … #define smnBIFPLR0_1_DEVICE_CNTL_DEFAULT … #define smnBIFPLR0_1_DEVICE_STATUS_DEFAULT … #define smnBIFPLR0_1_LINK_CAP_DEFAULT … #define smnBIFPLR0_1_LINK_CNTL_DEFAULT … #define smnBIFPLR0_1_LINK_STATUS_DEFAULT … #define smnBIFPLR0_1_SLOT_CAP_DEFAULT … #define smnBIFPLR0_1_SLOT_CNTL_DEFAULT … #define smnBIFPLR0_1_SLOT_STATUS_DEFAULT … #define smnBIFPLR0_1_ROOT_CNTL_DEFAULT … #define smnBIFPLR0_1_ROOT_CAP_DEFAULT … #define smnBIFPLR0_1_ROOT_STATUS_DEFAULT … #define smnBIFPLR0_1_DEVICE_CAP2_DEFAULT … #define smnBIFPLR0_1_DEVICE_CNTL2_DEFAULT … #define smnBIFPLR0_1_DEVICE_STATUS2_DEFAULT … #define smnBIFPLR0_1_LINK_CAP2_DEFAULT … #define smnBIFPLR0_1_LINK_CNTL2_DEFAULT … #define smnBIFPLR0_1_LINK_STATUS2_DEFAULT … #define smnBIFPLR0_1_SLOT_CAP2_DEFAULT … #define smnBIFPLR0_1_SLOT_CNTL2_DEFAULT … #define smnBIFPLR0_1_SLOT_STATUS2_DEFAULT … #define smnBIFPLR0_1_MSI_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_MSI_MSG_CNTL_DEFAULT … #define smnBIFPLR0_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIFPLR0_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIFPLR0_1_MSI_MSG_DATA_DEFAULT … #define smnBIFPLR0_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIFPLR0_1_SSID_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_SSID_CAP_DEFAULT … #define smnBIFPLR0_1_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_MSI_MAP_CAP_DEFAULT … #define smnBIFPLR0_1_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIFPLR0_1_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIFPLR0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIFPLR0_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIFPLR0_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIFPLR0_1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIFPLR0_1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIFPLR0_1_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIFPLR0_1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIFPLR0_1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR0_1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIFPLR0_1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIFPLR0_1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIFPLR0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIFPLR0_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIFPLR0_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIFPLR0_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIFPLR0_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIFPLR0_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIFPLR0_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIFPLR0_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIFPLR0_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIFPLR0_1_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIFPLR0_1_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIFPLR0_1_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIFPLR0_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIFPLR0_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIFPLR0_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIFPLR0_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIFPLR0_1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_PCIE_LINK_CNTL3_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_PCIE_ACS_CAP_DEFAULT … #define smnBIFPLR0_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_PCIE_MC_CAP_DEFAULT … #define smnBIFPLR0_1_PCIE_MC_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_MC_ADDR0_DEFAULT … #define smnBIFPLR0_1_PCIE_MC_ADDR1_DEFAULT … #define smnBIFPLR0_1_PCIE_MC_RCV0_DEFAULT … #define smnBIFPLR0_1_PCIE_MC_RCV1_DEFAULT … #define smnBIFPLR0_1_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIFPLR0_1_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIFPLR0_1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIFPLR0_1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIFPLR0_1_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define smnBIFPLR0_1_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define smnBIFPLR0_1_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_PCIE_L1_PM_SUB_CAP_DEFAULT … #define smnBIFPLR0_1_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define smnBIFPLR0_1_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_PCIE_DPC_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_PCIE_DPC_CNTL_DEFAULT … #define smnBIFPLR0_1_PCIE_DPC_STATUS_DEFAULT … #define smnBIFPLR0_1_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define smnBIFPLR0_1_PCIE_RP_PIO_STATUS_DEFAULT … #define smnBIFPLR0_1_PCIE_RP_PIO_MASK_DEFAULT … #define smnBIFPLR0_1_PCIE_RP_PIO_SEVERITY_DEFAULT … #define smnBIFPLR0_1_PCIE_RP_PIO_SYSERROR_DEFAULT … #define smnBIFPLR0_1_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define smnBIFPLR0_1_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define smnBIFPLR0_1_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define smnBIFPLR0_1_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define smnBIFPLR0_1_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define smnBIFPLR0_1_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define smnBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define smnBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define smnBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define smnBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define smnBIFPLR0_1_PCIE_ESM_CAP_LIST_DEFAULT … #define smnBIFPLR0_1_PCIE_ESM_HEADER_1_DEFAULT … #define smnBIFPLR0_1_PCIE_ESM_HEADER_2_DEFAULT … #define smnBIFPLR0_1_PCIE_ESM_STATUS_DEFAULT … #define smnBIFPLR0_1_PCIE_ESM_CTRL_DEFAULT … #define smnBIFPLR0_1_PCIE_ESM_CAP_1_DEFAULT … #define smnBIFPLR0_1_PCIE_ESM_CAP_2_DEFAULT … #define smnBIFPLR0_1_PCIE_ESM_CAP_3_DEFAULT … #define smnBIFPLR0_1_PCIE_ESM_CAP_4_DEFAULT … #define smnBIFPLR0_1_PCIE_ESM_CAP_5_DEFAULT … #define smnBIFPLR0_1_PCIE_ESM_CAP_6_DEFAULT … #define smnBIFPLR0_1_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr1_cfgdecp #define smnBIFPLR1_1_VENDOR_ID_DEFAULT … #define smnBIFPLR1_1_DEVICE_ID_DEFAULT … #define smnBIFPLR1_1_COMMAND_DEFAULT … #define smnBIFPLR1_1_STATUS_DEFAULT … #define smnBIFPLR1_1_REVISION_ID_DEFAULT … #define smnBIFPLR1_1_PROG_INTERFACE_DEFAULT … #define smnBIFPLR1_1_SUB_CLASS_DEFAULT … #define smnBIFPLR1_1_BASE_CLASS_DEFAULT … #define smnBIFPLR1_1_CACHE_LINE_DEFAULT … #define smnBIFPLR1_1_LATENCY_DEFAULT … #define smnBIFPLR1_1_HEADER_DEFAULT … #define smnBIFPLR1_1_BIST_DEFAULT … #define smnBIFPLR1_1_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIFPLR1_1_IO_BASE_LIMIT_DEFAULT … #define smnBIFPLR1_1_SECONDARY_STATUS_DEFAULT … #define smnBIFPLR1_1_MEM_BASE_LIMIT_DEFAULT … #define smnBIFPLR1_1_PREF_BASE_LIMIT_DEFAULT … #define smnBIFPLR1_1_PREF_BASE_UPPER_DEFAULT … #define smnBIFPLR1_1_PREF_LIMIT_UPPER_DEFAULT … #define smnBIFPLR1_1_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIFPLR1_1_CAP_PTR_DEFAULT … #define smnBIFPLR1_1_INTERRUPT_LINE_DEFAULT … #define smnBIFPLR1_1_INTERRUPT_PIN_DEFAULT … #define smnBIFPLR1_1_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR1_1_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR1_1_PMI_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_PMI_CAP_DEFAULT … #define smnBIFPLR1_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_PCIE_CAP_DEFAULT … #define smnBIFPLR1_1_DEVICE_CAP_DEFAULT … #define smnBIFPLR1_1_DEVICE_CNTL_DEFAULT … #define smnBIFPLR1_1_DEVICE_STATUS_DEFAULT … #define smnBIFPLR1_1_LINK_CAP_DEFAULT … #define smnBIFPLR1_1_LINK_CNTL_DEFAULT … #define smnBIFPLR1_1_LINK_STATUS_DEFAULT … #define smnBIFPLR1_1_SLOT_CAP_DEFAULT … #define smnBIFPLR1_1_SLOT_CNTL_DEFAULT … #define smnBIFPLR1_1_SLOT_STATUS_DEFAULT … #define smnBIFPLR1_1_ROOT_CNTL_DEFAULT … #define smnBIFPLR1_1_ROOT_CAP_DEFAULT … #define smnBIFPLR1_1_ROOT_STATUS_DEFAULT … #define smnBIFPLR1_1_DEVICE_CAP2_DEFAULT … #define smnBIFPLR1_1_DEVICE_CNTL2_DEFAULT … #define smnBIFPLR1_1_DEVICE_STATUS2_DEFAULT … #define smnBIFPLR1_1_LINK_CAP2_DEFAULT … #define smnBIFPLR1_1_LINK_CNTL2_DEFAULT … #define smnBIFPLR1_1_LINK_STATUS2_DEFAULT … #define smnBIFPLR1_1_SLOT_CAP2_DEFAULT … #define smnBIFPLR1_1_SLOT_CNTL2_DEFAULT … #define smnBIFPLR1_1_SLOT_STATUS2_DEFAULT … #define smnBIFPLR1_1_MSI_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_MSI_MSG_CNTL_DEFAULT … #define smnBIFPLR1_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIFPLR1_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIFPLR1_1_MSI_MSG_DATA_DEFAULT … #define smnBIFPLR1_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIFPLR1_1_SSID_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_SSID_CAP_DEFAULT … #define smnBIFPLR1_1_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_MSI_MAP_CAP_DEFAULT … #define smnBIFPLR1_1_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIFPLR1_1_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIFPLR1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIFPLR1_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIFPLR1_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIFPLR1_1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIFPLR1_1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIFPLR1_1_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIFPLR1_1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIFPLR1_1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR1_1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIFPLR1_1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR1_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIFPLR1_1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIFPLR1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIFPLR1_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIFPLR1_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIFPLR1_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIFPLR1_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIFPLR1_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIFPLR1_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIFPLR1_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIFPLR1_1_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIFPLR1_1_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIFPLR1_1_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIFPLR1_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIFPLR1_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIFPLR1_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIFPLR1_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIFPLR1_1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_PCIE_LINK_CNTL3_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_PCIE_ACS_CAP_DEFAULT … #define smnBIFPLR1_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_PCIE_MC_CAP_DEFAULT … #define smnBIFPLR1_1_PCIE_MC_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_MC_ADDR0_DEFAULT … #define smnBIFPLR1_1_PCIE_MC_ADDR1_DEFAULT … #define smnBIFPLR1_1_PCIE_MC_RCV0_DEFAULT … #define smnBIFPLR1_1_PCIE_MC_RCV1_DEFAULT … #define smnBIFPLR1_1_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIFPLR1_1_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIFPLR1_1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIFPLR1_1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIFPLR1_1_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define smnBIFPLR1_1_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define smnBIFPLR1_1_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_PCIE_L1_PM_SUB_CAP_DEFAULT … #define smnBIFPLR1_1_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define smnBIFPLR1_1_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_PCIE_DPC_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_PCIE_DPC_CNTL_DEFAULT … #define smnBIFPLR1_1_PCIE_DPC_STATUS_DEFAULT … #define smnBIFPLR1_1_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define smnBIFPLR1_1_PCIE_RP_PIO_STATUS_DEFAULT … #define smnBIFPLR1_1_PCIE_RP_PIO_MASK_DEFAULT … #define smnBIFPLR1_1_PCIE_RP_PIO_SEVERITY_DEFAULT … #define smnBIFPLR1_1_PCIE_RP_PIO_SYSERROR_DEFAULT … #define smnBIFPLR1_1_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define smnBIFPLR1_1_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define smnBIFPLR1_1_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define smnBIFPLR1_1_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define smnBIFPLR1_1_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define smnBIFPLR1_1_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define smnBIFPLR1_1_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define smnBIFPLR1_1_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define smnBIFPLR1_1_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define smnBIFPLR1_1_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define smnBIFPLR1_1_PCIE_ESM_CAP_LIST_DEFAULT … #define smnBIFPLR1_1_PCIE_ESM_HEADER_1_DEFAULT … #define smnBIFPLR1_1_PCIE_ESM_HEADER_2_DEFAULT … #define smnBIFPLR1_1_PCIE_ESM_STATUS_DEFAULT … #define smnBIFPLR1_1_PCIE_ESM_CTRL_DEFAULT … #define smnBIFPLR1_1_PCIE_ESM_CAP_1_DEFAULT … #define smnBIFPLR1_1_PCIE_ESM_CAP_2_DEFAULT … #define smnBIFPLR1_1_PCIE_ESM_CAP_3_DEFAULT … #define smnBIFPLR1_1_PCIE_ESM_CAP_4_DEFAULT … #define smnBIFPLR1_1_PCIE_ESM_CAP_5_DEFAULT … #define smnBIFPLR1_1_PCIE_ESM_CAP_6_DEFAULT … #define smnBIFPLR1_1_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr2_cfgdecp #define smnBIFPLR2_1_VENDOR_ID_DEFAULT … #define smnBIFPLR2_1_DEVICE_ID_DEFAULT … #define smnBIFPLR2_1_COMMAND_DEFAULT … #define smnBIFPLR2_1_STATUS_DEFAULT … #define smnBIFPLR2_1_REVISION_ID_DEFAULT … #define smnBIFPLR2_1_PROG_INTERFACE_DEFAULT … #define smnBIFPLR2_1_SUB_CLASS_DEFAULT … #define smnBIFPLR2_1_BASE_CLASS_DEFAULT … #define smnBIFPLR2_1_CACHE_LINE_DEFAULT … #define smnBIFPLR2_1_LATENCY_DEFAULT … #define smnBIFPLR2_1_HEADER_DEFAULT … #define smnBIFPLR2_1_BIST_DEFAULT … #define smnBIFPLR2_1_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIFPLR2_1_IO_BASE_LIMIT_DEFAULT … #define smnBIFPLR2_1_SECONDARY_STATUS_DEFAULT … #define smnBIFPLR2_1_MEM_BASE_LIMIT_DEFAULT … #define smnBIFPLR2_1_PREF_BASE_LIMIT_DEFAULT … #define smnBIFPLR2_1_PREF_BASE_UPPER_DEFAULT … #define smnBIFPLR2_1_PREF_LIMIT_UPPER_DEFAULT … #define smnBIFPLR2_1_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIFPLR2_1_CAP_PTR_DEFAULT … #define smnBIFPLR2_1_INTERRUPT_LINE_DEFAULT … #define smnBIFPLR2_1_INTERRUPT_PIN_DEFAULT … #define smnBIFPLR2_1_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR2_1_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR2_1_PMI_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_PMI_CAP_DEFAULT … #define smnBIFPLR2_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_PCIE_CAP_DEFAULT … #define smnBIFPLR2_1_DEVICE_CAP_DEFAULT … #define smnBIFPLR2_1_DEVICE_CNTL_DEFAULT … #define smnBIFPLR2_1_DEVICE_STATUS_DEFAULT … #define smnBIFPLR2_1_LINK_CAP_DEFAULT … #define smnBIFPLR2_1_LINK_CNTL_DEFAULT … #define smnBIFPLR2_1_LINK_STATUS_DEFAULT … #define smnBIFPLR2_1_SLOT_CAP_DEFAULT … #define smnBIFPLR2_1_SLOT_CNTL_DEFAULT … #define smnBIFPLR2_1_SLOT_STATUS_DEFAULT … #define smnBIFPLR2_1_ROOT_CNTL_DEFAULT … #define smnBIFPLR2_1_ROOT_CAP_DEFAULT … #define smnBIFPLR2_1_ROOT_STATUS_DEFAULT … #define smnBIFPLR2_1_DEVICE_CAP2_DEFAULT … #define smnBIFPLR2_1_DEVICE_CNTL2_DEFAULT … #define smnBIFPLR2_1_DEVICE_STATUS2_DEFAULT … #define smnBIFPLR2_1_LINK_CAP2_DEFAULT … #define smnBIFPLR2_1_LINK_CNTL2_DEFAULT … #define smnBIFPLR2_1_LINK_STATUS2_DEFAULT … #define smnBIFPLR2_1_SLOT_CAP2_DEFAULT … #define smnBIFPLR2_1_SLOT_CNTL2_DEFAULT … #define smnBIFPLR2_1_SLOT_STATUS2_DEFAULT … #define smnBIFPLR2_1_MSI_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_MSI_MSG_CNTL_DEFAULT … #define smnBIFPLR2_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIFPLR2_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIFPLR2_1_MSI_MSG_DATA_DEFAULT … #define smnBIFPLR2_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIFPLR2_1_SSID_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_SSID_CAP_DEFAULT … #define smnBIFPLR2_1_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_MSI_MAP_CAP_DEFAULT … #define smnBIFPLR2_1_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIFPLR2_1_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIFPLR2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIFPLR2_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIFPLR2_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIFPLR2_1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIFPLR2_1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIFPLR2_1_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIFPLR2_1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIFPLR2_1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR2_1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIFPLR2_1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR2_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIFPLR2_1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIFPLR2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIFPLR2_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIFPLR2_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIFPLR2_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIFPLR2_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIFPLR2_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIFPLR2_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIFPLR2_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIFPLR2_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIFPLR2_1_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIFPLR2_1_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIFPLR2_1_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIFPLR2_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIFPLR2_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIFPLR2_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIFPLR2_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIFPLR2_1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_PCIE_LINK_CNTL3_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_PCIE_ACS_CAP_DEFAULT … #define smnBIFPLR2_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_PCIE_MC_CAP_DEFAULT … #define smnBIFPLR2_1_PCIE_MC_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_MC_ADDR0_DEFAULT … #define smnBIFPLR2_1_PCIE_MC_ADDR1_DEFAULT … #define smnBIFPLR2_1_PCIE_MC_RCV0_DEFAULT … #define smnBIFPLR2_1_PCIE_MC_RCV1_DEFAULT … #define smnBIFPLR2_1_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIFPLR2_1_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIFPLR2_1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIFPLR2_1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIFPLR2_1_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define smnBIFPLR2_1_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define smnBIFPLR2_1_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_PCIE_L1_PM_SUB_CAP_DEFAULT … #define smnBIFPLR2_1_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define smnBIFPLR2_1_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_PCIE_DPC_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_PCIE_DPC_CNTL_DEFAULT … #define smnBIFPLR2_1_PCIE_DPC_STATUS_DEFAULT … #define smnBIFPLR2_1_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define smnBIFPLR2_1_PCIE_RP_PIO_STATUS_DEFAULT … #define smnBIFPLR2_1_PCIE_RP_PIO_MASK_DEFAULT … #define smnBIFPLR2_1_PCIE_RP_PIO_SEVERITY_DEFAULT … #define smnBIFPLR2_1_PCIE_RP_PIO_SYSERROR_DEFAULT … #define smnBIFPLR2_1_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define smnBIFPLR2_1_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define smnBIFPLR2_1_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define smnBIFPLR2_1_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define smnBIFPLR2_1_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define smnBIFPLR2_1_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define smnBIFPLR2_1_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define smnBIFPLR2_1_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define smnBIFPLR2_1_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define smnBIFPLR2_1_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define smnBIFPLR2_1_PCIE_ESM_CAP_LIST_DEFAULT … #define smnBIFPLR2_1_PCIE_ESM_HEADER_1_DEFAULT … #define smnBIFPLR2_1_PCIE_ESM_HEADER_2_DEFAULT … #define smnBIFPLR2_1_PCIE_ESM_STATUS_DEFAULT … #define smnBIFPLR2_1_PCIE_ESM_CTRL_DEFAULT … #define smnBIFPLR2_1_PCIE_ESM_CAP_1_DEFAULT … #define smnBIFPLR2_1_PCIE_ESM_CAP_2_DEFAULT … #define smnBIFPLR2_1_PCIE_ESM_CAP_3_DEFAULT … #define smnBIFPLR2_1_PCIE_ESM_CAP_4_DEFAULT … #define smnBIFPLR2_1_PCIE_ESM_CAP_5_DEFAULT … #define smnBIFPLR2_1_PCIE_ESM_CAP_6_DEFAULT … #define smnBIFPLR2_1_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr3_cfgdecp #define smnBIFPLR3_1_VENDOR_ID_DEFAULT … #define smnBIFPLR3_1_DEVICE_ID_DEFAULT … #define smnBIFPLR3_1_COMMAND_DEFAULT … #define smnBIFPLR3_1_STATUS_DEFAULT … #define smnBIFPLR3_1_REVISION_ID_DEFAULT … #define smnBIFPLR3_1_PROG_INTERFACE_DEFAULT … #define smnBIFPLR3_1_SUB_CLASS_DEFAULT … #define smnBIFPLR3_1_BASE_CLASS_DEFAULT … #define smnBIFPLR3_1_CACHE_LINE_DEFAULT … #define smnBIFPLR3_1_LATENCY_DEFAULT … #define smnBIFPLR3_1_HEADER_DEFAULT … #define smnBIFPLR3_1_BIST_DEFAULT … #define smnBIFPLR3_1_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIFPLR3_1_IO_BASE_LIMIT_DEFAULT … #define smnBIFPLR3_1_SECONDARY_STATUS_DEFAULT … #define smnBIFPLR3_1_MEM_BASE_LIMIT_DEFAULT … #define smnBIFPLR3_1_PREF_BASE_LIMIT_DEFAULT … #define smnBIFPLR3_1_PREF_BASE_UPPER_DEFAULT … #define smnBIFPLR3_1_PREF_LIMIT_UPPER_DEFAULT … #define smnBIFPLR3_1_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIFPLR3_1_CAP_PTR_DEFAULT … #define smnBIFPLR3_1_INTERRUPT_LINE_DEFAULT … #define smnBIFPLR3_1_INTERRUPT_PIN_DEFAULT … #define smnBIFPLR3_1_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR3_1_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR3_1_PMI_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_PMI_CAP_DEFAULT … #define smnBIFPLR3_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_PCIE_CAP_DEFAULT … #define smnBIFPLR3_1_DEVICE_CAP_DEFAULT … #define smnBIFPLR3_1_DEVICE_CNTL_DEFAULT … #define smnBIFPLR3_1_DEVICE_STATUS_DEFAULT … #define smnBIFPLR3_1_LINK_CAP_DEFAULT … #define smnBIFPLR3_1_LINK_CNTL_DEFAULT … #define smnBIFPLR3_1_LINK_STATUS_DEFAULT … #define smnBIFPLR3_1_SLOT_CAP_DEFAULT … #define smnBIFPLR3_1_SLOT_CNTL_DEFAULT … #define smnBIFPLR3_1_SLOT_STATUS_DEFAULT … #define smnBIFPLR3_1_ROOT_CNTL_DEFAULT … #define smnBIFPLR3_1_ROOT_CAP_DEFAULT … #define smnBIFPLR3_1_ROOT_STATUS_DEFAULT … #define smnBIFPLR3_1_DEVICE_CAP2_DEFAULT … #define smnBIFPLR3_1_DEVICE_CNTL2_DEFAULT … #define smnBIFPLR3_1_DEVICE_STATUS2_DEFAULT … #define smnBIFPLR3_1_LINK_CAP2_DEFAULT … #define smnBIFPLR3_1_LINK_CNTL2_DEFAULT … #define smnBIFPLR3_1_LINK_STATUS2_DEFAULT … #define smnBIFPLR3_1_SLOT_CAP2_DEFAULT … #define smnBIFPLR3_1_SLOT_CNTL2_DEFAULT … #define smnBIFPLR3_1_SLOT_STATUS2_DEFAULT … #define smnBIFPLR3_1_MSI_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_MSI_MSG_CNTL_DEFAULT … #define smnBIFPLR3_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIFPLR3_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIFPLR3_1_MSI_MSG_DATA_DEFAULT … #define smnBIFPLR3_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIFPLR3_1_SSID_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_SSID_CAP_DEFAULT … #define smnBIFPLR3_1_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_MSI_MAP_CAP_DEFAULT … #define smnBIFPLR3_1_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIFPLR3_1_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIFPLR3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIFPLR3_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIFPLR3_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIFPLR3_1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIFPLR3_1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIFPLR3_1_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIFPLR3_1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIFPLR3_1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR3_1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIFPLR3_1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR3_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIFPLR3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIFPLR3_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIFPLR3_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIFPLR3_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIFPLR3_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIFPLR3_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIFPLR3_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIFPLR3_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIFPLR3_1_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIFPLR3_1_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIFPLR3_1_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIFPLR3_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIFPLR3_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIFPLR3_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIFPLR3_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIFPLR3_1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_PCIE_LINK_CNTL3_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_PCIE_ACS_CAP_DEFAULT … #define smnBIFPLR3_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_PCIE_MC_CAP_DEFAULT … #define smnBIFPLR3_1_PCIE_MC_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_MC_ADDR0_DEFAULT … #define smnBIFPLR3_1_PCIE_MC_ADDR1_DEFAULT … #define smnBIFPLR3_1_PCIE_MC_RCV0_DEFAULT … #define smnBIFPLR3_1_PCIE_MC_RCV1_DEFAULT … #define smnBIFPLR3_1_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIFPLR3_1_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIFPLR3_1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIFPLR3_1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIFPLR3_1_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define smnBIFPLR3_1_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define smnBIFPLR3_1_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_PCIE_L1_PM_SUB_CAP_DEFAULT … #define smnBIFPLR3_1_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define smnBIFPLR3_1_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_PCIE_DPC_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_PCIE_DPC_CNTL_DEFAULT … #define smnBIFPLR3_1_PCIE_DPC_STATUS_DEFAULT … #define smnBIFPLR3_1_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define smnBIFPLR3_1_PCIE_RP_PIO_STATUS_DEFAULT … #define smnBIFPLR3_1_PCIE_RP_PIO_MASK_DEFAULT … #define smnBIFPLR3_1_PCIE_RP_PIO_SEVERITY_DEFAULT … #define smnBIFPLR3_1_PCIE_RP_PIO_SYSERROR_DEFAULT … #define smnBIFPLR3_1_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define smnBIFPLR3_1_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define smnBIFPLR3_1_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define smnBIFPLR3_1_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define smnBIFPLR3_1_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define smnBIFPLR3_1_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define smnBIFPLR3_1_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define smnBIFPLR3_1_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define smnBIFPLR3_1_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define smnBIFPLR3_1_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define smnBIFPLR3_1_PCIE_ESM_CAP_LIST_DEFAULT … #define smnBIFPLR3_1_PCIE_ESM_HEADER_1_DEFAULT … #define smnBIFPLR3_1_PCIE_ESM_HEADER_2_DEFAULT … #define smnBIFPLR3_1_PCIE_ESM_STATUS_DEFAULT … #define smnBIFPLR3_1_PCIE_ESM_CTRL_DEFAULT … #define smnBIFPLR3_1_PCIE_ESM_CAP_1_DEFAULT … #define smnBIFPLR3_1_PCIE_ESM_CAP_2_DEFAULT … #define smnBIFPLR3_1_PCIE_ESM_CAP_3_DEFAULT … #define smnBIFPLR3_1_PCIE_ESM_CAP_4_DEFAULT … #define smnBIFPLR3_1_PCIE_ESM_CAP_5_DEFAULT … #define smnBIFPLR3_1_PCIE_ESM_CAP_6_DEFAULT … #define smnBIFPLR3_1_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr4_cfgdecp #define smnBIFPLR4_1_VENDOR_ID_DEFAULT … #define smnBIFPLR4_1_DEVICE_ID_DEFAULT … #define smnBIFPLR4_1_COMMAND_DEFAULT … #define smnBIFPLR4_1_STATUS_DEFAULT … #define smnBIFPLR4_1_REVISION_ID_DEFAULT … #define smnBIFPLR4_1_PROG_INTERFACE_DEFAULT … #define smnBIFPLR4_1_SUB_CLASS_DEFAULT … #define smnBIFPLR4_1_BASE_CLASS_DEFAULT … #define smnBIFPLR4_1_CACHE_LINE_DEFAULT … #define smnBIFPLR4_1_LATENCY_DEFAULT … #define smnBIFPLR4_1_HEADER_DEFAULT … #define smnBIFPLR4_1_BIST_DEFAULT … #define smnBIFPLR4_1_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIFPLR4_1_IO_BASE_LIMIT_DEFAULT … #define smnBIFPLR4_1_SECONDARY_STATUS_DEFAULT … #define smnBIFPLR4_1_MEM_BASE_LIMIT_DEFAULT … #define smnBIFPLR4_1_PREF_BASE_LIMIT_DEFAULT … #define smnBIFPLR4_1_PREF_BASE_UPPER_DEFAULT … #define smnBIFPLR4_1_PREF_LIMIT_UPPER_DEFAULT … #define smnBIFPLR4_1_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIFPLR4_1_CAP_PTR_DEFAULT … #define smnBIFPLR4_1_INTERRUPT_LINE_DEFAULT … #define smnBIFPLR4_1_INTERRUPT_PIN_DEFAULT … #define smnBIFPLR4_1_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR4_1_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR4_1_PMI_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_PMI_CAP_DEFAULT … #define smnBIFPLR4_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_PCIE_CAP_DEFAULT … #define smnBIFPLR4_1_DEVICE_CAP_DEFAULT … #define smnBIFPLR4_1_DEVICE_CNTL_DEFAULT … #define smnBIFPLR4_1_DEVICE_STATUS_DEFAULT … #define smnBIFPLR4_1_LINK_CAP_DEFAULT … #define smnBIFPLR4_1_LINK_CNTL_DEFAULT … #define smnBIFPLR4_1_LINK_STATUS_DEFAULT … #define smnBIFPLR4_1_SLOT_CAP_DEFAULT … #define smnBIFPLR4_1_SLOT_CNTL_DEFAULT … #define smnBIFPLR4_1_SLOT_STATUS_DEFAULT … #define smnBIFPLR4_1_ROOT_CNTL_DEFAULT … #define smnBIFPLR4_1_ROOT_CAP_DEFAULT … #define smnBIFPLR4_1_ROOT_STATUS_DEFAULT … #define smnBIFPLR4_1_DEVICE_CAP2_DEFAULT … #define smnBIFPLR4_1_DEVICE_CNTL2_DEFAULT … #define smnBIFPLR4_1_DEVICE_STATUS2_DEFAULT … #define smnBIFPLR4_1_LINK_CAP2_DEFAULT … #define smnBIFPLR4_1_LINK_CNTL2_DEFAULT … #define smnBIFPLR4_1_LINK_STATUS2_DEFAULT … #define smnBIFPLR4_1_SLOT_CAP2_DEFAULT … #define smnBIFPLR4_1_SLOT_CNTL2_DEFAULT … #define smnBIFPLR4_1_SLOT_STATUS2_DEFAULT … #define smnBIFPLR4_1_MSI_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_MSI_MSG_CNTL_DEFAULT … #define smnBIFPLR4_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIFPLR4_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIFPLR4_1_MSI_MSG_DATA_DEFAULT … #define smnBIFPLR4_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIFPLR4_1_SSID_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_SSID_CAP_DEFAULT … #define smnBIFPLR4_1_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_MSI_MAP_CAP_DEFAULT … #define smnBIFPLR4_1_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIFPLR4_1_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIFPLR4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIFPLR4_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIFPLR4_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIFPLR4_1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIFPLR4_1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIFPLR4_1_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIFPLR4_1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIFPLR4_1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR4_1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIFPLR4_1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR4_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIFPLR4_1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIFPLR4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIFPLR4_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIFPLR4_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIFPLR4_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIFPLR4_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIFPLR4_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIFPLR4_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIFPLR4_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIFPLR4_1_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIFPLR4_1_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIFPLR4_1_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIFPLR4_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIFPLR4_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIFPLR4_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIFPLR4_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIFPLR4_1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_PCIE_LINK_CNTL3_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_PCIE_ACS_CAP_DEFAULT … #define smnBIFPLR4_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_PCIE_MC_CAP_DEFAULT … #define smnBIFPLR4_1_PCIE_MC_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_MC_ADDR0_DEFAULT … #define smnBIFPLR4_1_PCIE_MC_ADDR1_DEFAULT … #define smnBIFPLR4_1_PCIE_MC_RCV0_DEFAULT … #define smnBIFPLR4_1_PCIE_MC_RCV1_DEFAULT … #define smnBIFPLR4_1_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIFPLR4_1_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIFPLR4_1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIFPLR4_1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIFPLR4_1_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define smnBIFPLR4_1_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define smnBIFPLR4_1_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_PCIE_L1_PM_SUB_CAP_DEFAULT … #define smnBIFPLR4_1_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define smnBIFPLR4_1_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_PCIE_DPC_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_PCIE_DPC_CNTL_DEFAULT … #define smnBIFPLR4_1_PCIE_DPC_STATUS_DEFAULT … #define smnBIFPLR4_1_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define smnBIFPLR4_1_PCIE_RP_PIO_STATUS_DEFAULT … #define smnBIFPLR4_1_PCIE_RP_PIO_MASK_DEFAULT … #define smnBIFPLR4_1_PCIE_RP_PIO_SEVERITY_DEFAULT … #define smnBIFPLR4_1_PCIE_RP_PIO_SYSERROR_DEFAULT … #define smnBIFPLR4_1_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define smnBIFPLR4_1_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define smnBIFPLR4_1_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define smnBIFPLR4_1_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define smnBIFPLR4_1_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define smnBIFPLR4_1_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define smnBIFPLR4_1_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define smnBIFPLR4_1_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define smnBIFPLR4_1_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define smnBIFPLR4_1_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define smnBIFPLR4_1_PCIE_ESM_CAP_LIST_DEFAULT … #define smnBIFPLR4_1_PCIE_ESM_HEADER_1_DEFAULT … #define smnBIFPLR4_1_PCIE_ESM_HEADER_2_DEFAULT … #define smnBIFPLR4_1_PCIE_ESM_STATUS_DEFAULT … #define smnBIFPLR4_1_PCIE_ESM_CTRL_DEFAULT … #define smnBIFPLR4_1_PCIE_ESM_CAP_1_DEFAULT … #define smnBIFPLR4_1_PCIE_ESM_CAP_2_DEFAULT … #define smnBIFPLR4_1_PCIE_ESM_CAP_3_DEFAULT … #define smnBIFPLR4_1_PCIE_ESM_CAP_4_DEFAULT … #define smnBIFPLR4_1_PCIE_ESM_CAP_5_DEFAULT … #define smnBIFPLR4_1_PCIE_ESM_CAP_6_DEFAULT … #define smnBIFPLR4_1_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr5_cfgdecp #define smnBIFPLR5_1_VENDOR_ID_DEFAULT … #define smnBIFPLR5_1_DEVICE_ID_DEFAULT … #define smnBIFPLR5_1_COMMAND_DEFAULT … #define smnBIFPLR5_1_STATUS_DEFAULT … #define smnBIFPLR5_1_REVISION_ID_DEFAULT … #define smnBIFPLR5_1_PROG_INTERFACE_DEFAULT … #define smnBIFPLR5_1_SUB_CLASS_DEFAULT … #define smnBIFPLR5_1_BASE_CLASS_DEFAULT … #define smnBIFPLR5_1_CACHE_LINE_DEFAULT … #define smnBIFPLR5_1_LATENCY_DEFAULT … #define smnBIFPLR5_1_HEADER_DEFAULT … #define smnBIFPLR5_1_BIST_DEFAULT … #define smnBIFPLR5_1_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIFPLR5_1_IO_BASE_LIMIT_DEFAULT … #define smnBIFPLR5_1_SECONDARY_STATUS_DEFAULT … #define smnBIFPLR5_1_MEM_BASE_LIMIT_DEFAULT … #define smnBIFPLR5_1_PREF_BASE_LIMIT_DEFAULT … #define smnBIFPLR5_1_PREF_BASE_UPPER_DEFAULT … #define smnBIFPLR5_1_PREF_LIMIT_UPPER_DEFAULT … #define smnBIFPLR5_1_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIFPLR5_1_CAP_PTR_DEFAULT … #define smnBIFPLR5_1_INTERRUPT_LINE_DEFAULT … #define smnBIFPLR5_1_INTERRUPT_PIN_DEFAULT … #define smnBIFPLR5_1_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR5_1_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR5_1_PMI_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_PMI_CAP_DEFAULT … #define smnBIFPLR5_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_PCIE_CAP_DEFAULT … #define smnBIFPLR5_1_DEVICE_CAP_DEFAULT … #define smnBIFPLR5_1_DEVICE_CNTL_DEFAULT … #define smnBIFPLR5_1_DEVICE_STATUS_DEFAULT … #define smnBIFPLR5_1_LINK_CAP_DEFAULT … #define smnBIFPLR5_1_LINK_CNTL_DEFAULT … #define smnBIFPLR5_1_LINK_STATUS_DEFAULT … #define smnBIFPLR5_1_SLOT_CAP_DEFAULT … #define smnBIFPLR5_1_SLOT_CNTL_DEFAULT … #define smnBIFPLR5_1_SLOT_STATUS_DEFAULT … #define smnBIFPLR5_1_ROOT_CNTL_DEFAULT … #define smnBIFPLR5_1_ROOT_CAP_DEFAULT … #define smnBIFPLR5_1_ROOT_STATUS_DEFAULT … #define smnBIFPLR5_1_DEVICE_CAP2_DEFAULT … #define smnBIFPLR5_1_DEVICE_CNTL2_DEFAULT … #define smnBIFPLR5_1_DEVICE_STATUS2_DEFAULT … #define smnBIFPLR5_1_LINK_CAP2_DEFAULT … #define smnBIFPLR5_1_LINK_CNTL2_DEFAULT … #define smnBIFPLR5_1_LINK_STATUS2_DEFAULT … #define smnBIFPLR5_1_SLOT_CAP2_DEFAULT … #define smnBIFPLR5_1_SLOT_CNTL2_DEFAULT … #define smnBIFPLR5_1_SLOT_STATUS2_DEFAULT … #define smnBIFPLR5_1_MSI_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_MSI_MSG_CNTL_DEFAULT … #define smnBIFPLR5_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIFPLR5_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIFPLR5_1_MSI_MSG_DATA_DEFAULT … #define smnBIFPLR5_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIFPLR5_1_SSID_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_SSID_CAP_DEFAULT … #define smnBIFPLR5_1_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_MSI_MAP_CAP_DEFAULT … #define smnBIFPLR5_1_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIFPLR5_1_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIFPLR5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIFPLR5_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIFPLR5_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIFPLR5_1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIFPLR5_1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIFPLR5_1_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIFPLR5_1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIFPLR5_1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR5_1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIFPLR5_1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR5_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIFPLR5_1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIFPLR5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIFPLR5_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIFPLR5_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIFPLR5_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIFPLR5_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIFPLR5_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIFPLR5_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIFPLR5_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIFPLR5_1_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIFPLR5_1_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIFPLR5_1_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIFPLR5_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIFPLR5_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIFPLR5_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIFPLR5_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIFPLR5_1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_PCIE_LINK_CNTL3_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_PCIE_ACS_CAP_DEFAULT … #define smnBIFPLR5_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_PCIE_MC_CAP_DEFAULT … #define smnBIFPLR5_1_PCIE_MC_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_MC_ADDR0_DEFAULT … #define smnBIFPLR5_1_PCIE_MC_ADDR1_DEFAULT … #define smnBIFPLR5_1_PCIE_MC_RCV0_DEFAULT … #define smnBIFPLR5_1_PCIE_MC_RCV1_DEFAULT … #define smnBIFPLR5_1_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIFPLR5_1_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIFPLR5_1_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define smnBIFPLR5_1_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define smnBIFPLR5_1_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_PCIE_L1_PM_SUB_CAP_DEFAULT … #define smnBIFPLR5_1_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define smnBIFPLR5_1_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_PCIE_DPC_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_PCIE_DPC_CNTL_DEFAULT … #define smnBIFPLR5_1_PCIE_DPC_STATUS_DEFAULT … #define smnBIFPLR5_1_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define smnBIFPLR5_1_PCIE_RP_PIO_STATUS_DEFAULT … #define smnBIFPLR5_1_PCIE_RP_PIO_MASK_DEFAULT … #define smnBIFPLR5_1_PCIE_RP_PIO_SEVERITY_DEFAULT … #define smnBIFPLR5_1_PCIE_RP_PIO_SYSERROR_DEFAULT … #define smnBIFPLR5_1_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define smnBIFPLR5_1_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define smnBIFPLR5_1_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define smnBIFPLR5_1_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define smnBIFPLR5_1_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define smnBIFPLR5_1_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define smnBIFPLR5_1_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define smnBIFPLR5_1_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define smnBIFPLR5_1_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define smnBIFPLR5_1_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define smnBIFPLR5_1_PCIE_ESM_CAP_LIST_DEFAULT … #define smnBIFPLR5_1_PCIE_ESM_HEADER_1_DEFAULT … #define smnBIFPLR5_1_PCIE_ESM_HEADER_2_DEFAULT … #define smnBIFPLR5_1_PCIE_ESM_STATUS_DEFAULT … #define smnBIFPLR5_1_PCIE_ESM_CTRL_DEFAULT … #define smnBIFPLR5_1_PCIE_ESM_CAP_1_DEFAULT … #define smnBIFPLR5_1_PCIE_ESM_CAP_2_DEFAULT … #define smnBIFPLR5_1_PCIE_ESM_CAP_3_DEFAULT … #define smnBIFPLR5_1_PCIE_ESM_CAP_4_DEFAULT … #define smnBIFPLR5_1_PCIE_ESM_CAP_5_DEFAULT … #define smnBIFPLR5_1_PCIE_ESM_CAP_6_DEFAULT … #define smnBIFPLR5_1_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr6_cfgdecp #define smnBIFPLR6_1_VENDOR_ID_DEFAULT … #define smnBIFPLR6_1_DEVICE_ID_DEFAULT … #define smnBIFPLR6_1_COMMAND_DEFAULT … #define smnBIFPLR6_1_STATUS_DEFAULT … #define smnBIFPLR6_1_REVISION_ID_DEFAULT … #define smnBIFPLR6_1_PROG_INTERFACE_DEFAULT … #define smnBIFPLR6_1_SUB_CLASS_DEFAULT … #define smnBIFPLR6_1_BASE_CLASS_DEFAULT … #define smnBIFPLR6_1_CACHE_LINE_DEFAULT … #define smnBIFPLR6_1_LATENCY_DEFAULT … #define smnBIFPLR6_1_HEADER_DEFAULT … #define smnBIFPLR6_1_BIST_DEFAULT … #define smnBIFPLR6_1_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIFPLR6_1_IO_BASE_LIMIT_DEFAULT … #define smnBIFPLR6_1_SECONDARY_STATUS_DEFAULT … #define smnBIFPLR6_1_MEM_BASE_LIMIT_DEFAULT … #define smnBIFPLR6_1_PREF_BASE_LIMIT_DEFAULT … #define smnBIFPLR6_1_PREF_BASE_UPPER_DEFAULT … #define smnBIFPLR6_1_PREF_LIMIT_UPPER_DEFAULT … #define smnBIFPLR6_1_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIFPLR6_1_CAP_PTR_DEFAULT … #define smnBIFPLR6_1_INTERRUPT_LINE_DEFAULT … #define smnBIFPLR6_1_INTERRUPT_PIN_DEFAULT … #define smnBIFPLR6_1_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR6_1_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR6_1_PMI_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_PMI_CAP_DEFAULT … #define smnBIFPLR6_1_PMI_STATUS_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_PCIE_CAP_DEFAULT … #define smnBIFPLR6_1_DEVICE_CAP_DEFAULT … #define smnBIFPLR6_1_DEVICE_CNTL_DEFAULT … #define smnBIFPLR6_1_DEVICE_STATUS_DEFAULT … #define smnBIFPLR6_1_LINK_CAP_DEFAULT … #define smnBIFPLR6_1_LINK_CNTL_DEFAULT … #define smnBIFPLR6_1_LINK_STATUS_DEFAULT … #define smnBIFPLR6_1_SLOT_CAP_DEFAULT … #define smnBIFPLR6_1_SLOT_CNTL_DEFAULT … #define smnBIFPLR6_1_SLOT_STATUS_DEFAULT … #define smnBIFPLR6_1_ROOT_CNTL_DEFAULT … #define smnBIFPLR6_1_ROOT_CAP_DEFAULT … #define smnBIFPLR6_1_ROOT_STATUS_DEFAULT … #define smnBIFPLR6_1_DEVICE_CAP2_DEFAULT … #define smnBIFPLR6_1_DEVICE_CNTL2_DEFAULT … #define smnBIFPLR6_1_DEVICE_STATUS2_DEFAULT … #define smnBIFPLR6_1_LINK_CAP2_DEFAULT … #define smnBIFPLR6_1_LINK_CNTL2_DEFAULT … #define smnBIFPLR6_1_LINK_STATUS2_DEFAULT … #define smnBIFPLR6_1_SLOT_CAP2_DEFAULT … #define smnBIFPLR6_1_SLOT_CNTL2_DEFAULT … #define smnBIFPLR6_1_SLOT_STATUS2_DEFAULT … #define smnBIFPLR6_1_MSI_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_MSI_MSG_CNTL_DEFAULT … #define smnBIFPLR6_1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIFPLR6_1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIFPLR6_1_MSI_MSG_DATA_DEFAULT … #define smnBIFPLR6_1_MSI_MSG_DATA_64_DEFAULT … #define smnBIFPLR6_1_SSID_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_SSID_CAP_DEFAULT … #define smnBIFPLR6_1_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_MSI_MAP_CAP_DEFAULT … #define smnBIFPLR6_1_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIFPLR6_1_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIFPLR6_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIFPLR6_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIFPLR6_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIFPLR6_1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIFPLR6_1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIFPLR6_1_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIFPLR6_1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIFPLR6_1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR6_1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIFPLR6_1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR6_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIFPLR6_1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIFPLR6_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIFPLR6_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIFPLR6_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIFPLR6_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIFPLR6_1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIFPLR6_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_HDR_LOG0_DEFAULT … #define smnBIFPLR6_1_PCIE_HDR_LOG1_DEFAULT … #define smnBIFPLR6_1_PCIE_HDR_LOG2_DEFAULT … #define smnBIFPLR6_1_PCIE_HDR_LOG3_DEFAULT … #define smnBIFPLR6_1_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIFPLR6_1_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIFPLR6_1_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIFPLR6_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIFPLR6_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIFPLR6_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIFPLR6_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIFPLR6_1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_PCIE_LINK_CNTL3_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_PCIE_ACS_CAP_DEFAULT … #define smnBIFPLR6_1_PCIE_ACS_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_PCIE_MC_CAP_DEFAULT … #define smnBIFPLR6_1_PCIE_MC_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_MC_ADDR0_DEFAULT … #define smnBIFPLR6_1_PCIE_MC_ADDR1_DEFAULT … #define smnBIFPLR6_1_PCIE_MC_RCV0_DEFAULT … #define smnBIFPLR6_1_PCIE_MC_RCV1_DEFAULT … #define smnBIFPLR6_1_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIFPLR6_1_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIFPLR6_1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIFPLR6_1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIFPLR6_1_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define smnBIFPLR6_1_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define smnBIFPLR6_1_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_PCIE_L1_PM_SUB_CAP_DEFAULT … #define smnBIFPLR6_1_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define smnBIFPLR6_1_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_PCIE_DPC_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_PCIE_DPC_CNTL_DEFAULT … #define smnBIFPLR6_1_PCIE_DPC_STATUS_DEFAULT … #define smnBIFPLR6_1_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define smnBIFPLR6_1_PCIE_RP_PIO_STATUS_DEFAULT … #define smnBIFPLR6_1_PCIE_RP_PIO_MASK_DEFAULT … #define smnBIFPLR6_1_PCIE_RP_PIO_SEVERITY_DEFAULT … #define smnBIFPLR6_1_PCIE_RP_PIO_SYSERROR_DEFAULT … #define smnBIFPLR6_1_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define smnBIFPLR6_1_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define smnBIFPLR6_1_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define smnBIFPLR6_1_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define smnBIFPLR6_1_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define smnBIFPLR6_1_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define smnBIFPLR6_1_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define smnBIFPLR6_1_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define smnBIFPLR6_1_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define smnBIFPLR6_1_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define smnBIFPLR6_1_PCIE_ESM_CAP_LIST_DEFAULT … #define smnBIFPLR6_1_PCIE_ESM_HEADER_1_DEFAULT … #define smnBIFPLR6_1_PCIE_ESM_HEADER_2_DEFAULT … #define smnBIFPLR6_1_PCIE_ESM_STATUS_DEFAULT … #define smnBIFPLR6_1_PCIE_ESM_CTRL_DEFAULT … #define smnBIFPLR6_1_PCIE_ESM_CAP_1_DEFAULT … #define smnBIFPLR6_1_PCIE_ESM_CAP_2_DEFAULT … #define smnBIFPLR6_1_PCIE_ESM_CAP_3_DEFAULT … #define smnBIFPLR6_1_PCIE_ESM_CAP_4_DEFAULT … #define smnBIFPLR6_1_PCIE_ESM_CAP_5_DEFAULT … #define smnBIFPLR6_1_PCIE_ESM_CAP_6_DEFAULT … #define smnBIFPLR6_1_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifp0_pciedir_p #define smnBIFP0_PCIEP_RESERVED_DEFAULT … #define smnBIFP0_PCIEP_SCRATCH_DEFAULT … #define smnBIFP0_PCIEP_PORT_CNTL_DEFAULT … #define smnBIFP0_PCIE_TX_CNTL_DEFAULT … #define smnBIFP0_PCIE_TX_REQUESTER_ID_DEFAULT … #define smnBIFP0_PCIE_TX_VENDOR_SPECIFIC_DEFAULT … #define smnBIFP0_PCIE_TX_REQUEST_NUM_CNTL_DEFAULT … #define smnBIFP0_PCIE_TX_SEQ_DEFAULT … #define smnBIFP0_PCIE_TX_REPLAY_DEFAULT … #define smnBIFP0_PCIE_TX_ACK_LATENCY_LIMIT_DEFAULT … #define smnBIFP0_PCIE_TX_CREDITS_ADVT_P_DEFAULT … #define smnBIFP0_PCIE_TX_CREDITS_ADVT_NP_DEFAULT … #define smnBIFP0_PCIE_TX_CREDITS_ADVT_CPL_DEFAULT … #define smnBIFP0_PCIE_TX_CREDITS_INIT_P_DEFAULT … #define smnBIFP0_PCIE_TX_CREDITS_INIT_NP_DEFAULT … #define smnBIFP0_PCIE_TX_CREDITS_INIT_CPL_DEFAULT … #define smnBIFP0_PCIE_TX_CREDITS_STATUS_DEFAULT … #define smnBIFP0_PCIE_TX_CREDITS_FCU_THRESHOLD_DEFAULT … #define smnBIFP0_PCIE_P_PORT_LANE_STATUS_DEFAULT … #define smnBIFP0_PCIE_FC_P_DEFAULT … #define smnBIFP0_PCIE_FC_NP_DEFAULT … #define smnBIFP0_PCIE_FC_CPL_DEFAULT … #define smnBIFP0_PCIE_ERR_CNTL_DEFAULT … #define smnBIFP0_PCIE_RX_CNTL_DEFAULT … #define smnBIFP0_PCIE_RX_EXPECTED_SEQNUM_DEFAULT … #define smnBIFP0_PCIE_RX_VENDOR_SPECIFIC_DEFAULT … #define smnBIFP0_PCIE_RX_CNTL3_DEFAULT … #define smnBIFP0_PCIE_RX_CREDITS_ALLOCATED_P_DEFAULT … #define smnBIFP0_PCIE_RX_CREDITS_ALLOCATED_NP_DEFAULT … #define smnBIFP0_PCIE_RX_CREDITS_ALLOCATED_CPL_DEFAULT … #define smnBIFP0_PCIEP_ERROR_INJECT_PHYSICAL_DEFAULT … #define smnBIFP0_PCIEP_ERROR_INJECT_TRANSACTION_DEFAULT … #define smnBIFP0_PCIEP_NAK_COUNTER_DEFAULT … #define smnBIFP0_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_DEFAULT … #define smnBIFP0_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_DEFAULT … #define smnBIFP0_PCIE_LC_CNTL_DEFAULT … #define smnBIFP0_PCIE_LC_TRAINING_CNTL_DEFAULT … #define smnBIFP0_PCIE_LC_LINK_WIDTH_CNTL_DEFAULT … #define smnBIFP0_PCIE_LC_N_FTS_CNTL_DEFAULT … #define smnBIFP0_PCIE_LC_SPEED_CNTL_DEFAULT … #define smnBIFP0_PCIE_LC_STATE0_DEFAULT … #define smnBIFP0_PCIE_LC_STATE1_DEFAULT … #define smnBIFP0_PCIE_LC_STATE2_DEFAULT … #define smnBIFP0_PCIE_LC_STATE3_DEFAULT … #define smnBIFP0_PCIE_LC_STATE4_DEFAULT … #define smnBIFP0_PCIE_LC_STATE5_DEFAULT … #define smnBIFP0_PCIE_LINK_MANAGEMENT_CNTL2_DEFAULT … #define smnBIFP0_PCIE_LC_CNTL2_DEFAULT … #define smnBIFP0_PCIE_LC_BW_CHANGE_CNTL_DEFAULT … #define smnBIFP0_PCIE_LC_CDR_CNTL_DEFAULT … #define smnBIFP0_PCIE_LC_LANE_CNTL_DEFAULT … #define smnBIFP0_PCIE_LC_CNTL3_DEFAULT … #define smnBIFP0_PCIE_LC_CNTL4_DEFAULT … #define smnBIFP0_PCIE_LC_CNTL5_DEFAULT … #define smnBIFP0_PCIE_LC_FORCE_COEFF_DEFAULT … #define smnBIFP0_PCIE_LC_BEST_EQ_SETTINGS_DEFAULT … #define smnBIFP0_PCIE_LC_FORCE_EQ_REQ_COEFF_DEFAULT … #define smnBIFP0_PCIE_LC_CNTL6_DEFAULT … #define smnBIFP0_PCIE_LC_CNTL7_DEFAULT … #define smnBIFP0_PCIE_LINK_MANAGEMENT_STATUS_DEFAULT … #define smnBIFP0_PCIE_LINK_MANAGEMENT_MASK_DEFAULT … #define smnBIFP0_PCIE_LINK_MANAGEMENT_CNTL_DEFAULT … #define smnBIFP0_PCIEP_STRAP_LC_DEFAULT … #define smnBIFP0_PCIEP_STRAP_MISC_DEFAULT … #define smnBIFP0_PCIE_LC_L1_PM_SUBSTATE_DEFAULT … #define smnBIFP0_PCIE_LC_L1_PM_SUBSTATE2_DEFAULT … #define smnBIFP0_PCIE_LC_PORT_ORDER_DEFAULT … #define smnBIFP0_PCIEP_BCH_ECC_CNTL_DEFAULT … #define smnBIFP0_PCIEP_HPGI_PRIVATE_DEFAULT … #define smnBIFP0_PCIEP_HPGI_DEFAULT … #define smnBIFP0_PCIEP_HCNT_DESCRIPTOR_DEFAULT … #define smnBIFP0_PCIEP_PERF_CNTL_COUNT_TXCLK_DEFAULT … // addressBlock: nbio_pcie0_bifp1_pciedir_p #define smnBIFP1_PCIEP_RESERVED_DEFAULT … #define smnBIFP1_PCIEP_SCRATCH_DEFAULT … #define smnBIFP1_PCIEP_PORT_CNTL_DEFAULT … #define smnBIFP1_PCIE_TX_CNTL_DEFAULT … #define smnBIFP1_PCIE_TX_REQUESTER_ID_DEFAULT … #define smnBIFP1_PCIE_TX_VENDOR_SPECIFIC_DEFAULT … #define smnBIFP1_PCIE_TX_REQUEST_NUM_CNTL_DEFAULT … #define smnBIFP1_PCIE_TX_SEQ_DEFAULT … #define smnBIFP1_PCIE_TX_REPLAY_DEFAULT … #define smnBIFP1_PCIE_TX_ACK_LATENCY_LIMIT_DEFAULT … #define smnBIFP1_PCIE_TX_CREDITS_ADVT_P_DEFAULT … #define smnBIFP1_PCIE_TX_CREDITS_ADVT_NP_DEFAULT … #define smnBIFP1_PCIE_TX_CREDITS_ADVT_CPL_DEFAULT … #define smnBIFP1_PCIE_TX_CREDITS_INIT_P_DEFAULT … #define smnBIFP1_PCIE_TX_CREDITS_INIT_NP_DEFAULT … #define smnBIFP1_PCIE_TX_CREDITS_INIT_CPL_DEFAULT … #define smnBIFP1_PCIE_TX_CREDITS_STATUS_DEFAULT … #define smnBIFP1_PCIE_TX_CREDITS_FCU_THRESHOLD_DEFAULT … #define smnBIFP1_PCIE_P_PORT_LANE_STATUS_DEFAULT … #define smnBIFP1_PCIE_FC_P_DEFAULT … #define smnBIFP1_PCIE_FC_NP_DEFAULT … #define smnBIFP1_PCIE_FC_CPL_DEFAULT … #define smnBIFP1_PCIE_ERR_CNTL_DEFAULT … #define smnBIFP1_PCIE_RX_CNTL_DEFAULT … #define smnBIFP1_PCIE_RX_EXPECTED_SEQNUM_DEFAULT … #define smnBIFP1_PCIE_RX_VENDOR_SPECIFIC_DEFAULT … #define smnBIFP1_PCIE_RX_CNTL3_DEFAULT … #define smnBIFP1_PCIE_RX_CREDITS_ALLOCATED_P_DEFAULT … #define smnBIFP1_PCIE_RX_CREDITS_ALLOCATED_NP_DEFAULT … #define smnBIFP1_PCIE_RX_CREDITS_ALLOCATED_CPL_DEFAULT … #define smnBIFP1_PCIEP_ERROR_INJECT_PHYSICAL_DEFAULT … #define smnBIFP1_PCIEP_ERROR_INJECT_TRANSACTION_DEFAULT … #define smnBIFP1_PCIEP_NAK_COUNTER_DEFAULT … #define smnBIFP1_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_DEFAULT … #define smnBIFP1_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_DEFAULT … #define smnBIFP1_PCIE_LC_CNTL_DEFAULT … #define smnBIFP1_PCIE_LC_TRAINING_CNTL_DEFAULT … #define smnBIFP1_PCIE_LC_LINK_WIDTH_CNTL_DEFAULT … #define smnBIFP1_PCIE_LC_N_FTS_CNTL_DEFAULT … #define smnBIFP1_PCIE_LC_SPEED_CNTL_DEFAULT … #define smnBIFP1_PCIE_LC_STATE0_DEFAULT … #define smnBIFP1_PCIE_LC_STATE1_DEFAULT … #define smnBIFP1_PCIE_LC_STATE2_DEFAULT … #define smnBIFP1_PCIE_LC_STATE3_DEFAULT … #define smnBIFP1_PCIE_LC_STATE4_DEFAULT … #define smnBIFP1_PCIE_LC_STATE5_DEFAULT … #define smnBIFP1_PCIE_LINK_MANAGEMENT_CNTL2_DEFAULT … #define smnBIFP1_PCIE_LC_CNTL2_DEFAULT … #define smnBIFP1_PCIE_LC_BW_CHANGE_CNTL_DEFAULT … #define smnBIFP1_PCIE_LC_CDR_CNTL_DEFAULT … #define smnBIFP1_PCIE_LC_LANE_CNTL_DEFAULT … #define smnBIFP1_PCIE_LC_CNTL3_DEFAULT … #define smnBIFP1_PCIE_LC_CNTL4_DEFAULT … #define smnBIFP1_PCIE_LC_CNTL5_DEFAULT … #define smnBIFP1_PCIE_LC_FORCE_COEFF_DEFAULT … #define smnBIFP1_PCIE_LC_BEST_EQ_SETTINGS_DEFAULT … #define smnBIFP1_PCIE_LC_FORCE_EQ_REQ_COEFF_DEFAULT … #define smnBIFP1_PCIE_LC_CNTL6_DEFAULT … #define smnBIFP1_PCIE_LC_CNTL7_DEFAULT … #define smnBIFP1_PCIE_LINK_MANAGEMENT_STATUS_DEFAULT … #define smnBIFP1_PCIE_LINK_MANAGEMENT_MASK_DEFAULT … #define smnBIFP1_PCIE_LINK_MANAGEMENT_CNTL_DEFAULT … #define smnBIFP1_PCIEP_STRAP_LC_DEFAULT … #define smnBIFP1_PCIEP_STRAP_MISC_DEFAULT … #define smnBIFP1_PCIE_LC_L1_PM_SUBSTATE_DEFAULT … #define smnBIFP1_PCIE_LC_L1_PM_SUBSTATE2_DEFAULT … #define smnBIFP1_PCIE_LC_PORT_ORDER_DEFAULT … #define smnBIFP1_PCIEP_BCH_ECC_CNTL_DEFAULT … #define smnBIFP1_PCIEP_HPGI_PRIVATE_DEFAULT … #define smnBIFP1_PCIEP_HPGI_DEFAULT … #define smnBIFP1_PCIEP_HCNT_DESCRIPTOR_DEFAULT … #define smnBIFP1_PCIEP_PERF_CNTL_COUNT_TXCLK_DEFAULT … // addressBlock: nbio_pcie0_bifp2_pciedir_p #define smnBIFP2_PCIEP_RESERVED_DEFAULT … #define smnBIFP2_PCIEP_SCRATCH_DEFAULT … #define smnBIFP2_PCIEP_PORT_CNTL_DEFAULT … #define smnBIFP2_PCIE_TX_CNTL_DEFAULT … #define smnBIFP2_PCIE_TX_REQUESTER_ID_DEFAULT … #define smnBIFP2_PCIE_TX_VENDOR_SPECIFIC_DEFAULT … #define smnBIFP2_PCIE_TX_REQUEST_NUM_CNTL_DEFAULT … #define smnBIFP2_PCIE_TX_SEQ_DEFAULT … #define smnBIFP2_PCIE_TX_REPLAY_DEFAULT … #define smnBIFP2_PCIE_TX_ACK_LATENCY_LIMIT_DEFAULT … #define smnBIFP2_PCIE_TX_CREDITS_ADVT_P_DEFAULT … #define smnBIFP2_PCIE_TX_CREDITS_ADVT_NP_DEFAULT … #define smnBIFP2_PCIE_TX_CREDITS_ADVT_CPL_DEFAULT … #define smnBIFP2_PCIE_TX_CREDITS_INIT_P_DEFAULT … #define smnBIFP2_PCIE_TX_CREDITS_INIT_NP_DEFAULT … #define smnBIFP2_PCIE_TX_CREDITS_INIT_CPL_DEFAULT … #define smnBIFP2_PCIE_TX_CREDITS_STATUS_DEFAULT … #define smnBIFP2_PCIE_TX_CREDITS_FCU_THRESHOLD_DEFAULT … #define smnBIFP2_PCIE_P_PORT_LANE_STATUS_DEFAULT … #define smnBIFP2_PCIE_FC_P_DEFAULT … #define smnBIFP2_PCIE_FC_NP_DEFAULT … #define smnBIFP2_PCIE_FC_CPL_DEFAULT … #define smnBIFP2_PCIE_ERR_CNTL_DEFAULT … #define smnBIFP2_PCIE_RX_CNTL_DEFAULT … #define smnBIFP2_PCIE_RX_EXPECTED_SEQNUM_DEFAULT … #define smnBIFP2_PCIE_RX_VENDOR_SPECIFIC_DEFAULT … #define smnBIFP2_PCIE_RX_CNTL3_DEFAULT … #define smnBIFP2_PCIE_RX_CREDITS_ALLOCATED_P_DEFAULT … #define smnBIFP2_PCIE_RX_CREDITS_ALLOCATED_NP_DEFAULT … #define smnBIFP2_PCIE_RX_CREDITS_ALLOCATED_CPL_DEFAULT … #define smnBIFP2_PCIEP_ERROR_INJECT_PHYSICAL_DEFAULT … #define smnBIFP2_PCIEP_ERROR_INJECT_TRANSACTION_DEFAULT … #define smnBIFP2_PCIEP_NAK_COUNTER_DEFAULT … #define smnBIFP2_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_DEFAULT … #define smnBIFP2_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_DEFAULT … #define smnBIFP2_PCIE_LC_CNTL_DEFAULT … #define smnBIFP2_PCIE_LC_TRAINING_CNTL_DEFAULT … #define smnBIFP2_PCIE_LC_LINK_WIDTH_CNTL_DEFAULT … #define smnBIFP2_PCIE_LC_N_FTS_CNTL_DEFAULT … #define smnBIFP2_PCIE_LC_SPEED_CNTL_DEFAULT … #define smnBIFP2_PCIE_LC_STATE0_DEFAULT … #define smnBIFP2_PCIE_LC_STATE1_DEFAULT … #define smnBIFP2_PCIE_LC_STATE2_DEFAULT … #define smnBIFP2_PCIE_LC_STATE3_DEFAULT … #define smnBIFP2_PCIE_LC_STATE4_DEFAULT … #define smnBIFP2_PCIE_LC_STATE5_DEFAULT … #define smnBIFP2_PCIE_LINK_MANAGEMENT_CNTL2_DEFAULT … #define smnBIFP2_PCIE_LC_CNTL2_DEFAULT … #define smnBIFP2_PCIE_LC_BW_CHANGE_CNTL_DEFAULT … #define smnBIFP2_PCIE_LC_CDR_CNTL_DEFAULT … #define smnBIFP2_PCIE_LC_LANE_CNTL_DEFAULT … #define smnBIFP2_PCIE_LC_CNTL3_DEFAULT … #define smnBIFP2_PCIE_LC_CNTL4_DEFAULT … #define smnBIFP2_PCIE_LC_CNTL5_DEFAULT … #define smnBIFP2_PCIE_LC_FORCE_COEFF_DEFAULT … #define smnBIFP2_PCIE_LC_BEST_EQ_SETTINGS_DEFAULT … #define smnBIFP2_PCIE_LC_FORCE_EQ_REQ_COEFF_DEFAULT … #define smnBIFP2_PCIE_LC_CNTL6_DEFAULT … #define smnBIFP2_PCIE_LC_CNTL7_DEFAULT … #define smnBIFP2_PCIE_LINK_MANAGEMENT_STATUS_DEFAULT … #define smnBIFP2_PCIE_LINK_MANAGEMENT_MASK_DEFAULT … #define smnBIFP2_PCIE_LINK_MANAGEMENT_CNTL_DEFAULT … #define smnBIFP2_PCIEP_STRAP_LC_DEFAULT … #define smnBIFP2_PCIEP_STRAP_MISC_DEFAULT … #define smnBIFP2_PCIE_LC_L1_PM_SUBSTATE_DEFAULT … #define smnBIFP2_PCIE_LC_L1_PM_SUBSTATE2_DEFAULT … #define smnBIFP2_PCIE_LC_PORT_ORDER_DEFAULT … #define smnBIFP2_PCIEP_BCH_ECC_CNTL_DEFAULT … #define smnBIFP2_PCIEP_HPGI_PRIVATE_DEFAULT … #define smnBIFP2_PCIEP_HPGI_DEFAULT … #define smnBIFP2_PCIEP_HCNT_DESCRIPTOR_DEFAULT … #define smnBIFP2_PCIEP_PERF_CNTL_COUNT_TXCLK_DEFAULT … // addressBlock: nbio_pcie0_bifp3_pciedir_p #define smnBIFP3_PCIEP_RESERVED_DEFAULT … #define smnBIFP3_PCIEP_SCRATCH_DEFAULT … #define smnBIFP3_PCIEP_PORT_CNTL_DEFAULT … #define smnBIFP3_PCIE_TX_CNTL_DEFAULT … #define smnBIFP3_PCIE_TX_REQUESTER_ID_DEFAULT … #define smnBIFP3_PCIE_TX_VENDOR_SPECIFIC_DEFAULT … #define smnBIFP3_PCIE_TX_REQUEST_NUM_CNTL_DEFAULT … #define smnBIFP3_PCIE_TX_SEQ_DEFAULT … #define smnBIFP3_PCIE_TX_REPLAY_DEFAULT … #define smnBIFP3_PCIE_TX_ACK_LATENCY_LIMIT_DEFAULT … #define smnBIFP3_PCIE_TX_CREDITS_ADVT_P_DEFAULT … #define smnBIFP3_PCIE_TX_CREDITS_ADVT_NP_DEFAULT … #define smnBIFP3_PCIE_TX_CREDITS_ADVT_CPL_DEFAULT … #define smnBIFP3_PCIE_TX_CREDITS_INIT_P_DEFAULT … #define smnBIFP3_PCIE_TX_CREDITS_INIT_NP_DEFAULT … #define smnBIFP3_PCIE_TX_CREDITS_INIT_CPL_DEFAULT … #define smnBIFP3_PCIE_TX_CREDITS_STATUS_DEFAULT … #define smnBIFP3_PCIE_TX_CREDITS_FCU_THRESHOLD_DEFAULT … #define smnBIFP3_PCIE_P_PORT_LANE_STATUS_DEFAULT … #define smnBIFP3_PCIE_FC_P_DEFAULT … #define smnBIFP3_PCIE_FC_NP_DEFAULT … #define smnBIFP3_PCIE_FC_CPL_DEFAULT … #define smnBIFP3_PCIE_ERR_CNTL_DEFAULT … #define smnBIFP3_PCIE_RX_CNTL_DEFAULT … #define smnBIFP3_PCIE_RX_EXPECTED_SEQNUM_DEFAULT … #define smnBIFP3_PCIE_RX_VENDOR_SPECIFIC_DEFAULT … #define smnBIFP3_PCIE_RX_CNTL3_DEFAULT … #define smnBIFP3_PCIE_RX_CREDITS_ALLOCATED_P_DEFAULT … #define smnBIFP3_PCIE_RX_CREDITS_ALLOCATED_NP_DEFAULT … #define smnBIFP3_PCIE_RX_CREDITS_ALLOCATED_CPL_DEFAULT … #define smnBIFP3_PCIEP_ERROR_INJECT_PHYSICAL_DEFAULT … #define smnBIFP3_PCIEP_ERROR_INJECT_TRANSACTION_DEFAULT … #define smnBIFP3_PCIEP_NAK_COUNTER_DEFAULT … #define smnBIFP3_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_DEFAULT … #define smnBIFP3_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_DEFAULT … #define smnBIFP3_PCIE_LC_CNTL_DEFAULT … #define smnBIFP3_PCIE_LC_TRAINING_CNTL_DEFAULT … #define smnBIFP3_PCIE_LC_LINK_WIDTH_CNTL_DEFAULT … #define smnBIFP3_PCIE_LC_N_FTS_CNTL_DEFAULT … #define smnBIFP3_PCIE_LC_SPEED_CNTL_DEFAULT … #define smnBIFP3_PCIE_LC_STATE0_DEFAULT … #define smnBIFP3_PCIE_LC_STATE1_DEFAULT … #define smnBIFP3_PCIE_LC_STATE2_DEFAULT … #define smnBIFP3_PCIE_LC_STATE3_DEFAULT … #define smnBIFP3_PCIE_LC_STATE4_DEFAULT … #define smnBIFP3_PCIE_LC_STATE5_DEFAULT … #define smnBIFP3_PCIE_LINK_MANAGEMENT_CNTL2_DEFAULT … #define smnBIFP3_PCIE_LC_CNTL2_DEFAULT … #define smnBIFP3_PCIE_LC_BW_CHANGE_CNTL_DEFAULT … #define smnBIFP3_PCIE_LC_CDR_CNTL_DEFAULT … #define smnBIFP3_PCIE_LC_LANE_CNTL_DEFAULT … #define smnBIFP3_PCIE_LC_CNTL3_DEFAULT … #define smnBIFP3_PCIE_LC_CNTL4_DEFAULT … #define smnBIFP3_PCIE_LC_CNTL5_DEFAULT … #define smnBIFP3_PCIE_LC_FORCE_COEFF_DEFAULT … #define smnBIFP3_PCIE_LC_BEST_EQ_SETTINGS_DEFAULT … #define smnBIFP3_PCIE_LC_FORCE_EQ_REQ_COEFF_DEFAULT … #define smnBIFP3_PCIE_LC_CNTL6_DEFAULT … #define smnBIFP3_PCIE_LC_CNTL7_DEFAULT … #define smnBIFP3_PCIE_LINK_MANAGEMENT_STATUS_DEFAULT … #define smnBIFP3_PCIE_LINK_MANAGEMENT_MASK_DEFAULT … #define smnBIFP3_PCIE_LINK_MANAGEMENT_CNTL_DEFAULT … #define smnBIFP3_PCIEP_STRAP_LC_DEFAULT … #define smnBIFP3_PCIEP_STRAP_MISC_DEFAULT … #define smnBIFP3_PCIE_LC_L1_PM_SUBSTATE_DEFAULT … #define smnBIFP3_PCIE_LC_L1_PM_SUBSTATE2_DEFAULT … #define smnBIFP3_PCIE_LC_PORT_ORDER_DEFAULT … #define smnBIFP3_PCIEP_BCH_ECC_CNTL_DEFAULT … #define smnBIFP3_PCIEP_HPGI_PRIVATE_DEFAULT … #define smnBIFP3_PCIEP_HPGI_DEFAULT … #define smnBIFP3_PCIEP_HCNT_DESCRIPTOR_DEFAULT … #define smnBIFP3_PCIEP_PERF_CNTL_COUNT_TXCLK_DEFAULT … // addressBlock: nbio_pcie0_bifp4_pciedir_p #define smnBIFP4_PCIEP_RESERVED_DEFAULT … #define smnBIFP4_PCIEP_SCRATCH_DEFAULT … #define smnBIFP4_PCIEP_PORT_CNTL_DEFAULT … #define smnBIFP4_PCIE_TX_CNTL_DEFAULT … #define smnBIFP4_PCIE_TX_REQUESTER_ID_DEFAULT … #define smnBIFP4_PCIE_TX_VENDOR_SPECIFIC_DEFAULT … #define smnBIFP4_PCIE_TX_REQUEST_NUM_CNTL_DEFAULT … #define smnBIFP4_PCIE_TX_SEQ_DEFAULT … #define smnBIFP4_PCIE_TX_REPLAY_DEFAULT … #define smnBIFP4_PCIE_TX_ACK_LATENCY_LIMIT_DEFAULT … #define smnBIFP4_PCIE_TX_CREDITS_ADVT_P_DEFAULT … #define smnBIFP4_PCIE_TX_CREDITS_ADVT_NP_DEFAULT … #define smnBIFP4_PCIE_TX_CREDITS_ADVT_CPL_DEFAULT … #define smnBIFP4_PCIE_TX_CREDITS_INIT_P_DEFAULT … #define smnBIFP4_PCIE_TX_CREDITS_INIT_NP_DEFAULT … #define smnBIFP4_PCIE_TX_CREDITS_INIT_CPL_DEFAULT … #define smnBIFP4_PCIE_TX_CREDITS_STATUS_DEFAULT … #define smnBIFP4_PCIE_TX_CREDITS_FCU_THRESHOLD_DEFAULT … #define smnBIFP4_PCIE_P_PORT_LANE_STATUS_DEFAULT … #define smnBIFP4_PCIE_FC_P_DEFAULT … #define smnBIFP4_PCIE_FC_NP_DEFAULT … #define smnBIFP4_PCIE_FC_CPL_DEFAULT … #define smnBIFP4_PCIE_ERR_CNTL_DEFAULT … #define smnBIFP4_PCIE_RX_CNTL_DEFAULT … #define smnBIFP4_PCIE_RX_EXPECTED_SEQNUM_DEFAULT … #define smnBIFP4_PCIE_RX_VENDOR_SPECIFIC_DEFAULT … #define smnBIFP4_PCIE_RX_CNTL3_DEFAULT … #define smnBIFP4_PCIE_RX_CREDITS_ALLOCATED_P_DEFAULT … #define smnBIFP4_PCIE_RX_CREDITS_ALLOCATED_NP_DEFAULT … #define smnBIFP4_PCIE_RX_CREDITS_ALLOCATED_CPL_DEFAULT … #define smnBIFP4_PCIEP_ERROR_INJECT_PHYSICAL_DEFAULT … #define smnBIFP4_PCIEP_ERROR_INJECT_TRANSACTION_DEFAULT … #define smnBIFP4_PCIEP_NAK_COUNTER_DEFAULT … #define smnBIFP4_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_DEFAULT … #define smnBIFP4_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_DEFAULT … #define smnBIFP4_PCIE_LC_CNTL_DEFAULT … #define smnBIFP4_PCIE_LC_TRAINING_CNTL_DEFAULT … #define smnBIFP4_PCIE_LC_LINK_WIDTH_CNTL_DEFAULT … #define smnBIFP4_PCIE_LC_N_FTS_CNTL_DEFAULT … #define smnBIFP4_PCIE_LC_SPEED_CNTL_DEFAULT … #define smnBIFP4_PCIE_LC_STATE0_DEFAULT … #define smnBIFP4_PCIE_LC_STATE1_DEFAULT … #define smnBIFP4_PCIE_LC_STATE2_DEFAULT … #define smnBIFP4_PCIE_LC_STATE3_DEFAULT … #define smnBIFP4_PCIE_LC_STATE4_DEFAULT … #define smnBIFP4_PCIE_LC_STATE5_DEFAULT … #define smnBIFP4_PCIE_LINK_MANAGEMENT_CNTL2_DEFAULT … #define smnBIFP4_PCIE_LC_CNTL2_DEFAULT … #define smnBIFP4_PCIE_LC_BW_CHANGE_CNTL_DEFAULT … #define smnBIFP4_PCIE_LC_CDR_CNTL_DEFAULT … #define smnBIFP4_PCIE_LC_LANE_CNTL_DEFAULT … #define smnBIFP4_PCIE_LC_CNTL3_DEFAULT … #define smnBIFP4_PCIE_LC_CNTL4_DEFAULT … #define smnBIFP4_PCIE_LC_CNTL5_DEFAULT … #define smnBIFP4_PCIE_LC_FORCE_COEFF_DEFAULT … #define smnBIFP4_PCIE_LC_BEST_EQ_SETTINGS_DEFAULT … #define smnBIFP4_PCIE_LC_FORCE_EQ_REQ_COEFF_DEFAULT … #define smnBIFP4_PCIE_LC_CNTL6_DEFAULT … #define smnBIFP4_PCIE_LC_CNTL7_DEFAULT … #define smnBIFP4_PCIE_LINK_MANAGEMENT_STATUS_DEFAULT … #define smnBIFP4_PCIE_LINK_MANAGEMENT_MASK_DEFAULT … #define smnBIFP4_PCIE_LINK_MANAGEMENT_CNTL_DEFAULT … #define smnBIFP4_PCIEP_STRAP_LC_DEFAULT … #define smnBIFP4_PCIEP_STRAP_MISC_DEFAULT … #define smnBIFP4_PCIE_LC_L1_PM_SUBSTATE_DEFAULT … #define smnBIFP4_PCIE_LC_L1_PM_SUBSTATE2_DEFAULT … #define smnBIFP4_PCIE_LC_PORT_ORDER_DEFAULT … #define smnBIFP4_PCIEP_BCH_ECC_CNTL_DEFAULT … #define smnBIFP4_PCIEP_HPGI_PRIVATE_DEFAULT … #define smnBIFP4_PCIEP_HPGI_DEFAULT … #define smnBIFP4_PCIEP_HCNT_DESCRIPTOR_DEFAULT … #define smnBIFP4_PCIEP_PERF_CNTL_COUNT_TXCLK_DEFAULT … // addressBlock: nbio_pcie0_bifp5_pciedir_p #define smnBIFP5_PCIEP_RESERVED_DEFAULT … #define smnBIFP5_PCIEP_SCRATCH_DEFAULT … #define smnBIFP5_PCIEP_PORT_CNTL_DEFAULT … #define smnBIFP5_PCIE_TX_CNTL_DEFAULT … #define smnBIFP5_PCIE_TX_REQUESTER_ID_DEFAULT … #define smnBIFP5_PCIE_TX_VENDOR_SPECIFIC_DEFAULT … #define smnBIFP5_PCIE_TX_REQUEST_NUM_CNTL_DEFAULT … #define smnBIFP5_PCIE_TX_SEQ_DEFAULT … #define smnBIFP5_PCIE_TX_REPLAY_DEFAULT … #define smnBIFP5_PCIE_TX_ACK_LATENCY_LIMIT_DEFAULT … #define smnBIFP5_PCIE_TX_CREDITS_ADVT_P_DEFAULT … #define smnBIFP5_PCIE_TX_CREDITS_ADVT_NP_DEFAULT … #define smnBIFP5_PCIE_TX_CREDITS_ADVT_CPL_DEFAULT … #define smnBIFP5_PCIE_TX_CREDITS_INIT_P_DEFAULT … #define smnBIFP5_PCIE_TX_CREDITS_INIT_NP_DEFAULT … #define smnBIFP5_PCIE_TX_CREDITS_INIT_CPL_DEFAULT … #define smnBIFP5_PCIE_TX_CREDITS_STATUS_DEFAULT … #define smnBIFP5_PCIE_TX_CREDITS_FCU_THRESHOLD_DEFAULT … #define smnBIFP5_PCIE_P_PORT_LANE_STATUS_DEFAULT … #define smnBIFP5_PCIE_FC_P_DEFAULT … #define smnBIFP5_PCIE_FC_NP_DEFAULT … #define smnBIFP5_PCIE_FC_CPL_DEFAULT … #define smnBIFP5_PCIE_ERR_CNTL_DEFAULT … #define smnBIFP5_PCIE_RX_CNTL_DEFAULT … #define smnBIFP5_PCIE_RX_EXPECTED_SEQNUM_DEFAULT … #define smnBIFP5_PCIE_RX_VENDOR_SPECIFIC_DEFAULT … #define smnBIFP5_PCIE_RX_CNTL3_DEFAULT … #define smnBIFP5_PCIE_RX_CREDITS_ALLOCATED_P_DEFAULT … #define smnBIFP5_PCIE_RX_CREDITS_ALLOCATED_NP_DEFAULT … #define smnBIFP5_PCIE_RX_CREDITS_ALLOCATED_CPL_DEFAULT … #define smnBIFP5_PCIEP_ERROR_INJECT_PHYSICAL_DEFAULT … #define smnBIFP5_PCIEP_ERROR_INJECT_TRANSACTION_DEFAULT … #define smnBIFP5_PCIEP_NAK_COUNTER_DEFAULT … #define smnBIFP5_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_DEFAULT … #define smnBIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_DEFAULT … #define smnBIFP5_PCIE_LC_CNTL_DEFAULT … #define smnBIFP5_PCIE_LC_TRAINING_CNTL_DEFAULT … #define smnBIFP5_PCIE_LC_LINK_WIDTH_CNTL_DEFAULT … #define smnBIFP5_PCIE_LC_N_FTS_CNTL_DEFAULT … #define smnBIFP5_PCIE_LC_SPEED_CNTL_DEFAULT … #define smnBIFP5_PCIE_LC_STATE0_DEFAULT … #define smnBIFP5_PCIE_LC_STATE1_DEFAULT … #define smnBIFP5_PCIE_LC_STATE2_DEFAULT … #define smnBIFP5_PCIE_LC_STATE3_DEFAULT … #define smnBIFP5_PCIE_LC_STATE4_DEFAULT … #define smnBIFP5_PCIE_LC_STATE5_DEFAULT … #define smnBIFP5_PCIE_LINK_MANAGEMENT_CNTL2_DEFAULT … #define smnBIFP5_PCIE_LC_CNTL2_DEFAULT … #define smnBIFP5_PCIE_LC_BW_CHANGE_CNTL_DEFAULT … #define smnBIFP5_PCIE_LC_CDR_CNTL_DEFAULT … #define smnBIFP5_PCIE_LC_LANE_CNTL_DEFAULT … #define smnBIFP5_PCIE_LC_CNTL3_DEFAULT … #define smnBIFP5_PCIE_LC_CNTL4_DEFAULT … #define smnBIFP5_PCIE_LC_CNTL5_DEFAULT … #define smnBIFP5_PCIE_LC_FORCE_COEFF_DEFAULT … #define smnBIFP5_PCIE_LC_BEST_EQ_SETTINGS_DEFAULT … #define smnBIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF_DEFAULT … #define smnBIFP5_PCIE_LC_CNTL6_DEFAULT … #define smnBIFP5_PCIE_LC_CNTL7_DEFAULT … #define smnBIFP5_PCIE_LINK_MANAGEMENT_STATUS_DEFAULT … #define smnBIFP5_PCIE_LINK_MANAGEMENT_MASK_DEFAULT … #define smnBIFP5_PCIE_LINK_MANAGEMENT_CNTL_DEFAULT … #define smnBIFP5_PCIEP_STRAP_LC_DEFAULT … #define smnBIFP5_PCIEP_STRAP_MISC_DEFAULT … #define smnBIFP5_PCIE_LC_L1_PM_SUBSTATE_DEFAULT … #define smnBIFP5_PCIE_LC_L1_PM_SUBSTATE2_DEFAULT … #define smnBIFP5_PCIE_LC_PORT_ORDER_DEFAULT … #define smnBIFP5_PCIEP_BCH_ECC_CNTL_DEFAULT … #define smnBIFP5_PCIEP_HPGI_PRIVATE_DEFAULT … #define smnBIFP5_PCIEP_HPGI_DEFAULT … #define smnBIFP5_PCIEP_HCNT_DESCRIPTOR_DEFAULT … #define smnBIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_DEFAULT … // addressBlock: nbio_pcie0_bifp6_pciedir_p #define smnBIFP6_PCIEP_RESERVED_DEFAULT … #define smnBIFP6_PCIEP_SCRATCH_DEFAULT … #define smnBIFP6_PCIEP_PORT_CNTL_DEFAULT … #define smnBIFP6_PCIE_TX_CNTL_DEFAULT … #define smnBIFP6_PCIE_TX_REQUESTER_ID_DEFAULT … #define smnBIFP6_PCIE_TX_VENDOR_SPECIFIC_DEFAULT … #define smnBIFP6_PCIE_TX_REQUEST_NUM_CNTL_DEFAULT … #define smnBIFP6_PCIE_TX_SEQ_DEFAULT … #define smnBIFP6_PCIE_TX_REPLAY_DEFAULT … #define smnBIFP6_PCIE_TX_ACK_LATENCY_LIMIT_DEFAULT … #define smnBIFP6_PCIE_TX_CREDITS_ADVT_P_DEFAULT … #define smnBIFP6_PCIE_TX_CREDITS_ADVT_NP_DEFAULT … #define smnBIFP6_PCIE_TX_CREDITS_ADVT_CPL_DEFAULT … #define smnBIFP6_PCIE_TX_CREDITS_INIT_P_DEFAULT … #define smnBIFP6_PCIE_TX_CREDITS_INIT_NP_DEFAULT … #define smnBIFP6_PCIE_TX_CREDITS_INIT_CPL_DEFAULT … #define smnBIFP6_PCIE_TX_CREDITS_STATUS_DEFAULT … #define smnBIFP6_PCIE_TX_CREDITS_FCU_THRESHOLD_DEFAULT … #define smnBIFP6_PCIE_P_PORT_LANE_STATUS_DEFAULT … #define smnBIFP6_PCIE_FC_P_DEFAULT … #define smnBIFP6_PCIE_FC_NP_DEFAULT … #define smnBIFP6_PCIE_FC_CPL_DEFAULT … #define smnBIFP6_PCIE_ERR_CNTL_DEFAULT … #define smnBIFP6_PCIE_RX_CNTL_DEFAULT … #define smnBIFP6_PCIE_RX_EXPECTED_SEQNUM_DEFAULT … #define smnBIFP6_PCIE_RX_VENDOR_SPECIFIC_DEFAULT … #define smnBIFP6_PCIE_RX_CNTL3_DEFAULT … #define smnBIFP6_PCIE_RX_CREDITS_ALLOCATED_P_DEFAULT … #define smnBIFP6_PCIE_RX_CREDITS_ALLOCATED_NP_DEFAULT … #define smnBIFP6_PCIE_RX_CREDITS_ALLOCATED_CPL_DEFAULT … #define smnBIFP6_PCIEP_ERROR_INJECT_PHYSICAL_DEFAULT … #define smnBIFP6_PCIEP_ERROR_INJECT_TRANSACTION_DEFAULT … #define smnBIFP6_PCIEP_NAK_COUNTER_DEFAULT … #define smnBIFP6_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_DEFAULT … #define smnBIFP6_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_DEFAULT … #define smnBIFP6_PCIE_LC_CNTL_DEFAULT … #define smnBIFP6_PCIE_LC_TRAINING_CNTL_DEFAULT … #define smnBIFP6_PCIE_LC_LINK_WIDTH_CNTL_DEFAULT … #define smnBIFP6_PCIE_LC_N_FTS_CNTL_DEFAULT … #define smnBIFP6_PCIE_LC_SPEED_CNTL_DEFAULT … #define smnBIFP6_PCIE_LC_STATE0_DEFAULT … #define smnBIFP6_PCIE_LC_STATE1_DEFAULT … #define smnBIFP6_PCIE_LC_STATE2_DEFAULT … #define smnBIFP6_PCIE_LC_STATE3_DEFAULT … #define smnBIFP6_PCIE_LC_STATE4_DEFAULT … #define smnBIFP6_PCIE_LC_STATE5_DEFAULT … #define smnBIFP6_PCIE_LINK_MANAGEMENT_CNTL2_DEFAULT … #define smnBIFP6_PCIE_LC_CNTL2_DEFAULT … #define smnBIFP6_PCIE_LC_BW_CHANGE_CNTL_DEFAULT … #define smnBIFP6_PCIE_LC_CDR_CNTL_DEFAULT … #define smnBIFP6_PCIE_LC_LANE_CNTL_DEFAULT … #define smnBIFP6_PCIE_LC_CNTL3_DEFAULT … #define smnBIFP6_PCIE_LC_CNTL4_DEFAULT … #define smnBIFP6_PCIE_LC_CNTL5_DEFAULT … #define smnBIFP6_PCIE_LC_FORCE_COEFF_DEFAULT … #define smnBIFP6_PCIE_LC_BEST_EQ_SETTINGS_DEFAULT … #define smnBIFP6_PCIE_LC_FORCE_EQ_REQ_COEFF_DEFAULT … #define smnBIFP6_PCIE_LC_CNTL6_DEFAULT … #define smnBIFP6_PCIE_LC_CNTL7_DEFAULT … #define smnBIFP6_PCIE_LINK_MANAGEMENT_STATUS_DEFAULT … #define smnBIFP6_PCIE_LINK_MANAGEMENT_MASK_DEFAULT … #define smnBIFP6_PCIE_LINK_MANAGEMENT_CNTL_DEFAULT … #define smnBIFP6_PCIEP_STRAP_LC_DEFAULT … #define smnBIFP6_PCIEP_STRAP_MISC_DEFAULT … #define smnBIFP6_PCIE_LC_L1_PM_SUBSTATE_DEFAULT … #define smnBIFP6_PCIE_LC_L1_PM_SUBSTATE2_DEFAULT … #define smnBIFP6_PCIE_LC_PORT_ORDER_DEFAULT … #define smnBIFP6_PCIEP_BCH_ECC_CNTL_DEFAULT … #define smnBIFP6_PCIEP_HPGI_PRIVATE_DEFAULT … #define smnBIFP6_PCIEP_HPGI_DEFAULT … #define smnBIFP6_PCIEP_HCNT_DESCRIPTOR_DEFAULT … #define smnBIFP6_PCIEP_PERF_CNTL_COUNT_TXCLK_DEFAULT … // addressBlock: nbio_pcie0_pciedir #define smnPCIE_RESERVED_DEFAULT … #define smnPCIE_SCRATCH_DEFAULT … #define smnPCIE_RX_NUM_NAK_DEFAULT … #define smnPCIE_RX_NUM_NAK_GENERATED_DEFAULT … #define smnPCIE_CNTL_DEFAULT … #define smnPCIE_CONFIG_CNTL_DEFAULT … #define smnPCIE_TX_TRACKING_ADDR_LO_DEFAULT … #define smnPCIE_TX_TRACKING_ADDR_HI_DEFAULT … #define smnPCIE_TX_TRACKING_CTRL_STATUS_DEFAULT … #define smnPCIE_BW_BY_UNITID_DEFAULT … #define smnPCIE_CNTL2_DEFAULT … #define smnPCIE_RX_CNTL2_DEFAULT … #define smnPCIE_TX_F0_ATTR_CNTL_DEFAULT … #define smnPCIE_TX_SWUS_ATTR_CNTL_DEFAULT … #define smnPCIE_CI_CNTL_DEFAULT … #define smnPCIE_BUS_CNTL_DEFAULT … #define smnPCIE_LC_STATE6_DEFAULT … #define smnPCIE_LC_STATE7_DEFAULT … #define smnPCIE_LC_STATE8_DEFAULT … #define smnPCIE_LC_STATE9_DEFAULT … #define smnPCIE_LC_STATE10_DEFAULT … #define smnPCIE_LC_STATE11_DEFAULT … #define smnPCIE_LC_STATUS1_DEFAULT … #define smnPCIE_LC_STATUS2_DEFAULT … #define smnPCIE_WPR_CNTL_DEFAULT … #define smnPCIE_RX_LAST_TLP0_DEFAULT … #define smnPCIE_RX_LAST_TLP1_DEFAULT … #define smnPCIE_RX_LAST_TLP2_DEFAULT … #define smnPCIE_RX_LAST_TLP3_DEFAULT … #define smnPCIE_TX_LAST_TLP0_DEFAULT … #define smnPCIE_TX_LAST_TLP1_DEFAULT … #define smnPCIE_TX_LAST_TLP2_DEFAULT … #define smnPCIE_TX_LAST_TLP3_DEFAULT … #define smnPCIE_I2C_REG_ADDR_EXPAND_DEFAULT … #define smnPCIE_I2C_REG_DATA_DEFAULT … #define smnPCIE_CFG_CNTL_DEFAULT … #define smnPCIE_LC_PM_CNTL_DEFAULT … #define smnPCIE_LC_PORT_ORDER_CNTL_DEFAULT … #define smnPCIE_P_CNTL_DEFAULT … #define smnPCIE_P_BUF_STATUS_DEFAULT … #define smnPCIE_P_DECODER_STATUS_DEFAULT … #define smnPCIE_P_MISC_STATUS_DEFAULT … #define smnPCIE_P_RCV_L0S_FTS_DET_DEFAULT … #define smnPCIE_RX_AD_DEFAULT … #define smnPCIE_SDP_CTRL_DEFAULT … #define smnNBIO_CLKREQb_MAP_CNTL_DEFAULT … #define smnPCIE_SDP_SWUS_SLV_ATTR_CTRL_DEFAULT … #define smnPCIE_SDP_RC_SLV_ATTR_CTRL_DEFAULT … #define smnPCIE_PERF_COUNT_CNTL_DEFAULT … #define smnPCIE_PERF_CNTL_TXCLK_DEFAULT … #define smnPCIE_PERF_COUNT0_TXCLK_DEFAULT … #define smnPCIE_PERF_COUNT1_TXCLK_DEFAULT … #define smnPCIE_PERF_CNTL_MST_R_CLK_DEFAULT … #define smnPCIE_PERF_COUNT0_MST_R_CLK_DEFAULT … #define smnPCIE_PERF_COUNT1_MST_R_CLK_DEFAULT … #define smnPCIE_PERF_CNTL_MST_C_CLK_DEFAULT … #define smnPCIE_PERF_COUNT0_MST_C_CLK_DEFAULT … #define smnPCIE_PERF_COUNT1_MST_C_CLK_DEFAULT … #define smnPCIE_PERF_CNTL_SLV_R_CLK_DEFAULT … #define smnPCIE_PERF_COUNT0_SLV_R_CLK_DEFAULT … #define smnPCIE_PERF_COUNT1_SLV_R_CLK_DEFAULT … #define smnPCIE_PERF_CNTL_SLV_S_C_CLK_DEFAULT … #define smnPCIE_PERF_COUNT0_SLV_S_C_CLK_DEFAULT … #define smnPCIE_PERF_COUNT1_SLV_S_C_CLK_DEFAULT … #define smnPCIE_PERF_CNTL_SLV_NS_C_CLK_DEFAULT … #define smnPCIE_PERF_COUNT0_SLV_NS_C_CLK_DEFAULT … #define smnPCIE_PERF_COUNT1_SLV_NS_C_CLK_DEFAULT … #define smnPCIE_PERF_CNTL_EVENT0_PORT_SEL_DEFAULT … #define smnPCIE_PERF_CNTL_EVENT1_PORT_SEL_DEFAULT … #define smnPCIE_PERF_CNTL_TXCLK2_DEFAULT … #define smnPCIE_PERF_COUNT0_TXCLK2_DEFAULT … #define smnPCIE_PERF_COUNT1_TXCLK2_DEFAULT … #define smnPCIE_PRBS_CLR_DEFAULT … #define smnPCIE_PRBS_STATUS1_DEFAULT … #define smnPCIE_PRBS_STATUS2_DEFAULT … #define smnPCIE_PRBS_FREERUN_DEFAULT … #define smnPCIE_PRBS_MISC_DEFAULT … #define smnPCIE_PRBS_USER_PATTERN_DEFAULT … #define smnPCIE_PRBS_LO_BITCNT_DEFAULT … #define smnPCIE_PRBS_HI_BITCNT_DEFAULT … #define smnPCIE_PRBS_ERRCNT_0_DEFAULT … #define smnPCIE_PRBS_ERRCNT_1_DEFAULT … #define smnPCIE_PRBS_ERRCNT_2_DEFAULT … #define smnPCIE_PRBS_ERRCNT_3_DEFAULT … #define smnPCIE_PRBS_ERRCNT_4_DEFAULT … #define smnPCIE_PRBS_ERRCNT_5_DEFAULT … #define smnPCIE_PRBS_ERRCNT_6_DEFAULT … #define smnPCIE_PRBS_ERRCNT_7_DEFAULT … #define smnPCIE_PRBS_ERRCNT_8_DEFAULT … #define smnPCIE_PRBS_ERRCNT_9_DEFAULT … #define smnPCIE_PRBS_ERRCNT_10_DEFAULT … #define smnPCIE_PRBS_ERRCNT_11_DEFAULT … #define smnPCIE_PRBS_ERRCNT_12_DEFAULT … #define smnPCIE_PRBS_ERRCNT_13_DEFAULT … #define smnPCIE_PRBS_ERRCNT_14_DEFAULT … #define smnPCIE_PRBS_ERRCNT_15_DEFAULT … #define smnSWRST_COMMAND_STATUS_DEFAULT … #define smnSWRST_GENERAL_CONTROL_DEFAULT … #define smnSWRST_COMMAND_0_DEFAULT … #define smnSWRST_COMMAND_1_DEFAULT … #define smnSWRST_CONTROL_0_DEFAULT … #define smnSWRST_CONTROL_1_DEFAULT … #define smnSWRST_CONTROL_2_DEFAULT … #define smnSWRST_CONTROL_3_DEFAULT … #define smnSWRST_CONTROL_4_DEFAULT … #define smnSWRST_CONTROL_5_DEFAULT … #define smnSWRST_CONTROL_6_DEFAULT … #define smnSWRST_EP_COMMAND_0_DEFAULT … #define smnSWRST_EP_CONTROL_0_DEFAULT … #define smnCPM_CONTROL_DEFAULT … #define smnSMN_APERTURE_ID_A_DEFAULT … #define smnSMN_APERTURE_ID_B_DEFAULT … #define smnRSMU_MASTER_CONTROL_DEFAULT … #define smnRSMU_SLAVE_CONTROL_DEFAULT … #define smnRSMU_POWER_GATING_CONTROL_DEFAULT … #define smnRSMU_BIOS_TIMER_CMD_DEFAULT … #define smnRSMU_BIOS_TIMER_CNTL_DEFAULT … #define smnLNCNT_CONTROL_DEFAULT … #define smnCFG_LNC_WINDOW_REGISTER_DEFAULT … #define smnLNCNT_QUAN_THRD_DEFAULT … #define smnLNCNT_WEIGHT_DEFAULT … #define smnLNC_TOTAL_WACC_REGISTER_DEFAULT … #define smnLNC_BW_WACC_REGISTER_DEFAULT … #define smnLNC_CMN_WACC_REGISTER_DEFAULT … #define smnSMU_HP_STATUS_UPDATE_DEFAULT … #define smnHP_SMU_COMMAND_UPDATE_DEFAULT … #define smnSMU_HP_END_OF_INTERRUPT_DEFAULT … #define smnSMU_INT_PIN_SHARING_PORT_INDICATOR_DEFAULT … #define smnPCIE_PGMST_CNTL_DEFAULT … #define smnPCIE_PGSLV_CNTL_DEFAULT … #define smnSMU_PCIE_FENCED1_REG_DEFAULT … #define smnSMU_PCIE_FENCED2_REG_DEFAULT … // addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec #define smnNB_NBCFG1_NB_VENDOR_ID_DEFAULT … #define smnNB_NBCFG1_NB_DEVICE_ID_DEFAULT … #define smnNB_NBCFG1_NB_COMMAND_DEFAULT … #define smnNB_NBCFG1_NB_STATUS_DEFAULT … #define smnNB_NBCFG1_NB_REVISION_ID_DEFAULT … #define smnNB_NBCFG1_NB_REGPROG_INF_DEFAULT … #define smnNB_NBCFG1_NB_SUB_CLASS_DEFAULT … #define smnNB_NBCFG1_NB_BASE_CODE_DEFAULT … #define smnNB_NBCFG1_NB_CACHE_LINE_DEFAULT … #define smnNB_NBCFG1_NB_LATENCY_DEFAULT … #define smnNB_NBCFG1_NB_HEADER_DEFAULT … #define smnNB_NBCFG1_NB_ADAPTER_ID_DEFAULT … #define smnNB_NBCFG1_NB_CAPABILITIES_PTR_DEFAULT … #define smnNB_NBCFG1_NB_HEADER_W_DEFAULT … #define smnNB_NBCFG1_NB_PCI_CTRL_DEFAULT … #define smnNB_NBCFG1_NB_ADAPTER_ID_W_DEFAULT … #define smnNB_NBCFG1_NB_SMN_INDEX_EXTENSION_0_DEFAULT … #define smnNB_NBCFG1_NB_SMN_INDEX_0_DEFAULT … #define smnNB_NBCFG1_NB_SMN_DATA_0_DEFAULT … #define smnNB_NBCFG1_NBCFG_SCRATCH_0_DEFAULT … #define smnNB_NBCFG1_NBCFG_SCRATCH_1_DEFAULT … #define smnNB_NBCFG1_NBCFG_SCRATCH_2_DEFAULT … #define smnNB_NBCFG1_NBCFG_SCRATCH_3_DEFAULT … #define smnNB_NBCFG1_NBCFG_SCRATCH_4_DEFAULT … #define smnNB_NBCFG1_NB_PCI_ARB_DEFAULT … #define smnNB_NBCFG1_NB_DRAM_SLOT1_BASE_DEFAULT … #define smnNB_NBCFG1_NB_TOP_OF_DRAM_SLOT1_DEFAULT … #define smnNB_NBCFG1_NB_SMN_INDEX_EXTENSION_1_DEFAULT … #define smnNB_NBCFG1_NB_SMN_INDEX_1_DEFAULT … #define smnNB_NBCFG1_NB_SMN_DATA_1_DEFAULT … #define smnNB_NBCFG1_NB_INDEX_DATA_MUTEX0_DEFAULT … #define smnNB_NBCFG1_NB_INDEX_DATA_MUTEX1_DEFAULT … #define smnNB_NBCFG1_NB_SMN_INDEX_EXTENSION_2_DEFAULT … #define smnNB_NBCFG1_NB_SMN_INDEX_2_DEFAULT … #define smnNB_NBCFG1_NB_SMN_DATA_2_DEFAULT … #define smnNB_NBCFG1_NB_SMN_INDEX_EXTENSION_3_DEFAULT … #define smnNB_NBCFG1_NB_SMN_INDEX_3_DEFAULT … #define smnNB_NBCFG1_NB_SMN_DATA_3_DEFAULT … #define smnNB_NBCFG1_NB_SMN_INDEX_EXTENSION_4_DEFAULT … #define smnNB_NBCFG1_NB_SMN_INDEX_4_DEFAULT … #define smnNB_NBCFG1_NB_SMN_DATA_4_DEFAULT … #define smnNB_NBCFG1_NB_SMN_INDEX_EXTENSION_5_DEFAULT … #define smnNB_NBCFG1_NB_SMN_INDEX_5_DEFAULT … #define smnNB_NBCFG1_NB_SMN_DATA_5_DEFAULT … #define smnNB_NBCFG1_NB_PERF_CNT_CTRL_DEFAULT … #define smnNB_NBCFG1_NB_SMN_INDEX_6_DEFAULT … #define smnNB_NBCFG1_NB_SMN_DATA_6_DEFAULT … // addressBlock: nbio_iohub_nb_iommushadow_iommushadow_cfgdecp #define smnSHADOW_IOMMU_MMIO_CNTRL_0_DEFAULT … #define smnSHADOW_IOMMU_CAP_BASE_LO_DEFAULT … #define smnSHADOW_IOMMU_CAP_BASE_HI_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0shadow0_pcieshadow_cfgdecp #define smnNB_PCIE0SHADOW0_COMMAND_DEFAULT … #define smnNB_PCIE0SHADOW0_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnNB_PCIE0SHADOW0_IO_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW0_MEM_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW0_PREF_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW0_PREF_BASE_UPPER_DEFAULT … #define smnNB_PCIE0SHADOW0_PREF_LIMIT_UPPER_DEFAULT … #define smnNB_PCIE0SHADOW0_IO_BASE_LIMIT_HI_DEFAULT … #define smnNB_PCIE0SHADOW0_IRQ_BRIDGE_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW0_EXT_BRIDGE_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW0_PMI_STATUS_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW0_SLOT_CAP_DEFAULT … #define smnNB_PCIE0SHADOW0_ROOT_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW0_DEVICE_CNTL2_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0shadow1_pcieshadow_cfgdecp #define smnNB_PCIE0SHADOW1_COMMAND_DEFAULT … #define smnNB_PCIE0SHADOW1_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnNB_PCIE0SHADOW1_IO_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW1_MEM_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW1_PREF_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW1_PREF_BASE_UPPER_DEFAULT … #define smnNB_PCIE0SHADOW1_PREF_LIMIT_UPPER_DEFAULT … #define smnNB_PCIE0SHADOW1_IO_BASE_LIMIT_HI_DEFAULT … #define smnNB_PCIE0SHADOW1_IRQ_BRIDGE_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW1_EXT_BRIDGE_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW1_PMI_STATUS_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW1_SLOT_CAP_DEFAULT … #define smnNB_PCIE0SHADOW1_ROOT_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW1_DEVICE_CNTL2_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0shadow2_pcieshadow_cfgdecp #define smnNB_PCIE0SHADOW2_COMMAND_DEFAULT … #define smnNB_PCIE0SHADOW2_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnNB_PCIE0SHADOW2_IO_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW2_MEM_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW2_PREF_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW2_PREF_BASE_UPPER_DEFAULT … #define smnNB_PCIE0SHADOW2_PREF_LIMIT_UPPER_DEFAULT … #define smnNB_PCIE0SHADOW2_IO_BASE_LIMIT_HI_DEFAULT … #define smnNB_PCIE0SHADOW2_IRQ_BRIDGE_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW2_EXT_BRIDGE_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW2_PMI_STATUS_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW2_SLOT_CAP_DEFAULT … #define smnNB_PCIE0SHADOW2_ROOT_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW2_DEVICE_CNTL2_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0shadow3_pcieshadow_cfgdecp #define smnNB_PCIE0SHADOW3_COMMAND_DEFAULT … #define smnNB_PCIE0SHADOW3_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnNB_PCIE0SHADOW3_IO_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW3_MEM_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW3_PREF_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW3_PREF_BASE_UPPER_DEFAULT … #define smnNB_PCIE0SHADOW3_PREF_LIMIT_UPPER_DEFAULT … #define smnNB_PCIE0SHADOW3_IO_BASE_LIMIT_HI_DEFAULT … #define smnNB_PCIE0SHADOW3_IRQ_BRIDGE_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW3_EXT_BRIDGE_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW3_PMI_STATUS_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW3_SLOT_CAP_DEFAULT … #define smnNB_PCIE0SHADOW3_ROOT_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW3_DEVICE_CNTL2_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0shadow4_pcieshadow_cfgdecp #define smnNB_PCIE0SHADOW4_COMMAND_DEFAULT … #define smnNB_PCIE0SHADOW4_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnNB_PCIE0SHADOW4_IO_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW4_MEM_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW4_PREF_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW4_PREF_BASE_UPPER_DEFAULT … #define smnNB_PCIE0SHADOW4_PREF_LIMIT_UPPER_DEFAULT … #define smnNB_PCIE0SHADOW4_IO_BASE_LIMIT_HI_DEFAULT … #define smnNB_PCIE0SHADOW4_IRQ_BRIDGE_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW4_EXT_BRIDGE_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW4_PMI_STATUS_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW4_SLOT_CAP_DEFAULT … #define smnNB_PCIE0SHADOW4_ROOT_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW4_DEVICE_CNTL2_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0shadow5_pcieshadow_cfgdecp #define smnNB_PCIE0SHADOW5_COMMAND_DEFAULT … #define smnNB_PCIE0SHADOW5_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnNB_PCIE0SHADOW5_IO_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW5_MEM_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW5_PREF_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW5_PREF_BASE_UPPER_DEFAULT … #define smnNB_PCIE0SHADOW5_PREF_LIMIT_UPPER_DEFAULT … #define smnNB_PCIE0SHADOW5_IO_BASE_LIMIT_HI_DEFAULT … #define smnNB_PCIE0SHADOW5_IRQ_BRIDGE_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW5_EXT_BRIDGE_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW5_PMI_STATUS_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW5_SLOT_CAP_DEFAULT … #define smnNB_PCIE0SHADOW5_ROOT_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW5_DEVICE_CNTL2_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0shadow6_pcieshadow_cfgdecp #define smnNB_PCIE0SHADOW6_COMMAND_DEFAULT … #define smnNB_PCIE0SHADOW6_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnNB_PCIE0SHADOW6_IO_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW6_MEM_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW6_PREF_BASE_LIMIT_DEFAULT … #define smnNB_PCIE0SHADOW6_PREF_BASE_UPPER_DEFAULT … #define smnNB_PCIE0SHADOW6_PREF_LIMIT_UPPER_DEFAULT … #define smnNB_PCIE0SHADOW6_IO_BASE_LIMIT_HI_DEFAULT … #define smnNB_PCIE0SHADOW6_IRQ_BRIDGE_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW6_EXT_BRIDGE_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW6_PMI_STATUS_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW6_SLOT_CAP_DEFAULT … #define smnNB_PCIE0SHADOW6_ROOT_CNTL_DEFAULT … #define smnNB_PCIE0SHADOW6_DEVICE_CNTL2_DEFAULT … // addressBlock: nbio_iohub_nb_NBIF1shadow0_pcieshadow_cfgdecp #define smnNB_NBIF1SHADOW0_COMMAND_DEFAULT … #define smnNB_NBIF1SHADOW0_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnNB_NBIF1SHADOW0_IO_BASE_LIMIT_DEFAULT … #define smnNB_NBIF1SHADOW0_MEM_BASE_LIMIT_DEFAULT … #define smnNB_NBIF1SHADOW0_PREF_BASE_LIMIT_DEFAULT … #define smnNB_NBIF1SHADOW0_PREF_BASE_UPPER_DEFAULT … #define smnNB_NBIF1SHADOW0_PREF_LIMIT_UPPER_DEFAULT … #define smnNB_NBIF1SHADOW0_IO_BASE_LIMIT_HI_DEFAULT … #define smnNB_NBIF1SHADOW0_IRQ_BRIDGE_CNTL_DEFAULT … #define smnNB_NBIF1SHADOW0_EXT_BRIDGE_CNTL_DEFAULT … #define smnNB_NBIF1SHADOW0_PMI_STATUS_CNTL_DEFAULT … #define smnNB_NBIF1SHADOW0_SLOT_CAP_DEFAULT … #define smnNB_NBIF1SHADOW0_ROOT_CNTL_DEFAULT … #define smnNB_NBIF1SHADOW0_DEVICE_CNTL2_DEFAULT … // addressBlock: nbio_iohub_nb_NBIF1shadow1_pcieshadow_cfgdecp #define smnNB_NBIF1SHADOW1_COMMAND_DEFAULT … #define smnNB_NBIF1SHADOW1_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnNB_NBIF1SHADOW1_IO_BASE_LIMIT_DEFAULT … #define smnNB_NBIF1SHADOW1_MEM_BASE_LIMIT_DEFAULT … #define smnNB_NBIF1SHADOW1_PREF_BASE_LIMIT_DEFAULT … #define smnNB_NBIF1SHADOW1_PREF_BASE_UPPER_DEFAULT … #define smnNB_NBIF1SHADOW1_PREF_LIMIT_UPPER_DEFAULT … #define smnNB_NBIF1SHADOW1_IO_BASE_LIMIT_HI_DEFAULT … #define smnNB_NBIF1SHADOW1_IRQ_BRIDGE_CNTL_DEFAULT … #define smnNB_NBIF1SHADOW1_EXT_BRIDGE_CNTL_DEFAULT … #define smnNB_NBIF1SHADOW1_PMI_STATUS_CNTL_DEFAULT … #define smnNB_NBIF1SHADOW1_SLOT_CAP_DEFAULT … #define smnNB_NBIF1SHADOW1_ROOT_CNTL_DEFAULT … #define smnNB_NBIF1SHADOW1_DEVICE_CNTL2_DEFAULT … // addressBlock: nbio_iohub_nb_fastreg_fastreg_cfgdec #define smnFASTREG_APERTURE_DEFAULT … // addressBlock: nbio_iohub_nb_misc_misc_cfgdec #define smnNB_CNTL_DEFAULT … #define smnNB_SPARE1_DEFAULT … #define smnNB_SPARE2_DEFAULT … #define smnNB_REVID_DEFAULT … #define smnIOHC_REFCLK_MODE_DEFAULT … #define smnIOHC_PCIE_CRS_Count_DEFAULT … #define smnIOHC_P2P_CNTL_DEFAULT … #define smnCFG_IOHC_PCI_DEFAULT … #define smnNB_BUS_NUM_CNTL_DEFAULT … #define smnIOHC_AER_CNTL_DEFAULT … #define smnNB_MMIOBASE_DEFAULT … #define smnNB_MMIOLIMIT_DEFAULT … #define smnNB_LOWER_TOP_OF_DRAM2_DEFAULT … #define smnNB_UPPER_TOP_OF_DRAM2_DEFAULT … #define smnNB_LOWER_DRAM2_BASE_DEFAULT … #define smnNB_UPPER_DRAM2_BASE_DEFAULT … #define smnSB_LOCATION_DEFAULT … #define smnIOHC_GLUE_CG_LCLK_CTRL_0_DEFAULT … #define smnIOHC_GLUE_CG_LCLK_CTRL_1_DEFAULT … #define smnIOHC_GLUE_CG_LCLK_CTRL_2_DEFAULT … #define smnIOHC_PERF_CNTL_DEFAULT … #define smnIOHC_PERF_COUNT0_DEFAULT … #define smnIOHC_PERF_COUNT0_UPPER_DEFAULT … #define smnIOHC_PERF_COUNT1_DEFAULT … #define smnIOHC_PERF_COUNT1_UPPER_DEFAULT … #define smnIOHC_PERF_COUNT2_DEFAULT … #define smnIOHC_PERF_COUNT2_UPPER_DEFAULT … #define smnIOHC_PERF_COUNT3_DEFAULT … #define smnIOHC_PERF_COUNT3_UPPER_DEFAULT … #define smnNB_PROG_DEVICE_REMAP_PBr0_DEFAULT … #define smnNB_PROG_DEVICE_REMAP_PBr1_DEFAULT … #define smnNB_PROG_DEVICE_REMAP_PBr2_DEFAULT … #define smnNB_PROG_DEVICE_REMAP_PBr3_DEFAULT … #define smnNB_PROG_DEVICE_REMAP_PBr4_DEFAULT … #define smnNB_PROG_DEVICE_REMAP_PBr5_DEFAULT … #define smnNB_PROG_DEVICE_REMAP_PBr6_DEFAULT … #define smnNB_PROG_DEVICE_REMAP_PBr7_DEFAULT … #define smnNB_PROG_DEVICE_REMAP_PBr8_DEFAULT … #define smnSW_NMI_CNTL_DEFAULT … #define smnSW_SMI_CNTL_DEFAULT … #define smnSW_SCI_CNTL_DEFAULT … #define smnAPML_SW_STATUS_DEFAULT … #define smnIOHC_FEATURE_CNTL_DEFAULT … #define smnSW_GIC_SPI_CNTL_DEFAULT … #define smnIOHC_INTERRUPT_EOI_DEFAULT … #define smnSW_SYNCFLOOD_CNTL_DEFAULT … #define smnIOHC_PIN_CNTL_DEFAULT … #define smnIOHC_INTR_CNTL_DEFAULT … #define smnIOHC_FEATURE_CNTL2_DEFAULT … #define smnNB_TOP_OF_DRAM3_DEFAULT … #define smnCAM_CONTROL_DEFAULT … #define smnCAM_TARGET_INDEX_ADDR_BOTTOM_DEFAULT … #define smnCAM_TARGET_INDEX_ADDR_TOP_DEFAULT … #define smnCAM_TARGET_INDEX_DATA_DEFAULT … #define smnCAM_TARGET_INDEX_DATA_MASK_DEFAULT … #define smnCAM_TARGET_DATA_ADDR_BOTTOM_DEFAULT … #define smnCAM_TARGET_DATA_ADDR_TOP_DEFAULT … #define smnCAM_TARGET_DATA_DEFAULT … #define smnCAM_TARGET_DATA_MASK_DEFAULT … #define smnP_DMA_DROPPED_LOG_LOWER_DEFAULT … #define smnP_DMA_DROPPED_LOG_UPPER_DEFAULT … #define smnNP_DMA_DROPPED_LOG_LOWER_DEFAULT … #define smnNP_DMA_DROPPED_LOG_UPPER_DEFAULT … #define smnPCIE_VDM_NODE0_CTRL4_DEFAULT … #define smnPCIE_VDM_CNTL2_DEFAULT … #define smnPCIE_VDM_CNTL3_DEFAULT … #define smnSTALL_CONTROL_XBARPORT0_0_DEFAULT … #define smnSTALL_CONTROL_XBARPORT0_1_DEFAULT … #define smnSTALL_CONTROL_XBARPORT1_0_DEFAULT … #define smnSTALL_CONTROL_XBARPORT1_1_DEFAULT … #define smnSTALL_CONTROL_XBARPORT2_0_DEFAULT … #define smnSTALL_CONTROL_XBARPORT2_1_DEFAULT … #define smnSTALL_CONTROL_XBARPORT3_0_DEFAULT … #define smnSTALL_CONTROL_XBARPORT3_1_DEFAULT … #define smnSTALL_CONTROL_XBARPORT4_0_DEFAULT … #define smnSTALL_CONTROL_XBARPORT4_1_DEFAULT … #define smnNB_DRAM3_BASE_DEFAULT … #define smnPSP_BASE_ADDR_LO_DEFAULT … #define smnPSP_BASE_ADDR_HI_DEFAULT … #define smnSMU_BASE_ADDR_LO_DEFAULT … #define smnSMU_BASE_ADDR_HI_DEFAULT … #define smnIOAPIC_BASE_ADDR_LO_DEFAULT … #define smnIOAPIC_BASE_ADDR_HI_DEFAULT … #define smnFASTREG_BASE_ADDR_LO_DEFAULT … #define smnFASTREG_BASE_ADDR_HI_DEFAULT … #define smnFASTREGCNTL_BASE_ADDR_LO_DEFAULT … #define smnFASTREGCNTL_BASE_ADDR_HI_DEFAULT … #define smnSMMU_BASE_ADDR_LO_DEFAULT … #define smnSMMU_BASE_ADDR_HI_DEFAULT … #define smnIOHC_PGMST_CNTL_DEFAULT … #define smnIOHC_SDP_PORT_CONTROL_DEFAULT … #define smnIOHC_SDP_PARITY_CONTROL_DEFAULT … #define smnIOHC_PGSLV_CNTL_DEFAULT … #define smnSCRATCH_4_DEFAULT … #define smnSCRATCH_5_DEFAULT … #define smnSMU_BLOCK_CPU_DEFAULT … #define smnSMU_BLOCK_CPU_STATUS_DEFAULT … #define smnTRAP_STATUS_DEFAULT … #define smnTRAP_REQUEST0_DEFAULT … #define smnTRAP_REQUEST1_DEFAULT … #define smnTRAP_REQUEST2_DEFAULT … #define smnTRAP_REQUEST3_DEFAULT … #define smnTRAP_REQUEST4_DEFAULT … #define smnTRAP_REQUEST5_DEFAULT … #define smnTRAP_REQUEST_DATASTRB0_DEFAULT … #define smnTRAP_REQUEST_DATASTRB1_DEFAULT … #define smnTRAP_REQUEST_DATA0_DEFAULT … #define smnTRAP_REQUEST_DATA1_DEFAULT … #define smnTRAP_REQUEST_DATA2_DEFAULT … #define smnTRAP_REQUEST_DATA3_DEFAULT … #define smnTRAP_REQUEST_DATA4_DEFAULT … #define smnTRAP_REQUEST_DATA5_DEFAULT … #define smnTRAP_REQUEST_DATA6_DEFAULT … #define smnTRAP_REQUEST_DATA7_DEFAULT … #define smnTRAP_REQUEST_DATA8_DEFAULT … #define smnTRAP_REQUEST_DATA9_DEFAULT … #define smnTRAP_REQUEST_DATA10_DEFAULT … #define smnTRAP_REQUEST_DATA11_DEFAULT … #define smnTRAP_REQUEST_DATA12_DEFAULT … #define smnTRAP_REQUEST_DATA13_DEFAULT … #define smnTRAP_REQUEST_DATA14_DEFAULT … #define smnTRAP_REQUEST_DATA15_DEFAULT … #define smnTRAP_RESPONSE_CONTROL_DEFAULT … #define smnTRAP_RESPONSE0_DEFAULT … #define smnTRAP_RESPONSE_DATA0_DEFAULT … #define smnTRAP_RESPONSE_DATA1_DEFAULT … #define smnTRAP_RESPONSE_DATA2_DEFAULT … #define smnTRAP_RESPONSE_DATA3_DEFAULT … #define smnTRAP_RESPONSE_DATA4_DEFAULT … #define smnTRAP_RESPONSE_DATA5_DEFAULT … #define smnTRAP_RESPONSE_DATA6_DEFAULT … #define smnTRAP_RESPONSE_DATA7_DEFAULT … #define smnTRAP_RESPONSE_DATA8_DEFAULT … #define smnTRAP_RESPONSE_DATA9_DEFAULT … #define smnTRAP_RESPONSE_DATA10_DEFAULT … #define smnTRAP_RESPONSE_DATA11_DEFAULT … #define smnTRAP_RESPONSE_DATA12_DEFAULT … #define smnTRAP_RESPONSE_DATA13_DEFAULT … #define smnTRAP_RESPONSE_DATA14_DEFAULT … #define smnTRAP_RESPONSE_DATA15_DEFAULT … #define smnTRAP0_CONTROL0_DEFAULT … #define smnTRAP0_ADDRESS_LO_DEFAULT … #define smnTRAP0_ADDRESS_HI_DEFAULT … #define smnTRAP0_COMMAND_DEFAULT … #define smnTRAP0_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP0_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP0_COMMAND_MASK_DEFAULT … #define smnTRAP1_CONTROL0_DEFAULT … #define smnTRAP1_ADDRESS_LO_DEFAULT … #define smnTRAP1_ADDRESS_HI_DEFAULT … #define smnTRAP1_COMMAND_DEFAULT … #define smnTRAP1_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP1_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP1_COMMAND_MASK_DEFAULT … #define smnTRAP2_CONTROL0_DEFAULT … #define smnTRAP2_ADDRESS_LO_DEFAULT … #define smnTRAP2_ADDRESS_HI_DEFAULT … #define smnTRAP2_COMMAND_DEFAULT … #define smnTRAP2_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP2_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP2_COMMAND_MASK_DEFAULT … #define smnTRAP3_CONTROL0_DEFAULT … #define smnTRAP3_ADDRESS_LO_DEFAULT … #define smnTRAP3_ADDRESS_HI_DEFAULT … #define smnTRAP3_COMMAND_DEFAULT … #define smnTRAP3_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP3_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP3_COMMAND_MASK_DEFAULT … #define smnTRAP4_CONTROL0_DEFAULT … #define smnTRAP4_ADDRESS_LO_DEFAULT … #define smnTRAP4_ADDRESS_HI_DEFAULT … #define smnTRAP4_COMMAND_DEFAULT … #define smnTRAP4_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP4_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP4_COMMAND_MASK_DEFAULT … #define smnTRAP5_CONTROL0_DEFAULT … #define smnTRAP5_ADDRESS_LO_DEFAULT … #define smnTRAP5_ADDRESS_HI_DEFAULT … #define smnTRAP5_COMMAND_DEFAULT … #define smnTRAP5_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP5_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP5_COMMAND_MASK_DEFAULT … #define smnTRAP6_CONTROL0_DEFAULT … #define smnTRAP6_ADDRESS_LO_DEFAULT … #define smnTRAP6_ADDRESS_HI_DEFAULT … #define smnTRAP6_COMMAND_DEFAULT … #define smnTRAP6_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP6_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP6_COMMAND_MASK_DEFAULT … #define smnTRAP7_CONTROL0_DEFAULT … #define smnTRAP7_ADDRESS_LO_DEFAULT … #define smnTRAP7_ADDRESS_HI_DEFAULT … #define smnTRAP7_COMMAND_DEFAULT … #define smnTRAP7_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP7_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP7_COMMAND_MASK_DEFAULT … #define smnTRAP8_CONTROL0_DEFAULT … #define smnTRAP8_ADDRESS_LO_DEFAULT … #define smnTRAP8_ADDRESS_HI_DEFAULT … #define smnTRAP8_COMMAND_DEFAULT … #define smnTRAP8_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP8_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP8_COMMAND_MASK_DEFAULT … #define smnTRAP9_CONTROL0_DEFAULT … #define smnTRAP9_ADDRESS_LO_DEFAULT … #define smnTRAP9_ADDRESS_HI_DEFAULT … #define smnTRAP9_COMMAND_DEFAULT … #define smnTRAP9_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP9_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP9_COMMAND_MASK_DEFAULT … #define smnTRAP10_CONTROL0_DEFAULT … #define smnTRAP10_ADDRESS_LO_DEFAULT … #define smnTRAP10_ADDRESS_HI_DEFAULT … #define smnTRAP10_COMMAND_DEFAULT … #define smnTRAP10_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP10_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP10_COMMAND_MASK_DEFAULT … #define smnTRAP11_CONTROL0_DEFAULT … #define smnTRAP11_ADDRESS_LO_DEFAULT … #define smnTRAP11_ADDRESS_HI_DEFAULT … #define smnTRAP11_COMMAND_DEFAULT … #define smnTRAP11_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP11_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP11_COMMAND_MASK_DEFAULT … #define smnTRAP12_CONTROL0_DEFAULT … #define smnTRAP12_ADDRESS_LO_DEFAULT … #define smnTRAP12_ADDRESS_HI_DEFAULT … #define smnTRAP12_COMMAND_DEFAULT … #define smnTRAP12_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP12_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP12_COMMAND_MASK_DEFAULT … #define smnTRAP13_CONTROL0_DEFAULT … #define smnTRAP13_ADDRESS_LO_DEFAULT … #define smnTRAP13_ADDRESS_HI_DEFAULT … #define smnTRAP13_COMMAND_DEFAULT … #define smnTRAP13_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP13_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP13_COMMAND_MASK_DEFAULT … #define smnTRAP14_CONTROL0_DEFAULT … #define smnTRAP14_ADDRESS_LO_DEFAULT … #define smnTRAP14_ADDRESS_HI_DEFAULT … #define smnTRAP14_COMMAND_DEFAULT … #define smnTRAP14_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP14_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP14_COMMAND_MASK_DEFAULT … #define smnTRAP15_CONTROL0_DEFAULT … #define smnTRAP15_ADDRESS_LO_DEFAULT … #define smnTRAP15_ADDRESS_HI_DEFAULT … #define smnTRAP15_COMMAND_DEFAULT … #define smnTRAP15_ADDRESS_LO_MASK_DEFAULT … #define smnTRAP15_ADDRESS_HI_MASK_DEFAULT … #define smnTRAP15_COMMAND_MASK_DEFAULT … #define smnIOHC_REQDECODE_OVERRIDE_DEFAULT … #define smnIOHC_RSPDECODE_OVERRIDE_DEFAULT … #define smnIOHC_RSPPASSPW_OVERRIDE_DEFAULT … #define smnIOHC_USERBIT_BYPASS_DEFAULT … #define smnIOHC_SMN_MASTER_CNTL_DEFAULT … #define smnIOHC_SMN_MASTER_STATUS_DEFAULT … #define smnSB_COMMAND_DEFAULT … #define smnSB_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnSB_IO_BASE_LIMIT_DEFAULT … #define smnSB_MEM_BASE_LIMIT_DEFAULT … #define smnSB_PREF_BASE_LIMIT_DEFAULT … #define smnSB_PREF_BASE_UPPER_DEFAULT … #define smnSB_PREF_LIMIT_UPPER_DEFAULT … #define smnSB_IO_BASE_LIMIT_HI_DEFAULT … #define smnSB_IRQ_BRIDGE_CNTL_DEFAULT … #define smnSB_EXT_BRIDGE_CNTL_DEFAULT … #define smnSB_PMI_STATUS_CNTL_DEFAULT … #define smnSB_SLOT_CAP_DEFAULT … #define smnSB_ROOT_CNTL_DEFAULT … #define smnSB_DEVICE_CNTL2_DEFAULT … #define smnIOHC_QOS_CONTROL_DEFAULT … #define smnUSB_QoS_CNTL_DEFAULT … #define smnIOHC_SION_S0_Client0_Req_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client0_Req_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client0_Req_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client0_Req_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S0_Client0_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client0_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client0_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client0_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S0_Client0_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client0_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client0_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client0_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client0_Req_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client0_Req_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client0_Req_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client0_Req_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client0_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client0_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client0_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client0_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client0_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client0_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client0_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client0_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_Client0_ReqPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client0_ReqPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client0_DataPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client0_DataPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client0_RdRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client0_RdRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client0_WrRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client0_WrRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_S0_Client1_Req_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client1_Req_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client1_Req_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client1_Req_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S0_Client1_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client1_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client1_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client1_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S0_Client1_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client1_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client1_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client1_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client1_Req_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client1_Req_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client1_Req_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client1_Req_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client1_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client1_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client1_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client1_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client1_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client1_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client1_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client1_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_Client1_ReqPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client1_ReqPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client1_DataPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client1_DataPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client1_RdRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client1_RdRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client1_WrRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client1_WrRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_S0_Client2_Req_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client2_Req_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client2_Req_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client2_Req_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S0_Client2_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client2_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client2_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client2_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S0_Client2_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client2_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client2_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client2_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client2_Req_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client2_Req_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client2_Req_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client2_Req_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client2_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client2_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client2_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client2_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client2_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client2_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client2_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client2_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_Client2_ReqPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client2_ReqPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client2_DataPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client2_DataPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client2_RdRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client2_RdRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client2_WrRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client2_WrRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_S0_Client3_Req_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client3_Req_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client3_Req_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client3_Req_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S0_Client3_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client3_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client3_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client3_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S0_Client3_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client3_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client3_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client3_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client3_Req_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client3_Req_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client3_Req_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client3_Req_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client3_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client3_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client3_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client3_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client3_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client3_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client3_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client3_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_Client3_ReqPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client3_ReqPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client3_DataPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client3_DataPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client3_RdRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client3_RdRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client3_WrRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client3_WrRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_S0_Client4_Req_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client4_Req_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client4_Req_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client4_Req_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S0_Client4_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client4_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client4_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client4_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S0_Client4_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S0_Client4_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S0_Client4_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S0_Client4_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client4_Req_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client4_Req_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client4_Req_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client4_Req_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client4_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client4_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client4_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client4_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_S1_Client4_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOHC_SION_S1_Client4_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOHC_SION_S1_Client4_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOHC_SION_S1_Client4_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOHC_SION_Client4_ReqPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client4_ReqPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client4_DataPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client4_DataPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client4_RdRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client4_RdRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_Client4_WrRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOHC_SION_Client4_WrRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOHC_SION_LiveLock_WatchDog_Threshold_DEFAULT … // addressBlock: nbio_iohub_nb_rascfg_ras_cfgdec #define smnPARITY_CONTROL_0_DEFAULT … #define smnPARITY_CONTROL_1_DEFAULT … #define smnPARITY_SEVERITY_CONTROL_UNCORR_0_DEFAULT … #define smnPARITY_SEVERITY_CONTROL_CORR_0_DEFAULT … #define smnPARITY_SEVERITY_CONTROL_UCP_0_DEFAULT … #define smnRAS_GLOBAL_STATUS_LO_DEFAULT … #define smnRAS_GLOBAL_STATUS_HI_DEFAULT … #define smnPARITY_ERROR_STATUS_UNCORR_GRP0_DEFAULT … #define smnPARITY_ERROR_STATUS_UNCORR_GRP1_DEFAULT … #define smnPARITY_ERROR_STATUS_UNCORR_GRP2_DEFAULT … #define smnPARITY_ERROR_STATUS_UNCORR_GRP3_DEFAULT … #define smnPARITY_ERROR_STATUS_UNCORR_GRP4_DEFAULT … #define smnPARITY_ERROR_STATUS_CORR_GRP0_DEFAULT … #define smnPARITY_ERROR_STATUS_CORR_GRP1_DEFAULT … #define smnPARITY_ERROR_STATUS_CORR_GRP2_DEFAULT … #define smnPARITY_ERROR_STATUS_CORR_GRP3_DEFAULT … #define smnPARITY_ERROR_STATUS_CORR_GRP4_DEFAULT … #define smnPARITY_COUNTER_CORR_GRP0_DEFAULT … #define smnPARITY_COUNTER_CORR_GRP1_DEFAULT … #define smnPARITY_COUNTER_CORR_GRP2_DEFAULT … #define smnPARITY_COUNTER_CORR_GRP3_DEFAULT … #define smnPARITY_COUNTER_CORR_GRP4_DEFAULT … #define smnPARITY_ERROR_STATUS_UCP_GRP0_DEFAULT … #define smnPARITY_ERROR_STATUS_UCP_GRP1_DEFAULT … #define smnPARITY_ERROR_STATUS_UCP_GRP2_DEFAULT … #define smnPARITY_ERROR_STATUS_UCP_GRP3_DEFAULT … #define smnPARITY_ERROR_STATUS_UCP_GRP4_DEFAULT … #define smnPARITY_COUNTER_UCP_GRP0_DEFAULT … #define smnPARITY_COUNTER_UCP_GRP1_DEFAULT … #define smnPARITY_COUNTER_UCP_GRP2_DEFAULT … #define smnPARITY_COUNTER_UCP_GRP3_DEFAULT … #define smnPARITY_COUNTER_UCP_GRP4_DEFAULT … #define smnMISC_SEVERITY_CONTROL_DEFAULT … #define smnMISC_RAS_CONTROL_DEFAULT … #define smnRAS_SCRATCH_0_DEFAULT … #define smnRAS_SCRATCH_1_DEFAULT … #define smnErrEvent_ACTION_CONTROL_DEFAULT … #define smnParitySerr_ACTION_CONTROL_DEFAULT … #define smnParityFatal_ACTION_CONTROL_DEFAULT … #define smnParityNonFatal_ACTION_CONTROL_DEFAULT … #define smnParityCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortASerr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortAIntFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortAIntNonFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortAIntCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortAExtFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortAExtNonFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortAExtCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortAParityErr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortBSerr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortBIntFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortBIntNonFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortBIntCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortBExtFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortBExtNonFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortBExtCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortBParityErr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortCSerr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortCIntFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortCIntNonFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortCIntCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortCExtFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortCExtNonFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortCExtCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortCParityErr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortDSerr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortDIntFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortDIntNonFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortDIntCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortDExtFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortDExtNonFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortDExtCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortDParityErr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortESerr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortEIntFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortEIntNonFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortEIntCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortEExtFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortEExtNonFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortEExtCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortEParityErr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortFSerr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortFIntFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortFIntNonFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortFIntCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortFExtFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortFExtNonFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortFExtCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortFParityErr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortGSerr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortGIntFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortGIntNonFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortGIntCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortGExtFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortGExtNonFatal_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortGExtCorr_ACTION_CONTROL_DEFAULT … #define smnPCIE0PortGParityErr_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortASerr_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortAIntFatal_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortAIntNonFatal_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortAIntCorr_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortAExtFatal_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortAExtNonFatal_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortAExtCorr_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortAParityErr_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortBSerr_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortBIntFatal_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortBIntNonFatal_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortBIntCorr_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortBExtFatal_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortBExtNonFatal_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortBExtCorr_ACTION_CONTROL_DEFAULT … #define smnNBIF1PortBParityErr_ACTION_CONTROL_DEFAULT … #define smnSYNCFLOOD_STATUS_DEFAULT … #define smnNMI_STATUS_DEFAULT … #define smnPOISON_ACTION_CONTROL_DEFAULT … #define smnINTERNAL_POISON_STATUS_DEFAULT … #define smnINTERNAL_POISON_MASK_DEFAULT … #define smnEGRESS_POISON_STATUS_LO_DEFAULT … #define smnEGRESS_POISON_STATUS_HI_DEFAULT … #define smnEGRESS_POISON_MASK_LO_DEFAULT … #define smnEGRESS_POISON_MASK_HI_DEFAULT … #define smnEGRESS_POISON_SEVERITY_DOWN_DEFAULT … #define smnEGRESS_POISON_SEVERITY_UPPER_DEFAULT … #define smnAPML_STATUS_DEFAULT … #define smnAPML_CONTROL_DEFAULT … #define smnAPML_TRIGGER_DEFAULT … // addressBlock: nbio_iohub_nb_psprascfg_pspras_cfgdec #define smnPSP_SYNCFLOOD_STATUS_DEFAULT … #define smnPSP_INTERNAL_POISON_STATUS_DEFAULT … #define smnPSP_EGRESS_POISON_STATUS_LO_DEFAULT … #define smnPSP_EGRESS_POISON_STATUS_HI_DEFAULT … #define smnPSP_PARITY_CONTROL_0_DEFAULT … #define smnPSP_PARITY_STATUS_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_UNCORR_GRP0_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_UNCORR_GRP1_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_UNCORR_GRP2_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_UNCORR_GRP3_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_UNCORR_GRP4_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_UCP_GRP0_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_UCP_GRP1_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_UCP_GRP2_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_UCP_GRP3_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_UCP_GRP4_DEFAULT … #define smnPSP_PARITY_COUNTER_UCP_GRP0_DEFAULT … #define smnPSP_PARITY_COUNTER_UCP_GRP1_DEFAULT … #define smnPSP_PARITY_COUNTER_UCP_GRP2_DEFAULT … #define smnPSP_PARITY_COUNTER_UCP_GRP3_DEFAULT … #define smnPSP_PARITY_COUNTER_UCP_GRP4_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_CORR_GRP0_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_CORR_GRP1_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_CORR_GRP2_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_CORR_GRP3_DEFAULT … #define smnPSP_PARITY_ERROR_STATUS_CORR_GRP4_DEFAULT … #define smnPSP_PARITY_COUNTER_CORR_GRP0_DEFAULT … #define smnPSP_PARITY_COUNTER_CORR_GRP1_DEFAULT … #define smnPSP_PARITY_COUNTER_CORR_GRP2_DEFAULT … #define smnPSP_PARITY_COUNTER_CORR_GRP3_DEFAULT … #define smnPSP_PARITY_COUNTER_CORR_GRP4_DEFAULT … #define smnPSP_ParitySerr_ACTION_CONTROL_DEFAULT … #define smnPSP_ParityFatal_ACTION_CONTROL_DEFAULT … #define smnPSP_ParityNonFatal_ACTION_CONTROL_DEFAULT … #define smnPSP_ParityCorr_ACTION_CONTROL_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0devindcfg0_devind_cfgdecp #define smnNB_PCIE0DEVINDCFG0_IOHC_Bridge_CNTL_DEFAULT … #define smnNB_PCIE0DEVINDCFG0_IOHC_Bridge_STATUS_DEFAULT … #define smnNB_PCIE0DEVINDCFG0_STEERING_CNTL_DEFAULT … #define smnNB_PCIE0DEVINDCFG0_IOHC_Bridge_SCRATCH_0_DEFAULT … #define smnNB_PCIE0DEVINDCFG0_IOHC_Bridge_SCRATCH_1_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0devindcfg1_devind_cfgdecp #define smnNB_PCIE0DEVINDCFG1_IOHC_Bridge_CNTL_DEFAULT … #define smnNB_PCIE0DEVINDCFG1_IOHC_Bridge_STATUS_DEFAULT … #define smnNB_PCIE0DEVINDCFG1_STEERING_CNTL_DEFAULT … #define smnNB_PCIE0DEVINDCFG1_IOHC_Bridge_SCRATCH_0_DEFAULT … #define smnNB_PCIE0DEVINDCFG1_IOHC_Bridge_SCRATCH_1_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0devindcfg2_devind_cfgdecp #define smnNB_PCIE0DEVINDCFG2_IOHC_Bridge_CNTL_DEFAULT … #define smnNB_PCIE0DEVINDCFG2_IOHC_Bridge_STATUS_DEFAULT … #define smnNB_PCIE0DEVINDCFG2_STEERING_CNTL_DEFAULT … #define smnNB_PCIE0DEVINDCFG2_IOHC_Bridge_SCRATCH_0_DEFAULT … #define smnNB_PCIE0DEVINDCFG2_IOHC_Bridge_SCRATCH_1_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0devindcfg3_devind_cfgdecp #define smnNB_PCIE0DEVINDCFG3_IOHC_Bridge_CNTL_DEFAULT … #define smnNB_PCIE0DEVINDCFG3_IOHC_Bridge_STATUS_DEFAULT … #define smnNB_PCIE0DEVINDCFG3_STEERING_CNTL_DEFAULT … #define smnNB_PCIE0DEVINDCFG3_IOHC_Bridge_SCRATCH_0_DEFAULT … #define smnNB_PCIE0DEVINDCFG3_IOHC_Bridge_SCRATCH_1_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0devindcfg4_devind_cfgdecp #define smnNB_PCIE0DEVINDCFG4_IOHC_Bridge_CNTL_DEFAULT … #define smnNB_PCIE0DEVINDCFG4_IOHC_Bridge_STATUS_DEFAULT … #define smnNB_PCIE0DEVINDCFG4_STEERING_CNTL_DEFAULT … #define smnNB_PCIE0DEVINDCFG4_IOHC_Bridge_SCRATCH_0_DEFAULT … #define smnNB_PCIE0DEVINDCFG4_IOHC_Bridge_SCRATCH_1_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0devindcfg5_devind_cfgdecp #define smnNB_PCIE0DEVINDCFG5_IOHC_Bridge_CNTL_DEFAULT … #define smnNB_PCIE0DEVINDCFG5_IOHC_Bridge_STATUS_DEFAULT … #define smnNB_PCIE0DEVINDCFG5_STEERING_CNTL_DEFAULT … #define smnNB_PCIE0DEVINDCFG5_IOHC_Bridge_SCRATCH_0_DEFAULT … #define smnNB_PCIE0DEVINDCFG5_IOHC_Bridge_SCRATCH_1_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0devindcfg6_devind_cfgdecp #define smnNB_PCIE0DEVINDCFG6_IOHC_Bridge_CNTL_DEFAULT … #define smnNB_PCIE0DEVINDCFG6_IOHC_Bridge_STATUS_DEFAULT … #define smnNB_PCIE0DEVINDCFG6_STEERING_CNTL_DEFAULT … #define smnNB_PCIE0DEVINDCFG6_IOHC_Bridge_SCRATCH_0_DEFAULT … #define smnNB_PCIE0DEVINDCFG6_IOHC_Bridge_SCRATCH_1_DEFAULT … // addressBlock: nbio_iohub_nb_NBIF1devindcfg0_devind_cfgdecp #define smnNB_NBIF1DEVINDCFG0_IOHC_Bridge_CNTL_DEFAULT … #define smnNB_NBIF1DEVINDCFG0_IOHC_Bridge_STATUS_DEFAULT … #define smnNB_NBIF1DEVINDCFG0_STEERING_CNTL_DEFAULT … #define smnNB_NBIF1DEVINDCFG0_IOHC_Bridge_SCRATCH_0_DEFAULT … #define smnNB_NBIF1DEVINDCFG0_IOHC_Bridge_SCRATCH_1_DEFAULT … // addressBlock: nbio_iohub_nb_NBIF1devindcfg1_devind_cfgdecp #define smnNB_NBIF1DEVINDCFG1_IOHC_Bridge_CNTL_DEFAULT … #define smnNB_NBIF1DEVINDCFG1_IOHC_Bridge_STATUS_DEFAULT … #define smnNB_NBIF1DEVINDCFG1_STEERING_CNTL_DEFAULT … #define smnNB_NBIF1DEVINDCFG1_IOHC_Bridge_SCRATCH_0_DEFAULT … #define smnNB_NBIF1DEVINDCFG1_IOHC_Bridge_SCRATCH_1_DEFAULT … // addressBlock: nbio_iohub_nb_intSBdevindcfg0_devind_cfgdecp #define smnNB_INTSBDEVINDCFG0_IOHC_Bridge_CNTL_DEFAULT … #define smnNB_INTSBDEVINDCFG0_IOHC_Bridge_STATUS_DEFAULT … #define smnNB_INTSBDEVINDCFG0_STEERING_CNTL_DEFAULT … #define smnNB_INTSBDEVINDCFG0_IOHC_Bridge_SCRATCH_0_DEFAULT … #define smnNB_INTSBDEVINDCFG0_IOHC_Bridge_SCRATCH_1_DEFAULT … // addressBlock: nbio_iohub_nb_pciedummy0_pciedummy_cfgdec #define smnNB_PCIEDUMMY0_1_DEVICE_VENDOR_ID_DEFAULT … #define smnNB_PCIEDUMMY0_1_STATUS_COMMAND_DEFAULT … #define smnNB_PCIEDUMMY0_1_CLASS_CODE_REVID_DEFAULT … #define smnNB_PCIEDUMMY0_1_HEADER_TYPE_DEFAULT … #define smnNB_PCIEDUMMY0_1_HEADER_TYPE_W_DEFAULT … // addressBlock: nbio_iohub_nb_pciedummy1_pciedummy_cfgdec #define smnNB_PCIEDUMMY1_1_DEVICE_VENDOR_ID_DEFAULT … #define smnNB_PCIEDUMMY1_1_STATUS_COMMAND_DEFAULT … #define smnNB_PCIEDUMMY1_1_CLASS_CODE_REVID_DEFAULT … #define smnNB_PCIEDUMMY1_1_HEADER_TYPE_DEFAULT … #define smnNB_PCIEDUMMY1_1_HEADER_TYPE_W_DEFAULT … // addressBlock: nbio_iohub_iommu_indcfg_iommuind_cfgdec #define smnIOMMU_SMN_INDEX_0_DEFAULT … #define smnIOMMU_SMN_DATA_0_DEFAULT … #define smnIOMMU_SMN_INDEX_1_DEFAULT … #define smnIOMMU_SMN_DATA_1_DEFAULT … // addressBlock: nbio_iohub_ioapic_indcfg_ioapicind_cfgdec #define smnIOAPIC_MIO_INDEX_DEFAULT … #define smnIOAPIC_MIO_DATA_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg0_pciercbdgind_cfgdec #define smnNB_PCIE0RCBDG_INDCFG0_RC_SMN_INDEX_DEFAULT … #define smnNB_PCIE0RCBDG_INDCFG0_RC_SMN_DATA_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg1_pciercbdgind_cfgdec #define smnNB_PCIE0RCBDG_INDCFG1_RC_SMN_INDEX_DEFAULT … #define smnNB_PCIE0RCBDG_INDCFG1_RC_SMN_DATA_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg2_pciercbdgind_cfgdec #define smnNB_PCIE0RCBDG_INDCFG2_RC_SMN_INDEX_DEFAULT … #define smnNB_PCIE0RCBDG_INDCFG2_RC_SMN_DATA_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg3_pciercbdgind_cfgdec #define smnNB_PCIE0RCBDG_INDCFG3_RC_SMN_INDEX_DEFAULT … #define smnNB_PCIE0RCBDG_INDCFG3_RC_SMN_DATA_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg4_pciercbdgind_cfgdec #define smnNB_PCIE0RCBDG_INDCFG4_RC_SMN_INDEX_DEFAULT … #define smnNB_PCIE0RCBDG_INDCFG4_RC_SMN_DATA_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg5_pciercbdgind_cfgdec #define smnNB_PCIE0RCBDG_INDCFG5_RC_SMN_INDEX_DEFAULT … #define smnNB_PCIE0RCBDG_INDCFG5_RC_SMN_DATA_DEFAULT … // addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg6_pciercbdgind_cfgdec #define smnNB_PCIE0RCBDG_INDCFG6_RC_SMN_INDEX_DEFAULT … #define smnNB_PCIE0RCBDG_INDCFG6_RC_SMN_DATA_DEFAULT … // addressBlock: nbio_iohub_nb_NBIF1rcbdg_indcfg0_pciercbdgind_cfgdec #define smnNB_NBIF1RCBDG_INDCFG0_RC_SMN_INDEX_DEFAULT … #define smnNB_NBIF1RCBDG_INDCFG0_RC_SMN_DATA_DEFAULT … // addressBlock: nbio_iohub_nb_NBIF1rcbdg_indcfg1_pciercbdgind_cfgdec #define smnNB_NBIF1RCBDG_INDCFG1_RC_SMN_INDEX_DEFAULT … #define smnNB_NBIF1RCBDG_INDCFG1_RC_SMN_DATA_DEFAULT … // addressBlock: nbio_iohub_iommu_l2_iommul2cfg #define smnIOMMU_L2_1_IOMMU_VENDOR_ID_DEFAULT … #define smnIOMMU_L2_1_IOMMU_DEVICE_ID_DEFAULT … #define smnIOMMU_L2_1_IOMMU_COMMAND_DEFAULT … #define smnIOMMU_L2_1_IOMMU_STATUS_DEFAULT … #define smnIOMMU_L2_1_IOMMU_REVISION_ID_DEFAULT … #define smnIOMMU_L2_1_IOMMU_REGPROG_INF_DEFAULT … #define smnIOMMU_L2_1_IOMMU_SUB_CLASS_DEFAULT … #define smnIOMMU_L2_1_IOMMU_BASE_CODE_DEFAULT … #define smnIOMMU_L2_1_IOMMU_CACHE_LINE_DEFAULT … #define smnIOMMU_L2_1_IOMMU_LATENCY_DEFAULT … #define smnIOMMU_L2_1_IOMMU_HEADER_DEFAULT … #define smnIOMMU_L2_1_IOMMU_BIST_DEFAULT … #define smnIOMMU_L2_1_IOMMU_ADAPTER_ID_DEFAULT … #define smnIOMMU_L2_1_IOMMU_CAPABILITIES_PTR_DEFAULT … #define smnIOMMU_L2_1_IOMMU_INTERRUPT_LINE_DEFAULT … #define smnIOMMU_L2_1_IOMMU_INTERRUPT_PIN_DEFAULT … #define smnIOMMU_L2_1_IOMMU_CAP_HEADER_DEFAULT … #define smnIOMMU_L2_1_IOMMU_CAP_BASE_LO_DEFAULT … #define smnIOMMU_L2_1_IOMMU_CAP_BASE_HI_DEFAULT … #define smnIOMMU_L2_1_IOMMU_CAP_RANGE_DEFAULT … #define smnIOMMU_L2_1_IOMMU_CAP_MISC_DEFAULT … #define smnIOMMU_L2_1_IOMMU_CAP_MISC_1_DEFAULT … #define smnIOMMU_L2_1_IOMMU_MSI_CAP_DEFAULT … #define smnIOMMU_L2_1_IOMMU_MSI_ADDR_LO_DEFAULT … #define smnIOMMU_L2_1_IOMMU_MSI_ADDR_HI_DEFAULT … #define smnIOMMU_L2_1_IOMMU_MSI_DATA_DEFAULT … #define smnIOMMU_L2_1_IOMMU_MSI_MAPPING_CAP_DEFAULT … #define smnIOMMU_L2_1_IOMMU_ADAPTER_ID_W_DEFAULT … #define smnIOMMU_L2_1_IOMMU_CONTROL_W_DEFAULT … #define smnIOMMU_L2_1_IOMMU_MMIO_CONTROL0_W_DEFAULT … #define smnIOMMU_L2_1_IOMMU_MMIO_CONTROL1_W_DEFAULT … #define smnIOMMU_L2_1_IOMMU_RANGE_W_DEFAULT … #define smnIOMMU_L2_1_IOMMU_DSFX_CONTROL_DEFAULT … #define smnIOMMU_L2_1_IOMMU_DSSX_DUMMY_0_DEFAULT … #define smnIOMMU_L2_1_IOMMU_DSCX_DUMMY_0_DEFAULT … #define smnIOMMU_L2_1_L2B_POISON_DVM_CNTRL_DEFAULT … #define smnIOMMU_L2_1_L2_IOHC_DmaReq_Stall_Control_DEFAULT … #define smnIOMMU_L2_1_IOHC_L2_HostRsp_Stall_Control_DEFAULT … #define smnIOMMU_L2_1_SMMU_MMIO_IDR0_W_DEFAULT … #define smnIOMMU_L2_1_SMMU_MMIO_IDR1_W_DEFAULT … #define smnIOMMU_L2_1_SMMU_MMIO_IDR2_W_DEFAULT … #define smnIOMMU_L2_1_SMMU_MMIO_IDR3_W_DEFAULT … #define smnIOMMU_L2_1_SMMU_MMIO_IDR5_W_DEFAULT … #define smnIOMMU_L2_1_SMMU_MMIO_IIDR_W_DEFAULT … #define smnIOMMU_L2_1_SMMU_AIDR_W_DEFAULT … // addressBlock: nbio_iohub_iommu_l2indx_l2indxcfg #define smnL2_STATUS_1_DEFAULT … #define smnL2_SB_LOCATION_DEFAULT … #define smnL2_CONTROL_5_DEFAULT … #define smnL2_CONTROL_6_DEFAULT … #define smnL2_PDC_CONTROL_DEFAULT … #define smnL2_PDC_HASH_CONTROL_DEFAULT … #define smnL2_PDC_WAY_CONTROL_DEFAULT … #define smnL2B_UPDATE_FILTER_CNTL_DEFAULT … #define smnL2_TW_CONTROL_DEFAULT … #define smnL2_CP_CONTROL_DEFAULT … #define smnL2_CP_CONTROL_1_DEFAULT … #define smnIOMMU_L2_GUEST_ADDR_CNTRL_DEFAULT … #define smnL2_TW_CONTROL_1_DEFAULT … #define smnL2_TW_CONTROL_2_DEFAULT … #define smnL2_TW_CONTROL_3_DEFAULT … #define smnL2_CREDIT_CONTROL_0_DEFAULT … #define smnL2_CREDIT_CONTROL_1_DEFAULT … #define smnL2_ERR_RULE_CONTROL_0_DEFAULT … #define smnL2_ERR_RULE_CONTROL_1_DEFAULT … #define smnL2_ERR_RULE_CONTROL_2_DEFAULT … #define smnL2_L2B_CK_GATE_CONTROL_DEFAULT … #define smnPPR_CONTROL_DEFAULT … #define smnL2_L2B_PGSIZE_CONTROL_DEFAULT … #define smnL2_L2B_MEMPWR_GATE_1_DEFAULT … #define smnL2_L2B_MEMPWR_GATE_2_DEFAULT … #define smnL2_L2B_MEMPWR_GATE_3_DEFAULT … #define smnL2_L2B_MEMPWR_GATE_4_DEFAULT … #define smnL2_PERF_CNTL_2_DEFAULT … #define smnL2_PERF_COUNT_4_DEFAULT … #define smnL2_PERF_COUNT_5_DEFAULT … #define smnL2_PERF_CNTL_3_DEFAULT … #define smnL2_PERF_COUNT_6_DEFAULT … #define smnL2_PERF_COUNT_7_DEFAULT … #define smnL2_L2B_DVM_CTRL_0_DEFAULT … #define smnL2_L2B_DVM_CTRL_1_DEFAULT … #define smnL2B_SDP_MAXCRED_DEFAULT … #define smnL2B_SDP_PARITY_ERROR_EN_DEFAULT … #define smnL2_ECO_CNTRL_1_DEFAULT … #define smnL2_L2B_MEMPWR_GATE_5_DEFAULT … #define smnL2_L2B_MEMPWR_GATE_6_DEFAULT … #define smnL2_L2B_MEMPWR_GATE_7_DEFAULT … #define smnL2_L2B_MEMPWR_GATE_8_DEFAULT … #define smnL2_L2B_MEMPWR_GATE_9_DEFAULT … #define smnL2_L2B_MEMPWR_GATE_10_DEFAULT … // addressBlock: nbio_iohub_iommu_l2bshdw_l2bshdw #define smnSHDW_PCIE0_Port0_NBIO_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnSHDW_PCIE0_Port1_NBIO_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnSHDW_PCIE0_Port2_NBIO_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnSHDW_PCIE0_Port3_NBIO_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnSHDW_PCIE0_Port4_NBIO_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnSHDW_PCIE0_Port5_NBIO_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnSHDW_PCIE0_Port6_NBIO_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnSHDW_PCIE0_Port7_NBIO_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnSHDW_NBIF1_Port0_NBIO_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnSHDW_NBIF1_Port1_NBIO_SUB_BUS_NUMBER_LATENCY_DEFAULT … // addressBlock: nbio_iohub_iommu_l2bpsp_l2bpsp #define smnL2BPSP_ERR_REP_ENABLE_DEFAULT … #define smnL2BPSP_HW_ERR_STATUS_0_DEFAULT … #define smnL2BPSP_HW_ERR_STATUS_1_DEFAULT … #define smnL2BPSP_HW_ERR_LOWER_0_DEFAULT … #define smnL2BPSP_HW_ERR_LOWER_1_DEFAULT … #define smnL2BPSP_HW_ERR_UPPER_0_DEFAULT … #define smnL2BPSP_HW_ERR_UPPER_1_DEFAULT … // addressBlock: nbio_iohub_nb_ioapiccfg_ioapic_cfgdec #define smnFEATURES_ENABLE_DEFAULT … #define smnIOAPIC_BR0_INTERRUPT_ROUTING_DEFAULT … #define smnIOAPIC_BR1_INTERRUPT_ROUTING_DEFAULT … #define smnIOAPIC_BR2_INTERRUPT_ROUTING_DEFAULT … #define smnIOAPIC_BR3_INTERRUPT_ROUTING_DEFAULT … #define smnIOAPIC_BR4_INTERRUPT_ROUTING_DEFAULT … #define smnIOAPIC_BR5_INTERRUPT_ROUTING_DEFAULT … #define smnIOAPIC_BR6_INTERRUPT_ROUTING_DEFAULT … #define smnIOAPIC_BR7_INTERRUPT_ROUTING_DEFAULT … #define smnIOAPIC_BR8_INTERRUPT_ROUTING_DEFAULT … #define smnIOAPIC_SERIAL_IRQ_STATUS_DEFAULT … #define smnIOAPIC_SCRATCH_0_DEFAULT … #define smnIOAPIC_SCRATCH_1_DEFAULT … #define smnIOAPIC_GLUE_CG_LCLK_CTRL_0_DEFAULT … #define smnIOAPIC_SDP_PORT_CONTROL_DEFAULT … #define smnIOAPIC_PERF_CNTL_DEFAULT … #define smnIOAPIC_PERF_COUNT0_DEFAULT … #define smnIOAPIC_PERF_COUNT0_UPPER_DEFAULT … #define smnIOAPIC_PERF_COUNT1_DEFAULT … #define smnIOAPIC_PERF_COUNT1_UPPER_DEFAULT … #define smnIOAPIC_PERF_COUNT2_DEFAULT … #define smnIOAPIC_PERF_COUNT2_UPPER_DEFAULT … #define smnIOAPIC_PERF_COUNT3_DEFAULT … #define smnIOAPIC_PERF_COUNT3_UPPER_DEFAULT … #define smnIOAPIC_PGSLV_CONTROL_DEFAULT … // addressBlock: nbio_iohub_nb_ioapicshdw_ioapic_shdwdec #define smnIOAPICSHDW_NB_PROG_DEVICE_REMAP_PBr0_DEFAULT … #define smnIOAPICSHDW_NB_PROG_DEVICE_REMAP_PBr1_DEFAULT … #define smnIOAPICSHDW_NB_PROG_DEVICE_REMAP_PBr2_DEFAULT … #define smnIOAPICSHDW_NB_PROG_DEVICE_REMAP_PBr3_DEFAULT … #define smnIOAPICSHDW_NB_PROG_DEVICE_REMAP_PBr4_DEFAULT … #define smnIOAPICSHDW_NB_PROG_DEVICE_REMAP_PBr5_DEFAULT … #define smnIOAPICSHDW_NB_PROG_DEVICE_REMAP_PBr6_DEFAULT … #define smnIOAPICSHDW_NB_PROG_DEVICE_REMAP_PBr7_DEFAULT … #define smnIOAPICSHDW_NB_PROG_DEVICE_REMAP_PBr8_DEFAULT … // addressBlock: nbio_iohub_iommu_l1_PCIE0_iommul1cfg #define smnIOMMU_L1_PCIE0_L1_PERF_CNTL_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PERF_COUNT_0_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PERF_COUNT_1_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PERF_CNTL_B_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PERF_COUNT_B0_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PERF_COUNT_B1_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_SB_LOCATION_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_CNTRL_0_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_CNTRL_1_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_CNTRL_2_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_CNTRL_3_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_BANK_SEL_0_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_BANK_DISABLE_0_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_WQ_STATUS_0_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_WQ_STATUS_1_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_WQ_STATUS_2_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_WQ_STATUS_3_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_FEATURE_CNTRL_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PGMEM_CTRL_5_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PGMEM_CTRL_6_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PGMEM_CTRL_7_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PGMEM_CTRL_8_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PGMEM_CTRL_9_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PGMEM_CTRL_10_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_CNTRL_4_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_CLKCNTRL_0_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_SDP_CLKREQ_CNTRL_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_GUEST_ADDR_CNTRL_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_FEATURE_SUP_CNTRL_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_CNTRL_5_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PGMEM_CTRL_1_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PGMEM_CTRL_2_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PGMEM_CTRL_3_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_PGMEM_CTRL_4_DEFAULT … #define smnIOMMU_L1_PCIE0_IOMMU_PGSLV_CONTROL_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_ATS_RESP_CTRL_0_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_IOHC_DmaReq_Stall_Control_DEFAULT … #define smnIOMMU_L1_PCIE0_CLIENT_L1_DmaRsp_Stall_Control_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_CLIENT_HostReq_Stall_Control_DEFAULT … #define smnIOMMU_L1_PCIE0_IOHC_L1_HostRsp_Stall_Control_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_SDP_MAXCRED_0_DEFAULT … #define smnIOMMU_L1_PCIE0_L1_ECO_CNTRL_DEFAULT … // addressBlock: nbio_iohub_iommu_l1shdw_PCIE0_l1shdw #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVTBL_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_CNTRL_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_CNTRL_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_EXCL_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_EXCL_BASE_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_EXCL_LIM_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_EXCL_LIM_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVTBL_1_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVTBL_2_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVTBL_3_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVTBL_4_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVTBL_5_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVTBL_6_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVTBL_7_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_COUNTER_PASID_BANK_LOCK_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_COUNTER_PASID_BANK_LOCK_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_1_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_CAP_BASE_LO_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_CAP_MISC_DEFAULT … #define smnIOMMU_L1SHDW_PCIE0_SHDWL1_IOMMU_CAP_MISC_1_DEFAULT … // addressBlock: nbio_iohub_iommu_l1psp_PCIE0_l1psp #define smnIOMMU_L1PSP_PCIE0_L1PSP_ERR_REP_CNTRL_DEFAULT … #define smnIOMMU_L1PSP_PCIE0_L1PSP_CPD_STATUS_0_DEFAULT … #define smnIOMMU_L1PSP_PCIE0_L1PSP_CPD_STATUS_1_DEFAULT … #define smnIOMMU_L1PSP_PCIE0_L1PSP_CPD_REQADDR_0_DEFAULT … #define smnIOMMU_L1PSP_PCIE0_L1PSP_CPD_REQADDR_1_DEFAULT … #define smnIOMMU_L1PSP_PCIE0_L1PSP_REQ_CNTRL_DEFAULT … // addressBlock: nbio_iohub_iommu_l1_IOAGR_iommul1cfg #define smnIOMMU_L1_IOAGR_L1_PERF_CNTL_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PERF_COUNT_0_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PERF_COUNT_1_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PERF_CNTL_B_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PERF_COUNT_B0_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PERF_COUNT_B1_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_SB_LOCATION_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_CNTRL_0_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_CNTRL_1_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_CNTRL_2_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_CNTRL_3_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_BANK_SEL_0_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_BANK_DISABLE_0_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_WQ_STATUS_0_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_WQ_STATUS_1_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_WQ_STATUS_2_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_WQ_STATUS_3_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_FEATURE_CNTRL_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PGMEM_CTRL_5_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PGMEM_CTRL_6_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PGMEM_CTRL_7_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PGMEM_CTRL_8_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PGMEM_CTRL_9_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PGMEM_CTRL_10_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_CNTRL_4_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_CLKCNTRL_0_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_SDP_CLKREQ_CNTRL_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_GUEST_ADDR_CNTRL_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_FEATURE_SUP_CNTRL_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_CNTRL_5_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PGMEM_CTRL_1_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PGMEM_CTRL_2_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PGMEM_CTRL_3_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_PGMEM_CTRL_4_DEFAULT … #define smnIOMMU_L1_IOAGR_IOMMU_PGSLV_CONTROL_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_ATS_RESP_CTRL_0_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_IOHC_DmaReq_Stall_Control_DEFAULT … #define smnIOMMU_L1_IOAGR_CLIENT_L1_DmaRsp_Stall_Control_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_CLIENT_HostReq_Stall_Control_DEFAULT … #define smnIOMMU_L1_IOAGR_IOHC_L1_HostRsp_Stall_Control_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_SDP_MAXCRED_0_DEFAULT … #define smnIOMMU_L1_IOAGR_L1_ECO_CNTRL_DEFAULT … // addressBlock: nbio_iohub_iommu_l1shdw_IOAGR_l1shdw #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVTBL_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_CNTRL_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_CNTRL_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_EXCL_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_EXCL_BASE_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_EXCL_LIM_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_EXCL_LIM_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVTBL_1_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVTBL_2_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVTBL_3_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVTBL_4_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVTBL_5_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVTBL_6_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVTBL_7_BASE_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_COUNTER_PASID_BANK_LOCK_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_COUNTER_PASID_BANK_LOCK_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_0_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_1_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_CAP_BASE_LO_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_CAP_MISC_DEFAULT … #define smnIOMMU_L1SHDW_IOAGR_SHDWL1_IOMMU_CAP_MISC_1_DEFAULT … // addressBlock: nbio_iohub_iommu_l1psp_IOAGR_l1psp #define smnIOMMU_L1PSP_IOAGR_L1PSP_ERR_REP_CNTRL_DEFAULT … #define smnIOMMU_L1PSP_IOAGR_L1PSP_CPD_STATUS_0_DEFAULT … #define smnIOMMU_L1PSP_IOAGR_L1PSP_CPD_STATUS_1_DEFAULT … #define smnIOMMU_L1PSP_IOAGR_L1PSP_CPD_REQADDR_0_DEFAULT … #define smnIOMMU_L1PSP_IOAGR_L1PSP_CPD_REQADDR_1_DEFAULT … #define smnIOMMU_L1PSP_IOAGR_L1PSP_REQ_CNTRL_DEFAULT … // addressBlock: nbio_iohub_iommu_l2a_l2acfg #define smnL2_PERF_CNTL_0_DEFAULT … #define smnL2_PERF_COUNT_0_DEFAULT … #define smnL2_PERF_COUNT_1_DEFAULT … #define smnL2_PERF_CNTL_1_DEFAULT … #define smnL2_PERF_COUNT_2_DEFAULT … #define smnL2_PERF_COUNT_3_DEFAULT … #define smnL2_STATUS_0_DEFAULT … #define smnL2_CONTROL_0_DEFAULT … #define smnL2_CONTROL_1_DEFAULT … #define smnL2_DTC_CONTROL_DEFAULT … #define smnL2_DTC_HASH_CONTROL_DEFAULT … #define smnL2_DTC_WAY_CONTROL_DEFAULT … #define smnL2_ITC_CONTROL_DEFAULT … #define smnL2_ITC_HASH_CONTROL_DEFAULT … #define smnL2_ITC_WAY_CONTROL_DEFAULT … #define smnL2_PTC_A_CONTROL_DEFAULT … #define smnL2_PTC_A_HASH_CONTROL_DEFAULT … #define smnL2_PTC_A_WAY_CONTROL_DEFAULT … #define smnL2_CREDIT_CONTROL_2_DEFAULT … #define smnL2A_UPDATE_FILTER_CNTL_DEFAULT … #define smnL2_ERR_RULE_CONTROL_3_DEFAULT … #define smnL2_ERR_RULE_CONTROL_4_DEFAULT … #define smnL2_ERR_RULE_CONTROL_5_DEFAULT … #define smnL2_L2A_CK_GATE_CONTROL_DEFAULT … #define smnL2_L2A_PGSIZE_CONTROL_DEFAULT … #define smnL2_L2A_MEMPWR_GATE_1_DEFAULT … #define smnL2_L2A_MEMPWR_GATE_2_DEFAULT … #define smnL2_L2A_MEMPWR_GATE_3_DEFAULT … #define smnL2_L2A_MEMPWR_GATE_4_DEFAULT … #define smnL2_L2A_MEMPWR_GATE_5_DEFAULT … #define smnL2_L2A_MEMPWR_GATE_6_DEFAULT … #define smnL2_L2A_MEMPWR_GATE_7_DEFAULT … #define smnL2_L2A_MEMPWR_GATE_8_DEFAULT … #define smnL2_L2A_MEMPWR_GATE_9_DEFAULT … #define smnL2_PWRGATE_CNTRL_REG_0_DEFAULT … #define smnL2_L2A_MEMPWR_GATE_10_DEFAULT … #define smnL2_PWRGATE_CNTRL_REG_3_DEFAULT … #define smnL2_ECO_CNTRL_0_DEFAULT … // addressBlock: nbio_iohub_iommu_l2ashdw_l2ashdw #define smnSHDWL2A_IOMMU_MMIO_DEVTBL_BASE_0_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_CNTRL_0_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_CNTRL_1_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_EXCL_BASE_0_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_EXCL_BASE_1_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_EXCL_LIM_0_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_EXCL_LIM_1_DEFAULT … #define smnSHDWL2A_SMI_FILTER_REGISTER_0_0_DEFAULT … #define smnSHDWL2A_SMI_FILTER_REGISTER_1_0_DEFAULT … #define smnSHDWL2A_SMI_FILTER_REGISTER_2_0_DEFAULT … #define smnSHDWL2A_SMI_FILTER_REGISTER_3_0_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_DEVTBL_1_BASE_0_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_DEVTBL_2_BASE_0_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_DEVTBL_3_BASE_0_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_DEVTBL_4_BASE_0_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_DEVTBL_5_BASE_0_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_DEVTBL_6_BASE_0_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_DEVTBL_7_BASE_0_DEFAULT … #define smnSHDWL2A_IOMMU_CAP_BASE_LO_DEFAULT … #define smnSHDWL2A_IOMMU_CAP_MISC_DEFAULT … #define smnSHDWL2A_IOMMU_CAP_MISC_1_DEFAULT … #define smnSHDWL2A_IOMMU_CONTROL_W_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_CONTROL0_W_DEFAULT … #define smnSHDWL2A_IOMMU_MMIO_CONTROL1_W_DEFAULT … // addressBlock: nbio_iohub_smmu_mmio_smmummiocfg #define smnSMMU_IDR0_DEFAULT … #define smnSMMU_IDR1_DEFAULT … #define smnSMMU_IDR2_DEFAULT … #define smnSMMU_IDR3_DEFAULT … #define smnSMMU_IDR4_DEFAULT … #define smnSMMU_IDR5_DEFAULT … #define smnSMMU_IIDR_DEFAULT … #define smnSMMU_AIDR_DEFAULT … #define smnSMMU_CR0_DEFAULT … #define smnSMMU_CR0ACK_DEFAULT … #define smnSMMU_CR2_DEFAULT … #define smnSMMU_GBPA_DEFAULT … #define smnSMMU_STRTAB_BASE_HI_DEFAULT … #define smnSMMU_STRTAB_BASE_LO_DEFAULT … #define smnSMMU_STRTAB_BASE_CFG_DEFAULT … // addressBlock: nbio_iohub_nb_ioagrcfg_ioagr_cfgdec #define smnIOAGR_GLUE_CG_LCLK_CTRL_0_DEFAULT … #define smnIOAGR_GLUE_CG_LCLK_CTRL_1_DEFAULT … #define smnIOAGR_REQDECODE_OVERRIDE_DEFAULT … #define smnIOAGR_RSPDECODE_OVERRIDE_DEFAULT … #define smnIOAGR_USERBIT_BYPASS_DEFAULT … #define smnIOAGR_SDP_PORT_CONTROL_DEFAULT … #define smnIOAGR_PERF_CNTL_DEFAULT … #define smnIOAGR_PERF_COUNT0_DEFAULT … #define smnIOAGR_PERF_COUNT0_UPPER_DEFAULT … #define smnIOAGR_PERF_COUNT1_DEFAULT … #define smnIOAGR_PERF_COUNT1_UPPER_DEFAULT … #define smnIOAGR_PERF_COUNT2_DEFAULT … #define smnIOAGR_PERF_COUNT2_UPPER_DEFAULT … #define smnIOAGR_PERF_COUNT3_DEFAULT … #define smnIOAGR_PERF_COUNT3_UPPER_DEFAULT … #define smnIOAGR_PGMST_CNTL_DEFAULT … #define smnIOAGR_PGSLV_CNTL_DEFAULT … #define smnIOAGR_SION_S0_Client0_Req_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client0_Req_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client0_Req_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client0_Req_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client0_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client0_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client0_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client0_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client0_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client0_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client0_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client0_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client0_Req_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client0_Req_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client0_Req_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client0_Req_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client0_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client0_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client0_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client0_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client0_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client0_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client0_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client0_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_Client0_ReqPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client0_ReqPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_Client0_DataPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client0_DataPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_Client0_RdRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client0_RdRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_Client0_WrRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client0_WrRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client1_Req_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client1_Req_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client1_Req_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client1_Req_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client1_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client1_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client1_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client1_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client1_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client1_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client1_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client1_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client1_Req_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client1_Req_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client1_Req_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client1_Req_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client1_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client1_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client1_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client1_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client1_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client1_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client1_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client1_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_Client1_ReqPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client1_ReqPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_Client1_DataPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client1_DataPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_Client1_RdRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client1_RdRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_Client1_WrRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client1_WrRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client2_Req_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client2_Req_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client2_Req_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client2_Req_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client2_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client2_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client2_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client2_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client2_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client2_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client2_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client2_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client2_Req_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client2_Req_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client2_Req_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client2_Req_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client2_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client2_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client2_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client2_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client2_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client2_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client2_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client2_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_Client2_ReqPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client2_ReqPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_Client2_DataPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client2_DataPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_Client2_RdRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client2_RdRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_Client2_WrRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client2_WrRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client3_Req_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client3_Req_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client3_Req_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client3_Req_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client3_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client3_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client3_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client3_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client3_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client3_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S0_Client3_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S0_Client3_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client3_Req_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client3_Req_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client3_Req_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client3_Req_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client3_RdRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client3_RdRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client3_RdRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client3_RdRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client3_WrRsp_BurstTarget_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client3_WrRsp_BurstTarget_Upper_DEFAULT … #define smnIOAGR_SION_S1_Client3_WrRsp_TimeSlot_Lower_DEFAULT … #define smnIOAGR_SION_S1_Client3_WrRsp_TimeSlot_Upper_DEFAULT … #define smnIOAGR_SION_Client3_ReqPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client3_ReqPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_Client3_DataPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client3_DataPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_Client3_RdRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client3_RdRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_Client3_WrRspPoolCredit_Alloc_Lower_DEFAULT … #define smnIOAGR_SION_Client3_WrRspPoolCredit_Alloc_Upper_DEFAULT … #define smnIOAGR_SION_LiveLock_WatchDog_Threshold_DEFAULT … // addressBlock: nbio_sst0_sst_core_sstcorecfg #define smnSST_CORE0_SST_CLOCK_CTRL_DEFAULT … #define smnSST_CORE0_SST_ENABLE_CTRL_DEFAULT … #define smnSST_CORE0_SST_RSMU_HCID_DEFAULT … #define smnSST_CORE0_SST_RSMU_SIID_DEFAULT … #define smnSST_CORE0_SST_STATISTIC_0_DEFAULT … #define smnSST_CORE0_SION_CFG_S0_REQ_BURSTTARGET_LO_DEFAULT … #define smnSST_CORE0_SION_CFG_S0_REQ_BURSTTARGET_HI_DEFAULT … #define smnSST_CORE0_SION_CFG_S0_RDRSP_BURSTTARGET_LO_DEFAULT … #define smnSST_CORE0_SION_CFG_S0_RDRSP_BURSTTARGET_HI_DEFAULT … #define smnSST_CORE0_SION_CFG_S0_WRRSP_BURSTTARGET_LO_DEFAULT … #define smnSST_CORE0_SION_CFG_S0_WRRSP_BURSTTARGET_HI_DEFAULT … #define smnSST_CORE0_SION_CFG_S0_REQ_TIMESLOT_LO_DEFAULT … #define smnSST_CORE0_SION_CFG_S0_REQ_TIMESLOT_HI_DEFAULT … #define smnSST_CORE0_SION_CFG_S0_RDRSP_TIMESLOT_LO_DEFAULT … #define smnSST_CORE0_SION_CFG_S0_RDRSP_TIMESLOT_HI_DEFAULT … #define smnSST_CORE0_SION_CFG_S0_WRRSP_TIMESLOT_LO_DEFAULT … #define smnSST_CORE0_SION_CFG_S0_WRRSP_TIMESLOT_HI_DEFAULT … #define smnSST_CORE0_SION_WRAPPER_CFG_CG_OFF_HYSTERESIS_DEFAULT … #define smnSST_CORE0_SION_WRAPPER_CFG_SSTSION_GLUE_CG_LCLK_CTRL_SOFT_OVERRIDE_CLK_DEFAULT … #define smnSST_CORE0_CFG_SST_ReqPoolCredit_Alloc_LO_DEFAULT … #define smnSST_CORE0_CFG_SST_ReqPoolCredit_Alloc_HI_DEFAULT … #define smnSST_CORE0_CFG_SST_DataPoolCredit_Alloc_LO_DEFAULT … #define smnSST_CORE0_CFG_SST_DataPoolCredit_Alloc_HI_DEFAULT … #define smnSST_CORE0_CFG_SST_RdRspPoolCredit_Alloc_LO_DEFAULT … #define smnSST_CORE0_CFG_SST_RdRspPoolCredit_Alloc_HI_DEFAULT … #define smnSST_CORE0_CFG_SST_WrRspPoolCredit_Alloc_LO_DEFAULT … #define smnSST_CORE0_CFG_SST_WrRspPoolCredit_Alloc_HI_DEFAULT … #define smnSST_CORE0_SST_BACKDOOR0_DEFAULT … #define smnSST_CORE0_SST_BACKDOOR1_DEFAULT … #define smnSST_CORE0_SST_BACKDOOR2_DEFAULT … // addressBlock: nbio_sst1_sst_core_sstcorecfg #define smnSST_CORE1_SST_CLOCK_CTRL_DEFAULT … #define smnSST_CORE1_SST_ENABLE_CTRL_DEFAULT … #define smnSST_CORE1_SST_RSMU_HCID_DEFAULT … #define smnSST_CORE1_SST_RSMU_SIID_DEFAULT … #define smnSST_CORE1_SST_STATISTIC_0_DEFAULT … #define smnSST_CORE1_SION_CFG_S0_REQ_BURSTTARGET_LO_DEFAULT … #define smnSST_CORE1_SION_CFG_S0_REQ_BURSTTARGET_HI_DEFAULT … #define smnSST_CORE1_SION_CFG_S0_RDRSP_BURSTTARGET_LO_DEFAULT … #define smnSST_CORE1_SION_CFG_S0_RDRSP_BURSTTARGET_HI_DEFAULT … #define smnSST_CORE1_SION_CFG_S0_WRRSP_BURSTTARGET_LO_DEFAULT … #define smnSST_CORE1_SION_CFG_S0_WRRSP_BURSTTARGET_HI_DEFAULT … #define smnSST_CORE1_SION_CFG_S0_REQ_TIMESLOT_LO_DEFAULT … #define smnSST_CORE1_SION_CFG_S0_REQ_TIMESLOT_HI_DEFAULT … #define smnSST_CORE1_SION_CFG_S0_RDRSP_TIMESLOT_LO_DEFAULT … #define smnSST_CORE1_SION_CFG_S0_RDRSP_TIMESLOT_HI_DEFAULT … #define smnSST_CORE1_SION_CFG_S0_WRRSP_TIMESLOT_LO_DEFAULT … #define smnSST_CORE1_SION_CFG_S0_WRRSP_TIMESLOT_HI_DEFAULT … #define smnSST_CORE1_SION_WRAPPER_CFG_CG_OFF_HYSTERESIS_DEFAULT … #define smnSST_CORE1_SION_WRAPPER_CFG_SSTSION_GLUE_CG_LCLK_CTRL_SOFT_OVERRIDE_CLK_DEFAULT … #define smnSST_CORE1_CFG_SST_ReqPoolCredit_Alloc_LO_DEFAULT … #define smnSST_CORE1_CFG_SST_ReqPoolCredit_Alloc_HI_DEFAULT … #define smnSST_CORE1_CFG_SST_DataPoolCredit_Alloc_LO_DEFAULT … #define smnSST_CORE1_CFG_SST_DataPoolCredit_Alloc_HI_DEFAULT … #define smnSST_CORE1_CFG_SST_RdRspPoolCredit_Alloc_LO_DEFAULT … #define smnSST_CORE1_CFG_SST_RdRspPoolCredit_Alloc_HI_DEFAULT … #define smnSST_CORE1_CFG_SST_WrRspPoolCredit_Alloc_LO_DEFAULT … #define smnSST_CORE1_CFG_SST_WrRspPoolCredit_Alloc_HI_DEFAULT … #define smnSST_CORE1_SST_BACKDOOR0_DEFAULT … #define smnSST_CORE1_SST_BACKDOOR1_DEFAULT … #define smnSST_CORE1_SST_BACKDOOR2_DEFAULT … // addressBlock: nbio_iohub_iommu_l2mmio_l2mmiocfg #define mmIOMMU_MMIO_DEVTBL_BASE_0_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_BASE_1_DEFAULT … #define mmIOMMU_MMIO_CMD_BASE_0_DEFAULT … #define mmIOMMU_MMIO_CMD_BASE_1_DEFAULT … #define mmIOMMU_MMIO_EVENT_BASE_0_DEFAULT … #define mmIOMMU_MMIO_EVENT_BASE_1_DEFAULT … #define mmIOMMU_MMIO_CNTRL_0_DEFAULT … #define mmIOMMU_MMIO_CNTRL_1_DEFAULT … #define mmIOMMU_MMIO_EXCL_BASE_0_DEFAULT … #define mmIOMMU_MMIO_EXCL_BASE_1_DEFAULT … #define mmIOMMU_MMIO_EXCL_LIM_0_DEFAULT … #define mmIOMMU_MMIO_EXCL_LIM_1_DEFAULT … #define mmIOMMU_MMIO_EFR_0_DEFAULT … #define mmIOMMU_MMIO_EFR_1_DEFAULT … #define mmIOMMU_MMIO_PPR_BASE_0_DEFAULT … #define mmIOMMU_MMIO_PPR_BASE_1_DEFAULT … #define mmIOMMU_MMIO_HW_ERR_UPPER_0_DEFAULT … #define mmIOMMU_MMIO_HW_ERR_UPPER_1_DEFAULT … #define mmIOMMU_MMIO_HW_ERR_LOWER_0_DEFAULT … #define mmIOMMU_MMIO_HW_ERR_LOWER_1_DEFAULT … #define mmIOMMU_MMIO_HW_ERR_STATUS_0_DEFAULT … #define mmIOMMU_MMIO_HW_ERR_STATUS_1_DEFAULT … #define mmSMI_FILTER_REGISTER_0_0_DEFAULT … #define mmSMI_FILTER_REGISTER_0_1_DEFAULT … #define mmSMI_FILTER_REGISTER_1_0_DEFAULT … #define mmSMI_FILTER_REGISTER_1_1_DEFAULT … #define mmSMI_FILTER_REGISTER_2_0_DEFAULT … #define mmSMI_FILTER_REGISTER_2_1_DEFAULT … #define mmSMI_FILTER_REGISTER_3_0_DEFAULT … #define mmSMI_FILTER_REGISTER_3_1_DEFAULT … #define mmIOMMU_MMIO_GA_LOG_BASE_0_DEFAULT … #define mmIOMMU_MMIO_GA_LOG_BASE_1_DEFAULT … #define mmIOMMU_MMIO_GA_LOG_TAILPTR_ADDR_0_DEFAULT … #define mmIOMMU_MMIO_GA_LOG_TAILPTR_ADDR_1_DEFAULT … #define mmIOMMU_MMIO_PPR_B_BASE_0_DEFAULT … #define mmIOMMU_MMIO_PPR_B_BASE_1_DEFAULT … #define mmIOMMU_MMIO_EVENT_B_BASE_0_DEFAULT … #define mmIOMMU_MMIO_EVENT_B_BASE_1_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_1_BASE_0_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_1_BASE_1_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_2_BASE_0_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_2_BASE_1_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_3_BASE_0_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_3_BASE_1_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_4_BASE_0_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_4_BASE_1_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_5_BASE_0_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_5_BASE_1_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_6_BASE_0_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_6_BASE_1_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_7_BASE_0_DEFAULT … #define mmIOMMU_MMIO_DEVTBL_7_BASE_1_DEFAULT … #define mmIOMMU_MMIO_DSFX_DEFAULT … #define mmIOMMU_MMIO_DSCX_DEFAULT … #define mmIOMMU_MMIO_DSSX_DEFAULT … #define mmIOMMU_MMIO_CAP_MISC_DEFAULT … #define mmIOMMU_MMIO_CAP_MISC_1_DEFAULT … #define mmIOMMU_MMIO_MSI_CAP_DEFAULT … #define mmIOMMU_MMIO_MSI_ADDR_LO_DEFAULT … #define mmIOMMU_MMIO_MSI_ADDR_HI_DEFAULT … #define mmIOMMU_MMIO_MSI_DATA_DEFAULT … #define mmIOMMU_MMIO_MSI_MAPPING_CAP_DEFAULT … #define mmIOMMU_MMIO_CONTROL_W_DEFAULT … #define mmIOMMU_MARC_BASE_LO_0_DEFAULT … #define mmIOMMU_MARC_BASE_HI_0_DEFAULT … #define mmIOMMU_MARC_RELOC_LO_0_DEFAULT … #define mmIOMMU_MARC_RELOC_HI_0_DEFAULT … #define mmIOMMU_MARC_LEN_LO_0_DEFAULT … #define mmIOMMU_MARC_LEN_HI_0_DEFAULT … #define mmIOMMU_MARC_BASE_LO_1_DEFAULT … #define mmIOMMU_MARC_BASE_HI_1_DEFAULT … #define mmIOMMU_MARC_RELOC_LO_1_DEFAULT … #define mmIOMMU_MARC_RELOC_HI_1_DEFAULT … #define mmIOMMU_MARC_LEN_LO_1_DEFAULT … #define mmIOMMU_MARC_LEN_HI_1_DEFAULT … #define mmIOMMU_MARC_BASE_LO_2_DEFAULT … #define mmIOMMU_MARC_BASE_HI_2_DEFAULT … #define mmIOMMU_MARC_RELOC_LO_2_DEFAULT … #define mmIOMMU_MARC_RELOC_HI_2_DEFAULT … #define mmIOMMU_MARC_LEN_LO_2_DEFAULT … #define mmIOMMU_MARC_LEN_HI_2_DEFAULT … #define mmIOMMU_MARC_BASE_LO_3_DEFAULT … #define mmIOMMU_MARC_BASE_HI_3_DEFAULT … #define mmIOMMU_MARC_RELOC_LO_3_DEFAULT … #define mmIOMMU_MARC_RELOC_HI_3_DEFAULT … #define mmIOMMU_MARC_LEN_LO_3_DEFAULT … #define mmIOMMU_MARC_LEN_HI_3_DEFAULT … #define mmIOMMU_MMIO_CMD_BUF_HDPTR_0_DEFAULT … #define mmIOMMU_MMIO_CMD_BUF_HDPTR_1_DEFAULT … #define mmIOMMU_MMIO_CMD_BUF_TAILPTR_0_DEFAULT … #define mmIOMMU_MMIO_CMD_BUF_TAILPTR_1_DEFAULT … #define mmIOMMU_MMIO_EVENT_BUF_HDPTR_0_DEFAULT … #define mmIOMMU_MMIO_EVENT_BUF_HDPTR_1_DEFAULT … #define mmIOMMU_MMIO_EVENT_BUF_TAILPTR_0_DEFAULT … #define mmIOMMU_MMIO_EVENT_BUF_TAILPTR_1_DEFAULT … #define mmIOMMU_MMIO_STATUS_0_DEFAULT … #define mmIOMMU_MMIO_STATUS_1_DEFAULT … #define mmIOMMU_MMIO_PPR_BUF_HDPTR_0_DEFAULT … #define mmIOMMU_MMIO_PPR_BUF_HDPTR_1_DEFAULT … #define mmIOMMU_MMIO_PPR_BUF_TAILPTR_0_DEFAULT … #define mmIOMMU_MMIO_PPR_BUF_TAILPTR_1_DEFAULT … #define mmIOMMU_MMIO_GA_BUF_HDPTR_0_DEFAULT … #define mmIOMMU_MMIO_GA_BUF_HDPTR_1_DEFAULT … #define mmIOMMU_MMIO_GA_BUF_TAILPTR_0_DEFAULT … #define mmIOMMU_MMIO_GA_BUF_TAILPTR_1_DEFAULT … #define mmIOMMU_MMIO_PPR_B_BUF_HDPTR_0_DEFAULT … #define mmIOMMU_MMIO_PPR_B_BUF_HDPTR_1_DEFAULT … #define mmIOMMU_MMIO_PPR_B_BUF_TAILPTR_0_DEFAULT … #define mmIOMMU_MMIO_PPR_B_BUF_TAILPTR_1_DEFAULT … #define mmIOMMU_MMIO_EVENT_B_BUF_HDPTR_0_DEFAULT … #define mmIOMMU_MMIO_EVENT_B_BUF_HDPTR_1_DEFAULT … #define mmIOMMU_MMIO_EVENT_B_BUF_TAILPTR_0_DEFAULT … #define mmIOMMU_MMIO_EVENT_B_BUF_TAILPTR_1_DEFAULT … #define mmIOMMU_MMIO_PPR_AUTORESP_0_DEFAULT … #define mmIOMMU_MMIO_PPR_OVERFLOW_EARLY_0_DEFAULT … #define mmIOMMU_MMIO_PPR_B_OVERFLOW_EARLY_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_CONFIG_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_CONFIG_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_PASID_BANK_LOCK_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_PASID_BANK_LOCK_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_0_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_0_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_1_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_0_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_1_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_0_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_1_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_0_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_1_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_1_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_1_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_0_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_1_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_0_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_1_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_0_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_2_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_2_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_1_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_0_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_1_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_0_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_1_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_0_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_3_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_3_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_1_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_0_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_1_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_0_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_1_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_0_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_0_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_0_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_1_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_0_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_1_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_0_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_1_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_0_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_1_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_1_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_1_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_0_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_1_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_0_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_1_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_0_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_2_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_2_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_1_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_0_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_1_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_0_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_1_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_0_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_3_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_3_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_1_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_0_DEFAULT … #define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_1_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_0_DEFAULT … #define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_1_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_0_DEFAULT … #define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_1_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_0_DEFAULT … #define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_1_DEFAULT … // addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec #define smnNB_NBCFG2_NB_VENDOR_ID_DEFAULT … #define smnNB_NBCFG2_NB_DEVICE_ID_DEFAULT … #define smnNB_NBCFG2_NB_COMMAND_DEFAULT … #define smnNB_NBCFG2_NB_STATUS_DEFAULT … #define smnNB_NBCFG2_NB_REVISION_ID_DEFAULT … #define smnNB_NBCFG2_NB_REGPROG_INF_DEFAULT … #define smnNB_NBCFG2_NB_SUB_CLASS_DEFAULT … #define smnNB_NBCFG2_NB_BASE_CODE_DEFAULT … #define smnNB_NBCFG2_NB_CACHE_LINE_DEFAULT … #define smnNB_NBCFG2_NB_LATENCY_DEFAULT … #define smnNB_NBCFG2_NB_HEADER_DEFAULT … #define smnNB_NBCFG2_NB_ADAPTER_ID_DEFAULT … #define smnNB_NBCFG2_NB_CAPABILITIES_PTR_DEFAULT … #define smnNB_NBCFG2_NB_HEADER_W_DEFAULT … #define smnNB_NBCFG2_NB_PCI_CTRL_DEFAULT … #define smnNB_NBCFG2_NB_ADAPTER_ID_W_DEFAULT … #define smnNB_NBCFG2_NB_SMN_INDEX_EXTENSION_0_DEFAULT … #define smnNB_NBCFG2_NB_SMN_INDEX_0_DEFAULT … #define smnNB_NBCFG2_NB_SMN_DATA_0_DEFAULT … #define smnNB_NBCFG2_NBCFG_SCRATCH_0_DEFAULT … #define smnNB_NBCFG2_NBCFG_SCRATCH_1_DEFAULT … #define smnNB_NBCFG2_NBCFG_SCRATCH_2_DEFAULT … #define smnNB_NBCFG2_NBCFG_SCRATCH_3_DEFAULT … #define smnNB_NBCFG2_NBCFG_SCRATCH_4_DEFAULT … #define smnNB_NBCFG2_NB_PCI_ARB_DEFAULT … #define smnNB_NBCFG2_NB_DRAM_SLOT1_BASE_DEFAULT … #define smnNB_NBCFG2_NB_TOP_OF_DRAM_SLOT1_DEFAULT … #define smnNB_NBCFG2_NB_SMN_INDEX_EXTENSION_1_DEFAULT … #define smnNB_NBCFG2_NB_SMN_INDEX_1_DEFAULT … #define smnNB_NBCFG2_NB_SMN_DATA_1_DEFAULT … #define smnNB_NBCFG2_NB_INDEX_DATA_MUTEX0_DEFAULT … #define smnNB_NBCFG2_NB_INDEX_DATA_MUTEX1_DEFAULT … #define smnNB_NBCFG2_NB_SMN_INDEX_EXTENSION_2_DEFAULT … #define smnNB_NBCFG2_NB_SMN_INDEX_2_DEFAULT … #define smnNB_NBCFG2_NB_SMN_DATA_2_DEFAULT … #define smnNB_NBCFG2_NB_SMN_INDEX_EXTENSION_3_DEFAULT … #define smnNB_NBCFG2_NB_SMN_INDEX_3_DEFAULT … #define smnNB_NBCFG2_NB_SMN_DATA_3_DEFAULT … #define smnNB_NBCFG2_NB_SMN_INDEX_EXTENSION_4_DEFAULT … #define smnNB_NBCFG2_NB_SMN_INDEX_4_DEFAULT … #define smnNB_NBCFG2_NB_SMN_DATA_4_DEFAULT … #define smnNB_NBCFG2_NB_SMN_INDEX_EXTENSION_5_DEFAULT … #define smnNB_NBCFG2_NB_SMN_INDEX_5_DEFAULT … #define smnNB_NBCFG2_NB_SMN_DATA_5_DEFAULT … #define smnNB_NBCFG2_NB_PERF_CNT_CTRL_DEFAULT … #define smnNB_NBCFG2_NB_SMN_INDEX_6_DEFAULT … #define smnNB_NBCFG2_NB_SMN_DATA_6_DEFAULT … // addressBlock: nbio_iohub_iommu_l2_iommul2cfg #define smnIOMMU_L2_2_IOMMU_VENDOR_ID_DEFAULT … #define smnIOMMU_L2_2_IOMMU_DEVICE_ID_DEFAULT … #define smnIOMMU_L2_2_IOMMU_COMMAND_DEFAULT … #define smnIOMMU_L2_2_IOMMU_STATUS_DEFAULT … #define smnIOMMU_L2_2_IOMMU_REVISION_ID_DEFAULT … #define smnIOMMU_L2_2_IOMMU_REGPROG_INF_DEFAULT … #define smnIOMMU_L2_2_IOMMU_SUB_CLASS_DEFAULT … #define smnIOMMU_L2_2_IOMMU_BASE_CODE_DEFAULT … #define smnIOMMU_L2_2_IOMMU_CACHE_LINE_DEFAULT … #define smnIOMMU_L2_2_IOMMU_LATENCY_DEFAULT … #define smnIOMMU_L2_2_IOMMU_HEADER_DEFAULT … #define smnIOMMU_L2_2_IOMMU_BIST_DEFAULT … #define smnIOMMU_L2_2_IOMMU_ADAPTER_ID_DEFAULT … #define smnIOMMU_L2_2_IOMMU_CAPABILITIES_PTR_DEFAULT … #define smnIOMMU_L2_2_IOMMU_INTERRUPT_LINE_DEFAULT … #define smnIOMMU_L2_2_IOMMU_INTERRUPT_PIN_DEFAULT … #define smnIOMMU_L2_2_IOMMU_CAP_HEADER_DEFAULT … #define smnIOMMU_L2_2_IOMMU_CAP_BASE_LO_DEFAULT … #define smnIOMMU_L2_2_IOMMU_CAP_BASE_HI_DEFAULT … #define smnIOMMU_L2_2_IOMMU_CAP_RANGE_DEFAULT … #define smnIOMMU_L2_2_IOMMU_CAP_MISC_DEFAULT … #define smnIOMMU_L2_2_IOMMU_CAP_MISC_1_DEFAULT … #define smnIOMMU_L2_2_IOMMU_MSI_CAP_DEFAULT … #define smnIOMMU_L2_2_IOMMU_MSI_ADDR_LO_DEFAULT … #define smnIOMMU_L2_2_IOMMU_MSI_ADDR_HI_DEFAULT … #define smnIOMMU_L2_2_IOMMU_MSI_DATA_DEFAULT … #define smnIOMMU_L2_2_IOMMU_MSI_MAPPING_CAP_DEFAULT … #define smnIOMMU_L2_2_IOMMU_ADAPTER_ID_W_DEFAULT … #define smnIOMMU_L2_2_IOMMU_CONTROL_W_DEFAULT … #define smnIOMMU_L2_2_IOMMU_MMIO_CONTROL0_W_DEFAULT … #define smnIOMMU_L2_2_IOMMU_MMIO_CONTROL1_W_DEFAULT … #define smnIOMMU_L2_2_IOMMU_RANGE_W_DEFAULT … #define smnIOMMU_L2_2_IOMMU_DSFX_CONTROL_DEFAULT … #define smnIOMMU_L2_2_IOMMU_DSSX_DUMMY_0_DEFAULT … #define smnIOMMU_L2_2_IOMMU_DSCX_DUMMY_0_DEFAULT … #define smnIOMMU_L2_2_L2B_POISON_DVM_CNTRL_DEFAULT … #define smnIOMMU_L2_2_L2_IOHC_DmaReq_Stall_Control_DEFAULT … #define smnIOMMU_L2_2_IOHC_L2_HostRsp_Stall_Control_DEFAULT … #define smnIOMMU_L2_2_SMMU_MMIO_IDR0_W_DEFAULT … #define smnIOMMU_L2_2_SMMU_MMIO_IDR1_W_DEFAULT … #define smnIOMMU_L2_2_SMMU_MMIO_IDR2_W_DEFAULT … #define smnIOMMU_L2_2_SMMU_MMIO_IDR3_W_DEFAULT … #define smnIOMMU_L2_2_SMMU_MMIO_IDR5_W_DEFAULT … #define smnIOMMU_L2_2_SMMU_MMIO_IIDR_W_DEFAULT … #define smnIOMMU_L2_2_SMMU_AIDR_W_DEFAULT … // addressBlock: nbio_iohub_nb_pciedummy0_pciedummy_cfgdec #define smnNB_PCIEDUMMY0_2_DEVICE_VENDOR_ID_DEFAULT … #define smnNB_PCIEDUMMY0_2_STATUS_COMMAND_DEFAULT … #define smnNB_PCIEDUMMY0_2_CLASS_CODE_REVID_DEFAULT … #define smnNB_PCIEDUMMY0_2_HEADER_TYPE_DEFAULT … #define smnNB_PCIEDUMMY0_2_HEADER_TYPE_W_DEFAULT … // addressBlock: nbio_pcie0_bifplr0_cfgdecp #define smnBIFPLR0_2_VENDOR_ID_DEFAULT … #define smnBIFPLR0_2_DEVICE_ID_DEFAULT … #define smnBIFPLR0_2_COMMAND_DEFAULT … #define smnBIFPLR0_2_STATUS_DEFAULT … #define smnBIFPLR0_2_REVISION_ID_DEFAULT … #define smnBIFPLR0_2_PROG_INTERFACE_DEFAULT … #define smnBIFPLR0_2_SUB_CLASS_DEFAULT … #define smnBIFPLR0_2_BASE_CLASS_DEFAULT … #define smnBIFPLR0_2_CACHE_LINE_DEFAULT … #define smnBIFPLR0_2_LATENCY_DEFAULT … #define smnBIFPLR0_2_HEADER_DEFAULT … #define smnBIFPLR0_2_BIST_DEFAULT … #define smnBIFPLR0_2_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIFPLR0_2_IO_BASE_LIMIT_DEFAULT … #define smnBIFPLR0_2_SECONDARY_STATUS_DEFAULT … #define smnBIFPLR0_2_MEM_BASE_LIMIT_DEFAULT … #define smnBIFPLR0_2_PREF_BASE_LIMIT_DEFAULT … #define smnBIFPLR0_2_PREF_BASE_UPPER_DEFAULT … #define smnBIFPLR0_2_PREF_LIMIT_UPPER_DEFAULT … #define smnBIFPLR0_2_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIFPLR0_2_CAP_PTR_DEFAULT … #define smnBIFPLR0_2_INTERRUPT_LINE_DEFAULT … #define smnBIFPLR0_2_INTERRUPT_PIN_DEFAULT … #define smnBIFPLR0_2_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR0_2_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR0_2_PMI_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_PMI_CAP_DEFAULT … #define smnBIFPLR0_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_PCIE_CAP_DEFAULT … #define smnBIFPLR0_2_DEVICE_CAP_DEFAULT … #define smnBIFPLR0_2_DEVICE_CNTL_DEFAULT … #define smnBIFPLR0_2_DEVICE_STATUS_DEFAULT … #define smnBIFPLR0_2_LINK_CAP_DEFAULT … #define smnBIFPLR0_2_LINK_CNTL_DEFAULT … #define smnBIFPLR0_2_LINK_STATUS_DEFAULT … #define smnBIFPLR0_2_SLOT_CAP_DEFAULT … #define smnBIFPLR0_2_SLOT_CNTL_DEFAULT … #define smnBIFPLR0_2_SLOT_STATUS_DEFAULT … #define smnBIFPLR0_2_ROOT_CNTL_DEFAULT … #define smnBIFPLR0_2_ROOT_CAP_DEFAULT … #define smnBIFPLR0_2_ROOT_STATUS_DEFAULT … #define smnBIFPLR0_2_DEVICE_CAP2_DEFAULT … #define smnBIFPLR0_2_DEVICE_CNTL2_DEFAULT … #define smnBIFPLR0_2_DEVICE_STATUS2_DEFAULT … #define smnBIFPLR0_2_LINK_CAP2_DEFAULT … #define smnBIFPLR0_2_LINK_CNTL2_DEFAULT … #define smnBIFPLR0_2_LINK_STATUS2_DEFAULT … #define smnBIFPLR0_2_SLOT_CAP2_DEFAULT … #define smnBIFPLR0_2_SLOT_CNTL2_DEFAULT … #define smnBIFPLR0_2_SLOT_STATUS2_DEFAULT … #define smnBIFPLR0_2_MSI_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_MSI_MSG_CNTL_DEFAULT … #define smnBIFPLR0_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIFPLR0_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIFPLR0_2_MSI_MSG_DATA_DEFAULT … #define smnBIFPLR0_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIFPLR0_2_SSID_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_SSID_CAP_DEFAULT … #define smnBIFPLR0_2_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_MSI_MAP_CAP_DEFAULT … #define smnBIFPLR0_2_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIFPLR0_2_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIFPLR0_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIFPLR0_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIFPLR0_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIFPLR0_2_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIFPLR0_2_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIFPLR0_2_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIFPLR0_2_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIFPLR0_2_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR0_2_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIFPLR0_2_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR0_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIFPLR0_2_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIFPLR0_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIFPLR0_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIFPLR0_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIFPLR0_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIFPLR0_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIFPLR0_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIFPLR0_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIFPLR0_2_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIFPLR0_2_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIFPLR0_2_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIFPLR0_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIFPLR0_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIFPLR0_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIFPLR0_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIFPLR0_2_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_PCIE_LINK_CNTL3_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_PCIE_ACS_CAP_DEFAULT … #define smnBIFPLR0_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_PCIE_MC_CAP_DEFAULT … #define smnBIFPLR0_2_PCIE_MC_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_MC_ADDR0_DEFAULT … #define smnBIFPLR0_2_PCIE_MC_ADDR1_DEFAULT … #define smnBIFPLR0_2_PCIE_MC_RCV0_DEFAULT … #define smnBIFPLR0_2_PCIE_MC_RCV1_DEFAULT … #define smnBIFPLR0_2_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIFPLR0_2_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIFPLR0_2_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIFPLR0_2_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIFPLR0_2_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define smnBIFPLR0_2_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define smnBIFPLR0_2_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_PCIE_L1_PM_SUB_CAP_DEFAULT … #define smnBIFPLR0_2_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define smnBIFPLR0_2_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_PCIE_DPC_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_PCIE_DPC_CNTL_DEFAULT … #define smnBIFPLR0_2_PCIE_DPC_STATUS_DEFAULT … #define smnBIFPLR0_2_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define smnBIFPLR0_2_PCIE_RP_PIO_STATUS_DEFAULT … #define smnBIFPLR0_2_PCIE_RP_PIO_MASK_DEFAULT … #define smnBIFPLR0_2_PCIE_RP_PIO_SEVERITY_DEFAULT … #define smnBIFPLR0_2_PCIE_RP_PIO_SYSERROR_DEFAULT … #define smnBIFPLR0_2_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define smnBIFPLR0_2_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define smnBIFPLR0_2_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define smnBIFPLR0_2_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define smnBIFPLR0_2_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define smnBIFPLR0_2_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define smnBIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define smnBIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define smnBIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define smnBIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define smnBIFPLR0_2_PCIE_ESM_CAP_LIST_DEFAULT … #define smnBIFPLR0_2_PCIE_ESM_HEADER_1_DEFAULT … #define smnBIFPLR0_2_PCIE_ESM_HEADER_2_DEFAULT … #define smnBIFPLR0_2_PCIE_ESM_STATUS_DEFAULT … #define smnBIFPLR0_2_PCIE_ESM_CTRL_DEFAULT … #define smnBIFPLR0_2_PCIE_ESM_CAP_1_DEFAULT … #define smnBIFPLR0_2_PCIE_ESM_CAP_2_DEFAULT … #define smnBIFPLR0_2_PCIE_ESM_CAP_3_DEFAULT … #define smnBIFPLR0_2_PCIE_ESM_CAP_4_DEFAULT … #define smnBIFPLR0_2_PCIE_ESM_CAP_5_DEFAULT … #define smnBIFPLR0_2_PCIE_ESM_CAP_6_DEFAULT … #define smnBIFPLR0_2_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr1_cfgdecp #define smnBIFPLR1_2_VENDOR_ID_DEFAULT … #define smnBIFPLR1_2_DEVICE_ID_DEFAULT … #define smnBIFPLR1_2_COMMAND_DEFAULT … #define smnBIFPLR1_2_STATUS_DEFAULT … #define smnBIFPLR1_2_REVISION_ID_DEFAULT … #define smnBIFPLR1_2_PROG_INTERFACE_DEFAULT … #define smnBIFPLR1_2_SUB_CLASS_DEFAULT … #define smnBIFPLR1_2_BASE_CLASS_DEFAULT … #define smnBIFPLR1_2_CACHE_LINE_DEFAULT … #define smnBIFPLR1_2_LATENCY_DEFAULT … #define smnBIFPLR1_2_HEADER_DEFAULT … #define smnBIFPLR1_2_BIST_DEFAULT … #define smnBIFPLR1_2_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIFPLR1_2_IO_BASE_LIMIT_DEFAULT … #define smnBIFPLR1_2_SECONDARY_STATUS_DEFAULT … #define smnBIFPLR1_2_MEM_BASE_LIMIT_DEFAULT … #define smnBIFPLR1_2_PREF_BASE_LIMIT_DEFAULT … #define smnBIFPLR1_2_PREF_BASE_UPPER_DEFAULT … #define smnBIFPLR1_2_PREF_LIMIT_UPPER_DEFAULT … #define smnBIFPLR1_2_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIFPLR1_2_CAP_PTR_DEFAULT … #define smnBIFPLR1_2_INTERRUPT_LINE_DEFAULT … #define smnBIFPLR1_2_INTERRUPT_PIN_DEFAULT … #define smnBIFPLR1_2_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR1_2_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR1_2_PMI_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_PMI_CAP_DEFAULT … #define smnBIFPLR1_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_PCIE_CAP_DEFAULT … #define smnBIFPLR1_2_DEVICE_CAP_DEFAULT … #define smnBIFPLR1_2_DEVICE_CNTL_DEFAULT … #define smnBIFPLR1_2_DEVICE_STATUS_DEFAULT … #define smnBIFPLR1_2_LINK_CAP_DEFAULT … #define smnBIFPLR1_2_LINK_CNTL_DEFAULT … #define smnBIFPLR1_2_LINK_STATUS_DEFAULT … #define smnBIFPLR1_2_SLOT_CAP_DEFAULT … #define smnBIFPLR1_2_SLOT_CNTL_DEFAULT … #define smnBIFPLR1_2_SLOT_STATUS_DEFAULT … #define smnBIFPLR1_2_ROOT_CNTL_DEFAULT … #define smnBIFPLR1_2_ROOT_CAP_DEFAULT … #define smnBIFPLR1_2_ROOT_STATUS_DEFAULT … #define smnBIFPLR1_2_DEVICE_CAP2_DEFAULT … #define smnBIFPLR1_2_DEVICE_CNTL2_DEFAULT … #define smnBIFPLR1_2_DEVICE_STATUS2_DEFAULT … #define smnBIFPLR1_2_LINK_CAP2_DEFAULT … #define smnBIFPLR1_2_LINK_CNTL2_DEFAULT … #define smnBIFPLR1_2_LINK_STATUS2_DEFAULT … #define smnBIFPLR1_2_SLOT_CAP2_DEFAULT … #define smnBIFPLR1_2_SLOT_CNTL2_DEFAULT … #define smnBIFPLR1_2_SLOT_STATUS2_DEFAULT … #define smnBIFPLR1_2_MSI_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_MSI_MSG_CNTL_DEFAULT … #define smnBIFPLR1_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIFPLR1_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIFPLR1_2_MSI_MSG_DATA_DEFAULT … #define smnBIFPLR1_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIFPLR1_2_SSID_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_SSID_CAP_DEFAULT … #define smnBIFPLR1_2_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_MSI_MAP_CAP_DEFAULT … #define smnBIFPLR1_2_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIFPLR1_2_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIFPLR1_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIFPLR1_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIFPLR1_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIFPLR1_2_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIFPLR1_2_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIFPLR1_2_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIFPLR1_2_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIFPLR1_2_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR1_2_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIFPLR1_2_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR1_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIFPLR1_2_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIFPLR1_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIFPLR1_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIFPLR1_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIFPLR1_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIFPLR1_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIFPLR1_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIFPLR1_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIFPLR1_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIFPLR1_2_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIFPLR1_2_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIFPLR1_2_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIFPLR1_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIFPLR1_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIFPLR1_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIFPLR1_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIFPLR1_2_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_PCIE_LINK_CNTL3_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_PCIE_ACS_CAP_DEFAULT … #define smnBIFPLR1_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_PCIE_MC_CAP_DEFAULT … #define smnBIFPLR1_2_PCIE_MC_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_MC_ADDR0_DEFAULT … #define smnBIFPLR1_2_PCIE_MC_ADDR1_DEFAULT … #define smnBIFPLR1_2_PCIE_MC_RCV0_DEFAULT … #define smnBIFPLR1_2_PCIE_MC_RCV1_DEFAULT … #define smnBIFPLR1_2_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIFPLR1_2_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIFPLR1_2_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIFPLR1_2_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIFPLR1_2_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define smnBIFPLR1_2_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define smnBIFPLR1_2_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_PCIE_L1_PM_SUB_CAP_DEFAULT … #define smnBIFPLR1_2_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define smnBIFPLR1_2_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_PCIE_DPC_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_PCIE_DPC_CNTL_DEFAULT … #define smnBIFPLR1_2_PCIE_DPC_STATUS_DEFAULT … #define smnBIFPLR1_2_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define smnBIFPLR1_2_PCIE_RP_PIO_STATUS_DEFAULT … #define smnBIFPLR1_2_PCIE_RP_PIO_MASK_DEFAULT … #define smnBIFPLR1_2_PCIE_RP_PIO_SEVERITY_DEFAULT … #define smnBIFPLR1_2_PCIE_RP_PIO_SYSERROR_DEFAULT … #define smnBIFPLR1_2_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define smnBIFPLR1_2_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define smnBIFPLR1_2_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define smnBIFPLR1_2_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define smnBIFPLR1_2_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define smnBIFPLR1_2_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define smnBIFPLR1_2_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define smnBIFPLR1_2_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define smnBIFPLR1_2_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define smnBIFPLR1_2_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define smnBIFPLR1_2_PCIE_ESM_CAP_LIST_DEFAULT … #define smnBIFPLR1_2_PCIE_ESM_HEADER_1_DEFAULT … #define smnBIFPLR1_2_PCIE_ESM_HEADER_2_DEFAULT … #define smnBIFPLR1_2_PCIE_ESM_STATUS_DEFAULT … #define smnBIFPLR1_2_PCIE_ESM_CTRL_DEFAULT … #define smnBIFPLR1_2_PCIE_ESM_CAP_1_DEFAULT … #define smnBIFPLR1_2_PCIE_ESM_CAP_2_DEFAULT … #define smnBIFPLR1_2_PCIE_ESM_CAP_3_DEFAULT … #define smnBIFPLR1_2_PCIE_ESM_CAP_4_DEFAULT … #define smnBIFPLR1_2_PCIE_ESM_CAP_5_DEFAULT … #define smnBIFPLR1_2_PCIE_ESM_CAP_6_DEFAULT … #define smnBIFPLR1_2_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr2_cfgdecp #define smnBIFPLR2_2_VENDOR_ID_DEFAULT … #define smnBIFPLR2_2_DEVICE_ID_DEFAULT … #define smnBIFPLR2_2_COMMAND_DEFAULT … #define smnBIFPLR2_2_STATUS_DEFAULT … #define smnBIFPLR2_2_REVISION_ID_DEFAULT … #define smnBIFPLR2_2_PROG_INTERFACE_DEFAULT … #define smnBIFPLR2_2_SUB_CLASS_DEFAULT … #define smnBIFPLR2_2_BASE_CLASS_DEFAULT … #define smnBIFPLR2_2_CACHE_LINE_DEFAULT … #define smnBIFPLR2_2_LATENCY_DEFAULT … #define smnBIFPLR2_2_HEADER_DEFAULT … #define smnBIFPLR2_2_BIST_DEFAULT … #define smnBIFPLR2_2_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIFPLR2_2_IO_BASE_LIMIT_DEFAULT … #define smnBIFPLR2_2_SECONDARY_STATUS_DEFAULT … #define smnBIFPLR2_2_MEM_BASE_LIMIT_DEFAULT … #define smnBIFPLR2_2_PREF_BASE_LIMIT_DEFAULT … #define smnBIFPLR2_2_PREF_BASE_UPPER_DEFAULT … #define smnBIFPLR2_2_PREF_LIMIT_UPPER_DEFAULT … #define smnBIFPLR2_2_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIFPLR2_2_CAP_PTR_DEFAULT … #define smnBIFPLR2_2_INTERRUPT_LINE_DEFAULT … #define smnBIFPLR2_2_INTERRUPT_PIN_DEFAULT … #define smnBIFPLR2_2_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR2_2_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR2_2_PMI_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_PMI_CAP_DEFAULT … #define smnBIFPLR2_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_PCIE_CAP_DEFAULT … #define smnBIFPLR2_2_DEVICE_CAP_DEFAULT … #define smnBIFPLR2_2_DEVICE_CNTL_DEFAULT … #define smnBIFPLR2_2_DEVICE_STATUS_DEFAULT … #define smnBIFPLR2_2_LINK_CAP_DEFAULT … #define smnBIFPLR2_2_LINK_CNTL_DEFAULT … #define smnBIFPLR2_2_LINK_STATUS_DEFAULT … #define smnBIFPLR2_2_SLOT_CAP_DEFAULT … #define smnBIFPLR2_2_SLOT_CNTL_DEFAULT … #define smnBIFPLR2_2_SLOT_STATUS_DEFAULT … #define smnBIFPLR2_2_ROOT_CNTL_DEFAULT … #define smnBIFPLR2_2_ROOT_CAP_DEFAULT … #define smnBIFPLR2_2_ROOT_STATUS_DEFAULT … #define smnBIFPLR2_2_DEVICE_CAP2_DEFAULT … #define smnBIFPLR2_2_DEVICE_CNTL2_DEFAULT … #define smnBIFPLR2_2_DEVICE_STATUS2_DEFAULT … #define smnBIFPLR2_2_LINK_CAP2_DEFAULT … #define smnBIFPLR2_2_LINK_CNTL2_DEFAULT … #define smnBIFPLR2_2_LINK_STATUS2_DEFAULT … #define smnBIFPLR2_2_SLOT_CAP2_DEFAULT … #define smnBIFPLR2_2_SLOT_CNTL2_DEFAULT … #define smnBIFPLR2_2_SLOT_STATUS2_DEFAULT … #define smnBIFPLR2_2_MSI_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_MSI_MSG_CNTL_DEFAULT … #define smnBIFPLR2_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIFPLR2_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIFPLR2_2_MSI_MSG_DATA_DEFAULT … #define smnBIFPLR2_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIFPLR2_2_SSID_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_SSID_CAP_DEFAULT … #define smnBIFPLR2_2_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_MSI_MAP_CAP_DEFAULT … #define smnBIFPLR2_2_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIFPLR2_2_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIFPLR2_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIFPLR2_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIFPLR2_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIFPLR2_2_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIFPLR2_2_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIFPLR2_2_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIFPLR2_2_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIFPLR2_2_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR2_2_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIFPLR2_2_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR2_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIFPLR2_2_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIFPLR2_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIFPLR2_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIFPLR2_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIFPLR2_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIFPLR2_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIFPLR2_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIFPLR2_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIFPLR2_2_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIFPLR2_2_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIFPLR2_2_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIFPLR2_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIFPLR2_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIFPLR2_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIFPLR2_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIFPLR2_2_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_PCIE_LINK_CNTL3_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_PCIE_ACS_CAP_DEFAULT … #define smnBIFPLR2_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_PCIE_MC_CAP_DEFAULT … #define smnBIFPLR2_2_PCIE_MC_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_MC_ADDR0_DEFAULT … #define smnBIFPLR2_2_PCIE_MC_ADDR1_DEFAULT … #define smnBIFPLR2_2_PCIE_MC_RCV0_DEFAULT … #define smnBIFPLR2_2_PCIE_MC_RCV1_DEFAULT … #define smnBIFPLR2_2_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIFPLR2_2_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIFPLR2_2_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIFPLR2_2_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIFPLR2_2_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define smnBIFPLR2_2_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define smnBIFPLR2_2_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_PCIE_L1_PM_SUB_CAP_DEFAULT … #define smnBIFPLR2_2_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define smnBIFPLR2_2_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_PCIE_DPC_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_PCIE_DPC_CNTL_DEFAULT … #define smnBIFPLR2_2_PCIE_DPC_STATUS_DEFAULT … #define smnBIFPLR2_2_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define smnBIFPLR2_2_PCIE_RP_PIO_STATUS_DEFAULT … #define smnBIFPLR2_2_PCIE_RP_PIO_MASK_DEFAULT … #define smnBIFPLR2_2_PCIE_RP_PIO_SEVERITY_DEFAULT … #define smnBIFPLR2_2_PCIE_RP_PIO_SYSERROR_DEFAULT … #define smnBIFPLR2_2_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define smnBIFPLR2_2_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define smnBIFPLR2_2_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define smnBIFPLR2_2_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define smnBIFPLR2_2_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define smnBIFPLR2_2_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define smnBIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define smnBIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define smnBIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define smnBIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define smnBIFPLR2_2_PCIE_ESM_CAP_LIST_DEFAULT … #define smnBIFPLR2_2_PCIE_ESM_HEADER_1_DEFAULT … #define smnBIFPLR2_2_PCIE_ESM_HEADER_2_DEFAULT … #define smnBIFPLR2_2_PCIE_ESM_STATUS_DEFAULT … #define smnBIFPLR2_2_PCIE_ESM_CTRL_DEFAULT … #define smnBIFPLR2_2_PCIE_ESM_CAP_1_DEFAULT … #define smnBIFPLR2_2_PCIE_ESM_CAP_2_DEFAULT … #define smnBIFPLR2_2_PCIE_ESM_CAP_3_DEFAULT … #define smnBIFPLR2_2_PCIE_ESM_CAP_4_DEFAULT … #define smnBIFPLR2_2_PCIE_ESM_CAP_5_DEFAULT … #define smnBIFPLR2_2_PCIE_ESM_CAP_6_DEFAULT … #define smnBIFPLR2_2_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr3_cfgdecp #define smnBIFPLR3_2_VENDOR_ID_DEFAULT … #define smnBIFPLR3_2_DEVICE_ID_DEFAULT … #define smnBIFPLR3_2_COMMAND_DEFAULT … #define smnBIFPLR3_2_STATUS_DEFAULT … #define smnBIFPLR3_2_REVISION_ID_DEFAULT … #define smnBIFPLR3_2_PROG_INTERFACE_DEFAULT … #define smnBIFPLR3_2_SUB_CLASS_DEFAULT … #define smnBIFPLR3_2_BASE_CLASS_DEFAULT … #define smnBIFPLR3_2_CACHE_LINE_DEFAULT … #define smnBIFPLR3_2_LATENCY_DEFAULT … #define smnBIFPLR3_2_HEADER_DEFAULT … #define smnBIFPLR3_2_BIST_DEFAULT … #define smnBIFPLR3_2_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIFPLR3_2_IO_BASE_LIMIT_DEFAULT … #define smnBIFPLR3_2_SECONDARY_STATUS_DEFAULT … #define smnBIFPLR3_2_MEM_BASE_LIMIT_DEFAULT … #define smnBIFPLR3_2_PREF_BASE_LIMIT_DEFAULT … #define smnBIFPLR3_2_PREF_BASE_UPPER_DEFAULT … #define smnBIFPLR3_2_PREF_LIMIT_UPPER_DEFAULT … #define smnBIFPLR3_2_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIFPLR3_2_CAP_PTR_DEFAULT … #define smnBIFPLR3_2_INTERRUPT_LINE_DEFAULT … #define smnBIFPLR3_2_INTERRUPT_PIN_DEFAULT … #define smnBIFPLR3_2_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR3_2_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR3_2_PMI_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_PMI_CAP_DEFAULT … #define smnBIFPLR3_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_PCIE_CAP_DEFAULT … #define smnBIFPLR3_2_DEVICE_CAP_DEFAULT … #define smnBIFPLR3_2_DEVICE_CNTL_DEFAULT … #define smnBIFPLR3_2_DEVICE_STATUS_DEFAULT … #define smnBIFPLR3_2_LINK_CAP_DEFAULT … #define smnBIFPLR3_2_LINK_CNTL_DEFAULT … #define smnBIFPLR3_2_LINK_STATUS_DEFAULT … #define smnBIFPLR3_2_SLOT_CAP_DEFAULT … #define smnBIFPLR3_2_SLOT_CNTL_DEFAULT … #define smnBIFPLR3_2_SLOT_STATUS_DEFAULT … #define smnBIFPLR3_2_ROOT_CNTL_DEFAULT … #define smnBIFPLR3_2_ROOT_CAP_DEFAULT … #define smnBIFPLR3_2_ROOT_STATUS_DEFAULT … #define smnBIFPLR3_2_DEVICE_CAP2_DEFAULT … #define smnBIFPLR3_2_DEVICE_CNTL2_DEFAULT … #define smnBIFPLR3_2_DEVICE_STATUS2_DEFAULT … #define smnBIFPLR3_2_LINK_CAP2_DEFAULT … #define smnBIFPLR3_2_LINK_CNTL2_DEFAULT … #define smnBIFPLR3_2_LINK_STATUS2_DEFAULT … #define smnBIFPLR3_2_SLOT_CAP2_DEFAULT … #define smnBIFPLR3_2_SLOT_CNTL2_DEFAULT … #define smnBIFPLR3_2_SLOT_STATUS2_DEFAULT … #define smnBIFPLR3_2_MSI_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_MSI_MSG_CNTL_DEFAULT … #define smnBIFPLR3_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIFPLR3_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIFPLR3_2_MSI_MSG_DATA_DEFAULT … #define smnBIFPLR3_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIFPLR3_2_SSID_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_SSID_CAP_DEFAULT … #define smnBIFPLR3_2_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_MSI_MAP_CAP_DEFAULT … #define smnBIFPLR3_2_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIFPLR3_2_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIFPLR3_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIFPLR3_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIFPLR3_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIFPLR3_2_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIFPLR3_2_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIFPLR3_2_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIFPLR3_2_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIFPLR3_2_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR3_2_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIFPLR3_2_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR3_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIFPLR3_2_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIFPLR3_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIFPLR3_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIFPLR3_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIFPLR3_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIFPLR3_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIFPLR3_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIFPLR3_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIFPLR3_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIFPLR3_2_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIFPLR3_2_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIFPLR3_2_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIFPLR3_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIFPLR3_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIFPLR3_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIFPLR3_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIFPLR3_2_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_PCIE_LINK_CNTL3_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_PCIE_ACS_CAP_DEFAULT … #define smnBIFPLR3_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_PCIE_MC_CAP_DEFAULT … #define smnBIFPLR3_2_PCIE_MC_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_MC_ADDR0_DEFAULT … #define smnBIFPLR3_2_PCIE_MC_ADDR1_DEFAULT … #define smnBIFPLR3_2_PCIE_MC_RCV0_DEFAULT … #define smnBIFPLR3_2_PCIE_MC_RCV1_DEFAULT … #define smnBIFPLR3_2_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIFPLR3_2_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIFPLR3_2_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIFPLR3_2_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIFPLR3_2_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define smnBIFPLR3_2_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define smnBIFPLR3_2_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_PCIE_L1_PM_SUB_CAP_DEFAULT … #define smnBIFPLR3_2_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define smnBIFPLR3_2_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_PCIE_DPC_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_PCIE_DPC_CNTL_DEFAULT … #define smnBIFPLR3_2_PCIE_DPC_STATUS_DEFAULT … #define smnBIFPLR3_2_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define smnBIFPLR3_2_PCIE_RP_PIO_STATUS_DEFAULT … #define smnBIFPLR3_2_PCIE_RP_PIO_MASK_DEFAULT … #define smnBIFPLR3_2_PCIE_RP_PIO_SEVERITY_DEFAULT … #define smnBIFPLR3_2_PCIE_RP_PIO_SYSERROR_DEFAULT … #define smnBIFPLR3_2_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define smnBIFPLR3_2_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define smnBIFPLR3_2_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define smnBIFPLR3_2_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define smnBIFPLR3_2_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define smnBIFPLR3_2_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define smnBIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define smnBIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define smnBIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define smnBIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define smnBIFPLR3_2_PCIE_ESM_CAP_LIST_DEFAULT … #define smnBIFPLR3_2_PCIE_ESM_HEADER_1_DEFAULT … #define smnBIFPLR3_2_PCIE_ESM_HEADER_2_DEFAULT … #define smnBIFPLR3_2_PCIE_ESM_STATUS_DEFAULT … #define smnBIFPLR3_2_PCIE_ESM_CTRL_DEFAULT … #define smnBIFPLR3_2_PCIE_ESM_CAP_1_DEFAULT … #define smnBIFPLR3_2_PCIE_ESM_CAP_2_DEFAULT … #define smnBIFPLR3_2_PCIE_ESM_CAP_3_DEFAULT … #define smnBIFPLR3_2_PCIE_ESM_CAP_4_DEFAULT … #define smnBIFPLR3_2_PCIE_ESM_CAP_5_DEFAULT … #define smnBIFPLR3_2_PCIE_ESM_CAP_6_DEFAULT … #define smnBIFPLR3_2_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr4_cfgdecp #define smnBIFPLR4_2_VENDOR_ID_DEFAULT … #define smnBIFPLR4_2_DEVICE_ID_DEFAULT … #define smnBIFPLR4_2_COMMAND_DEFAULT … #define smnBIFPLR4_2_STATUS_DEFAULT … #define smnBIFPLR4_2_REVISION_ID_DEFAULT … #define smnBIFPLR4_2_PROG_INTERFACE_DEFAULT … #define smnBIFPLR4_2_SUB_CLASS_DEFAULT … #define smnBIFPLR4_2_BASE_CLASS_DEFAULT … #define smnBIFPLR4_2_CACHE_LINE_DEFAULT … #define smnBIFPLR4_2_LATENCY_DEFAULT … #define smnBIFPLR4_2_HEADER_DEFAULT … #define smnBIFPLR4_2_BIST_DEFAULT … #define smnBIFPLR4_2_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIFPLR4_2_IO_BASE_LIMIT_DEFAULT … #define smnBIFPLR4_2_SECONDARY_STATUS_DEFAULT … #define smnBIFPLR4_2_MEM_BASE_LIMIT_DEFAULT … #define smnBIFPLR4_2_PREF_BASE_LIMIT_DEFAULT … #define smnBIFPLR4_2_PREF_BASE_UPPER_DEFAULT … #define smnBIFPLR4_2_PREF_LIMIT_UPPER_DEFAULT … #define smnBIFPLR4_2_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIFPLR4_2_CAP_PTR_DEFAULT … #define smnBIFPLR4_2_INTERRUPT_LINE_DEFAULT … #define smnBIFPLR4_2_INTERRUPT_PIN_DEFAULT … #define smnBIFPLR4_2_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR4_2_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR4_2_PMI_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_PMI_CAP_DEFAULT … #define smnBIFPLR4_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_PCIE_CAP_DEFAULT … #define smnBIFPLR4_2_DEVICE_CAP_DEFAULT … #define smnBIFPLR4_2_DEVICE_CNTL_DEFAULT … #define smnBIFPLR4_2_DEVICE_STATUS_DEFAULT … #define smnBIFPLR4_2_LINK_CAP_DEFAULT … #define smnBIFPLR4_2_LINK_CNTL_DEFAULT … #define smnBIFPLR4_2_LINK_STATUS_DEFAULT … #define smnBIFPLR4_2_SLOT_CAP_DEFAULT … #define smnBIFPLR4_2_SLOT_CNTL_DEFAULT … #define smnBIFPLR4_2_SLOT_STATUS_DEFAULT … #define smnBIFPLR4_2_ROOT_CNTL_DEFAULT … #define smnBIFPLR4_2_ROOT_CAP_DEFAULT … #define smnBIFPLR4_2_ROOT_STATUS_DEFAULT … #define smnBIFPLR4_2_DEVICE_CAP2_DEFAULT … #define smnBIFPLR4_2_DEVICE_CNTL2_DEFAULT … #define smnBIFPLR4_2_DEVICE_STATUS2_DEFAULT … #define smnBIFPLR4_2_LINK_CAP2_DEFAULT … #define smnBIFPLR4_2_LINK_CNTL2_DEFAULT … #define smnBIFPLR4_2_LINK_STATUS2_DEFAULT … #define smnBIFPLR4_2_SLOT_CAP2_DEFAULT … #define smnBIFPLR4_2_SLOT_CNTL2_DEFAULT … #define smnBIFPLR4_2_SLOT_STATUS2_DEFAULT … #define smnBIFPLR4_2_MSI_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_MSI_MSG_CNTL_DEFAULT … #define smnBIFPLR4_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIFPLR4_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIFPLR4_2_MSI_MSG_DATA_DEFAULT … #define smnBIFPLR4_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIFPLR4_2_SSID_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_SSID_CAP_DEFAULT … #define smnBIFPLR4_2_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_MSI_MAP_CAP_DEFAULT … #define smnBIFPLR4_2_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIFPLR4_2_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIFPLR4_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIFPLR4_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIFPLR4_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIFPLR4_2_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIFPLR4_2_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIFPLR4_2_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIFPLR4_2_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIFPLR4_2_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR4_2_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIFPLR4_2_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR4_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIFPLR4_2_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIFPLR4_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIFPLR4_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIFPLR4_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIFPLR4_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIFPLR4_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIFPLR4_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIFPLR4_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIFPLR4_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIFPLR4_2_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIFPLR4_2_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIFPLR4_2_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIFPLR4_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIFPLR4_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIFPLR4_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIFPLR4_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIFPLR4_2_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_PCIE_LINK_CNTL3_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_PCIE_ACS_CAP_DEFAULT … #define smnBIFPLR4_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_PCIE_MC_CAP_DEFAULT … #define smnBIFPLR4_2_PCIE_MC_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_MC_ADDR0_DEFAULT … #define smnBIFPLR4_2_PCIE_MC_ADDR1_DEFAULT … #define smnBIFPLR4_2_PCIE_MC_RCV0_DEFAULT … #define smnBIFPLR4_2_PCIE_MC_RCV1_DEFAULT … #define smnBIFPLR4_2_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIFPLR4_2_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIFPLR4_2_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIFPLR4_2_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIFPLR4_2_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define smnBIFPLR4_2_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define smnBIFPLR4_2_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_PCIE_L1_PM_SUB_CAP_DEFAULT … #define smnBIFPLR4_2_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define smnBIFPLR4_2_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_PCIE_DPC_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_PCIE_DPC_CNTL_DEFAULT … #define smnBIFPLR4_2_PCIE_DPC_STATUS_DEFAULT … #define smnBIFPLR4_2_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define smnBIFPLR4_2_PCIE_RP_PIO_STATUS_DEFAULT … #define smnBIFPLR4_2_PCIE_RP_PIO_MASK_DEFAULT … #define smnBIFPLR4_2_PCIE_RP_PIO_SEVERITY_DEFAULT … #define smnBIFPLR4_2_PCIE_RP_PIO_SYSERROR_DEFAULT … #define smnBIFPLR4_2_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define smnBIFPLR4_2_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define smnBIFPLR4_2_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define smnBIFPLR4_2_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define smnBIFPLR4_2_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define smnBIFPLR4_2_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define smnBIFPLR4_2_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define smnBIFPLR4_2_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define smnBIFPLR4_2_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define smnBIFPLR4_2_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define smnBIFPLR4_2_PCIE_ESM_CAP_LIST_DEFAULT … #define smnBIFPLR4_2_PCIE_ESM_HEADER_1_DEFAULT … #define smnBIFPLR4_2_PCIE_ESM_HEADER_2_DEFAULT … #define smnBIFPLR4_2_PCIE_ESM_STATUS_DEFAULT … #define smnBIFPLR4_2_PCIE_ESM_CTRL_DEFAULT … #define smnBIFPLR4_2_PCIE_ESM_CAP_1_DEFAULT … #define smnBIFPLR4_2_PCIE_ESM_CAP_2_DEFAULT … #define smnBIFPLR4_2_PCIE_ESM_CAP_3_DEFAULT … #define smnBIFPLR4_2_PCIE_ESM_CAP_4_DEFAULT … #define smnBIFPLR4_2_PCIE_ESM_CAP_5_DEFAULT … #define smnBIFPLR4_2_PCIE_ESM_CAP_6_DEFAULT … #define smnBIFPLR4_2_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr5_cfgdecp #define smnBIFPLR5_2_VENDOR_ID_DEFAULT … #define smnBIFPLR5_2_DEVICE_ID_DEFAULT … #define smnBIFPLR5_2_COMMAND_DEFAULT … #define smnBIFPLR5_2_STATUS_DEFAULT … #define smnBIFPLR5_2_REVISION_ID_DEFAULT … #define smnBIFPLR5_2_PROG_INTERFACE_DEFAULT … #define smnBIFPLR5_2_SUB_CLASS_DEFAULT … #define smnBIFPLR5_2_BASE_CLASS_DEFAULT … #define smnBIFPLR5_2_CACHE_LINE_DEFAULT … #define smnBIFPLR5_2_LATENCY_DEFAULT … #define smnBIFPLR5_2_HEADER_DEFAULT … #define smnBIFPLR5_2_BIST_DEFAULT … #define smnBIFPLR5_2_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIFPLR5_2_IO_BASE_LIMIT_DEFAULT … #define smnBIFPLR5_2_SECONDARY_STATUS_DEFAULT … #define smnBIFPLR5_2_MEM_BASE_LIMIT_DEFAULT … #define smnBIFPLR5_2_PREF_BASE_LIMIT_DEFAULT … #define smnBIFPLR5_2_PREF_BASE_UPPER_DEFAULT … #define smnBIFPLR5_2_PREF_LIMIT_UPPER_DEFAULT … #define smnBIFPLR5_2_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIFPLR5_2_CAP_PTR_DEFAULT … #define smnBIFPLR5_2_INTERRUPT_LINE_DEFAULT … #define smnBIFPLR5_2_INTERRUPT_PIN_DEFAULT … #define smnBIFPLR5_2_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR5_2_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR5_2_PMI_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_PMI_CAP_DEFAULT … #define smnBIFPLR5_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_PCIE_CAP_DEFAULT … #define smnBIFPLR5_2_DEVICE_CAP_DEFAULT … #define smnBIFPLR5_2_DEVICE_CNTL_DEFAULT … #define smnBIFPLR5_2_DEVICE_STATUS_DEFAULT … #define smnBIFPLR5_2_LINK_CAP_DEFAULT … #define smnBIFPLR5_2_LINK_CNTL_DEFAULT … #define smnBIFPLR5_2_LINK_STATUS_DEFAULT … #define smnBIFPLR5_2_SLOT_CAP_DEFAULT … #define smnBIFPLR5_2_SLOT_CNTL_DEFAULT … #define smnBIFPLR5_2_SLOT_STATUS_DEFAULT … #define smnBIFPLR5_2_ROOT_CNTL_DEFAULT … #define smnBIFPLR5_2_ROOT_CAP_DEFAULT … #define smnBIFPLR5_2_ROOT_STATUS_DEFAULT … #define smnBIFPLR5_2_DEVICE_CAP2_DEFAULT … #define smnBIFPLR5_2_DEVICE_CNTL2_DEFAULT … #define smnBIFPLR5_2_DEVICE_STATUS2_DEFAULT … #define smnBIFPLR5_2_LINK_CAP2_DEFAULT … #define smnBIFPLR5_2_LINK_CNTL2_DEFAULT … #define smnBIFPLR5_2_LINK_STATUS2_DEFAULT … #define smnBIFPLR5_2_SLOT_CAP2_DEFAULT … #define smnBIFPLR5_2_SLOT_CNTL2_DEFAULT … #define smnBIFPLR5_2_SLOT_STATUS2_DEFAULT … #define smnBIFPLR5_2_MSI_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_MSI_MSG_CNTL_DEFAULT … #define smnBIFPLR5_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIFPLR5_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIFPLR5_2_MSI_MSG_DATA_DEFAULT … #define smnBIFPLR5_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIFPLR5_2_SSID_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_SSID_CAP_DEFAULT … #define smnBIFPLR5_2_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_MSI_MAP_CAP_DEFAULT … #define smnBIFPLR5_2_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIFPLR5_2_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIFPLR5_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIFPLR5_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIFPLR5_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIFPLR5_2_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIFPLR5_2_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIFPLR5_2_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIFPLR5_2_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIFPLR5_2_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR5_2_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIFPLR5_2_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR5_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIFPLR5_2_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIFPLR5_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIFPLR5_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIFPLR5_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIFPLR5_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIFPLR5_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIFPLR5_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIFPLR5_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIFPLR5_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIFPLR5_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIFPLR5_2_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIFPLR5_2_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIFPLR5_2_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIFPLR5_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIFPLR5_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIFPLR5_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIFPLR5_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIFPLR5_2_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_PCIE_LINK_CNTL3_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_PCIE_ACS_CAP_DEFAULT … #define smnBIFPLR5_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_PCIE_MC_CAP_DEFAULT … #define smnBIFPLR5_2_PCIE_MC_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_MC_ADDR0_DEFAULT … #define smnBIFPLR5_2_PCIE_MC_ADDR1_DEFAULT … #define smnBIFPLR5_2_PCIE_MC_RCV0_DEFAULT … #define smnBIFPLR5_2_PCIE_MC_RCV1_DEFAULT … #define smnBIFPLR5_2_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIFPLR5_2_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIFPLR5_2_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIFPLR5_2_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIFPLR5_2_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define smnBIFPLR5_2_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define smnBIFPLR5_2_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_PCIE_L1_PM_SUB_CAP_DEFAULT … #define smnBIFPLR5_2_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define smnBIFPLR5_2_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_PCIE_DPC_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_PCIE_DPC_CNTL_DEFAULT … #define smnBIFPLR5_2_PCIE_DPC_STATUS_DEFAULT … #define smnBIFPLR5_2_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define smnBIFPLR5_2_PCIE_RP_PIO_STATUS_DEFAULT … #define smnBIFPLR5_2_PCIE_RP_PIO_MASK_DEFAULT … #define smnBIFPLR5_2_PCIE_RP_PIO_SEVERITY_DEFAULT … #define smnBIFPLR5_2_PCIE_RP_PIO_SYSERROR_DEFAULT … #define smnBIFPLR5_2_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define smnBIFPLR5_2_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define smnBIFPLR5_2_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define smnBIFPLR5_2_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define smnBIFPLR5_2_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define smnBIFPLR5_2_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define smnBIFPLR5_2_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define smnBIFPLR5_2_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define smnBIFPLR5_2_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define smnBIFPLR5_2_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define smnBIFPLR5_2_PCIE_ESM_CAP_LIST_DEFAULT … #define smnBIFPLR5_2_PCIE_ESM_HEADER_1_DEFAULT … #define smnBIFPLR5_2_PCIE_ESM_HEADER_2_DEFAULT … #define smnBIFPLR5_2_PCIE_ESM_STATUS_DEFAULT … #define smnBIFPLR5_2_PCIE_ESM_CTRL_DEFAULT … #define smnBIFPLR5_2_PCIE_ESM_CAP_1_DEFAULT … #define smnBIFPLR5_2_PCIE_ESM_CAP_2_DEFAULT … #define smnBIFPLR5_2_PCIE_ESM_CAP_3_DEFAULT … #define smnBIFPLR5_2_PCIE_ESM_CAP_4_DEFAULT … #define smnBIFPLR5_2_PCIE_ESM_CAP_5_DEFAULT … #define smnBIFPLR5_2_PCIE_ESM_CAP_6_DEFAULT … #define smnBIFPLR5_2_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_pcie0_bifplr6_cfgdecp #define smnBIFPLR6_2_VENDOR_ID_DEFAULT … #define smnBIFPLR6_2_DEVICE_ID_DEFAULT … #define smnBIFPLR6_2_COMMAND_DEFAULT … #define smnBIFPLR6_2_STATUS_DEFAULT … #define smnBIFPLR6_2_REVISION_ID_DEFAULT … #define smnBIFPLR6_2_PROG_INTERFACE_DEFAULT … #define smnBIFPLR6_2_SUB_CLASS_DEFAULT … #define smnBIFPLR6_2_BASE_CLASS_DEFAULT … #define smnBIFPLR6_2_CACHE_LINE_DEFAULT … #define smnBIFPLR6_2_LATENCY_DEFAULT … #define smnBIFPLR6_2_HEADER_DEFAULT … #define smnBIFPLR6_2_BIST_DEFAULT … #define smnBIFPLR6_2_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIFPLR6_2_IO_BASE_LIMIT_DEFAULT … #define smnBIFPLR6_2_SECONDARY_STATUS_DEFAULT … #define smnBIFPLR6_2_MEM_BASE_LIMIT_DEFAULT … #define smnBIFPLR6_2_PREF_BASE_LIMIT_DEFAULT … #define smnBIFPLR6_2_PREF_BASE_UPPER_DEFAULT … #define smnBIFPLR6_2_PREF_LIMIT_UPPER_DEFAULT … #define smnBIFPLR6_2_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIFPLR6_2_CAP_PTR_DEFAULT … #define smnBIFPLR6_2_INTERRUPT_LINE_DEFAULT … #define smnBIFPLR6_2_INTERRUPT_PIN_DEFAULT … #define smnBIFPLR6_2_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR6_2_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIFPLR6_2_PMI_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_PMI_CAP_DEFAULT … #define smnBIFPLR6_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_PCIE_CAP_DEFAULT … #define smnBIFPLR6_2_DEVICE_CAP_DEFAULT … #define smnBIFPLR6_2_DEVICE_CNTL_DEFAULT … #define smnBIFPLR6_2_DEVICE_STATUS_DEFAULT … #define smnBIFPLR6_2_LINK_CAP_DEFAULT … #define smnBIFPLR6_2_LINK_CNTL_DEFAULT … #define smnBIFPLR6_2_LINK_STATUS_DEFAULT … #define smnBIFPLR6_2_SLOT_CAP_DEFAULT … #define smnBIFPLR6_2_SLOT_CNTL_DEFAULT … #define smnBIFPLR6_2_SLOT_STATUS_DEFAULT … #define smnBIFPLR6_2_ROOT_CNTL_DEFAULT … #define smnBIFPLR6_2_ROOT_CAP_DEFAULT … #define smnBIFPLR6_2_ROOT_STATUS_DEFAULT … #define smnBIFPLR6_2_DEVICE_CAP2_DEFAULT … #define smnBIFPLR6_2_DEVICE_CNTL2_DEFAULT … #define smnBIFPLR6_2_DEVICE_STATUS2_DEFAULT … #define smnBIFPLR6_2_LINK_CAP2_DEFAULT … #define smnBIFPLR6_2_LINK_CNTL2_DEFAULT … #define smnBIFPLR6_2_LINK_STATUS2_DEFAULT … #define smnBIFPLR6_2_SLOT_CAP2_DEFAULT … #define smnBIFPLR6_2_SLOT_CNTL2_DEFAULT … #define smnBIFPLR6_2_SLOT_STATUS2_DEFAULT … #define smnBIFPLR6_2_MSI_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_MSI_MSG_CNTL_DEFAULT … #define smnBIFPLR6_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIFPLR6_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIFPLR6_2_MSI_MSG_DATA_DEFAULT … #define smnBIFPLR6_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIFPLR6_2_SSID_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_SSID_CAP_DEFAULT … #define smnBIFPLR6_2_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_MSI_MAP_CAP_DEFAULT … #define smnBIFPLR6_2_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIFPLR6_2_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIFPLR6_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIFPLR6_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIFPLR6_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIFPLR6_2_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIFPLR6_2_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIFPLR6_2_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIFPLR6_2_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIFPLR6_2_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR6_2_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIFPLR6_2_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIFPLR6_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIFPLR6_2_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIFPLR6_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIFPLR6_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIFPLR6_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIFPLR6_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIFPLR6_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIFPLR6_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIFPLR6_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIFPLR6_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIFPLR6_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIFPLR6_2_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIFPLR6_2_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIFPLR6_2_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIFPLR6_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIFPLR6_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIFPLR6_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIFPLR6_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIFPLR6_2_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_PCIE_LINK_CNTL3_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_PCIE_ACS_CAP_DEFAULT … #define smnBIFPLR6_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_PCIE_MC_CAP_DEFAULT … #define smnBIFPLR6_2_PCIE_MC_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_MC_ADDR0_DEFAULT … #define smnBIFPLR6_2_PCIE_MC_ADDR1_DEFAULT … #define smnBIFPLR6_2_PCIE_MC_RCV0_DEFAULT … #define smnBIFPLR6_2_PCIE_MC_RCV1_DEFAULT … #define smnBIFPLR6_2_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIFPLR6_2_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIFPLR6_2_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIFPLR6_2_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIFPLR6_2_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define smnBIFPLR6_2_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define smnBIFPLR6_2_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_PCIE_L1_PM_SUB_CAP_DEFAULT … #define smnBIFPLR6_2_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define smnBIFPLR6_2_PCIE_DPC_ENH_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_PCIE_DPC_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_PCIE_DPC_CNTL_DEFAULT … #define smnBIFPLR6_2_PCIE_DPC_STATUS_DEFAULT … #define smnBIFPLR6_2_PCIE_DPC_ERROR_SOURCE_ID_DEFAULT … #define smnBIFPLR6_2_PCIE_RP_PIO_STATUS_DEFAULT … #define smnBIFPLR6_2_PCIE_RP_PIO_MASK_DEFAULT … #define smnBIFPLR6_2_PCIE_RP_PIO_SEVERITY_DEFAULT … #define smnBIFPLR6_2_PCIE_RP_PIO_SYSERROR_DEFAULT … #define smnBIFPLR6_2_PCIE_RP_PIO_EXCEPTION_DEFAULT … #define smnBIFPLR6_2_PCIE_RP_PIO_HDR_LOG0_DEFAULT … #define smnBIFPLR6_2_PCIE_RP_PIO_HDR_LOG1_DEFAULT … #define smnBIFPLR6_2_PCIE_RP_PIO_HDR_LOG2_DEFAULT … #define smnBIFPLR6_2_PCIE_RP_PIO_HDR_LOG3_DEFAULT … #define smnBIFPLR6_2_PCIE_RP_PIO_IMPSPEC_LOG_DEFAULT … #define smnBIFPLR6_2_PCIE_RP_PIO_PREFIX_LOG0_DEFAULT … #define smnBIFPLR6_2_PCIE_RP_PIO_PREFIX_LOG1_DEFAULT … #define smnBIFPLR6_2_PCIE_RP_PIO_PREFIX_LOG2_DEFAULT … #define smnBIFPLR6_2_PCIE_RP_PIO_PREFIX_LOG3_DEFAULT … #define smnBIFPLR6_2_PCIE_ESM_CAP_LIST_DEFAULT … #define smnBIFPLR6_2_PCIE_ESM_HEADER_1_DEFAULT … #define smnBIFPLR6_2_PCIE_ESM_HEADER_2_DEFAULT … #define smnBIFPLR6_2_PCIE_ESM_STATUS_DEFAULT … #define smnBIFPLR6_2_PCIE_ESM_CTRL_DEFAULT … #define smnBIFPLR6_2_PCIE_ESM_CAP_1_DEFAULT … #define smnBIFPLR6_2_PCIE_ESM_CAP_2_DEFAULT … #define smnBIFPLR6_2_PCIE_ESM_CAP_3_DEFAULT … #define smnBIFPLR6_2_PCIE_ESM_CAP_4_DEFAULT … #define smnBIFPLR6_2_PCIE_ESM_CAP_5_DEFAULT … #define smnBIFPLR6_2_PCIE_ESM_CAP_6_DEFAULT … #define smnBIFPLR6_2_PCIE_ESM_CAP_7_DEFAULT … // addressBlock: nbio_iohub_nb_pciedummy1_pciedummy_cfgdec #define smnNB_PCIEDUMMY1_2_DEVICE_VENDOR_ID_DEFAULT … #define smnNB_PCIEDUMMY1_2_STATUS_COMMAND_DEFAULT … #define smnNB_PCIEDUMMY1_2_CLASS_CODE_REVID_DEFAULT … #define smnNB_PCIEDUMMY1_2_HEADER_TYPE_DEFAULT … #define smnNB_PCIEDUMMY1_2_HEADER_TYPE_W_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp #define smnBIF_CFG_DEV0_RC2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_RC2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_RC2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_RC2_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_RC2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_RC2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_RC2_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_RC2_BIST_DEFAULT … #define smnBIF_CFG_DEV0_RC2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_RC2_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_RC2_IO_BASE_LIMIT_DEFAULT … #define smnBIF_CFG_DEV0_RC2_SECONDARY_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_MEM_BASE_LIMIT_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PREF_BASE_LIMIT_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PREF_BASE_UPPER_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PREF_LIMIT_UPPER_DEFAULT … #define smnBIF_CFG_DEV0_RC2_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIF_CFG_DEV0_RC2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_RC2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_RC2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_RC2_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_SLOT_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC2_SLOT_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_SLOT_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_ROOT_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_ROOT_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC2_ROOT_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_RC2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_RC2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_RC2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_RC2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_RC2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_RC2_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_RC2_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_RC2_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_RC2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_RC2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_RC2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_RC2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_RC2_SSID_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC2_SSID_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC2_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC2_MSI_MAP_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC2_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_RC2_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LINK_CNTL3_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_RC2_PCIE_ACS_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev1_rc_bifcfgdecp #define smnBIF_CFG_DEV1_RC2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV1_RC2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV1_RC2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV1_RC2_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV1_RC2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV1_RC2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_RC2_HEADER_DEFAULT … #define smnBIF_CFG_DEV1_RC2_BIST_DEFAULT … #define smnBIF_CFG_DEV1_RC2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV1_RC2_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_RC2_IO_BASE_LIMIT_DEFAULT … #define smnBIF_CFG_DEV1_RC2_SECONDARY_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_MEM_BASE_LIMIT_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PREF_BASE_LIMIT_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PREF_BASE_UPPER_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PREF_LIMIT_UPPER_DEFAULT … #define smnBIF_CFG_DEV1_RC2_IO_BASE_LIMIT_HI_DEFAULT … #define smnBIF_CFG_DEV1_RC2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV1_RC2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV1_RC2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV1_RC2_IRQ_BRIDGE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_EXT_BRIDGE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_SLOT_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC2_SLOT_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_SLOT_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_ROOT_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_ROOT_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC2_ROOT_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_RC2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_RC2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_RC2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_RC2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_RC2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_RC2_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_RC2_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_RC2_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_RC2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV1_RC2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV1_RC2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV1_RC2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV1_RC2_SSID_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC2_SSID_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC2_MSI_MAP_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC2_MSI_MAP_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC2_MSI_MAP_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV1_RC2_MSI_MAP_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_ROOT_ERR_CMD_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_ROOT_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_ERR_SRC_ID_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LINK_CNTL3_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV1_RC2_PCIE_ACS_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_3_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LINK_CNTL3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_PAGE_REQ_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_PAGE_REQ_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_PASID_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_PASID_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_TPH_REQR_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_TPH_REQR_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_MC_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_MC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_MC_ADDR0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_MC_ADDR1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_MC_RCV0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_MC_RCV1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_LTR_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_ARI_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_CONTROL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_INITIAL_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_TOTAL_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_NUM_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_FUNC_DEP_LINK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_VF_STRIDE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_VF_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_SYSTEM_PAGE_SIZE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_VF_BASE_ADDR_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_VF_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_VF_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_VF_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_VF_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_VF_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_3_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp #define smnBIF_CFG_DEV0_EPF1_2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LINK_CNTL3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_PAGE_REQ_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_PAGE_REQ_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_PASID_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_PASID_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_TPH_REQR_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_TPH_REQR_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_MC_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_MC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_MC_ADDR0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_MC_ADDR1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_MC_RCV0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_MC_RCV1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_LTR_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_ARI_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_CONTROL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_INITIAL_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_TOTAL_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_NUM_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_FUNC_DEP_LINK_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_VF_STRIDE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_VF_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_SYSTEM_PAGE_SIZE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_VF_BASE_ADDR_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_VF_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_VF_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_VF_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_VF_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_VF_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp #define smnBIF_CFG_DEV0_EPF2_2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_SBRN_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_FLADJ_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_2_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp #define smnBIF_CFG_DEV0_EPF3_2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_SBRN_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_FLADJ_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_2_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp #define smnBIF_CFG_DEV0_EPF4_2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_SBRN_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_FLADJ_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF4_2_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp #define smnBIF_CFG_DEV0_EPF5_2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_SBRN_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_FLADJ_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF5_2_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp #define smnBIF_CFG_DEV0_EPF6_2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_SBRN_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_FLADJ_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF6_2_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf7_bifcfgdecp #define smnBIF_CFG_DEV0_EPF7_2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_SBRN_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_FLADJ_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF7_2_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev1_epf0_bifcfgdecp #define smnBIF_CFG_DEV1_EPF0_2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_HEADER_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_BIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LINK_CNTL3_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_LTR_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF0_2_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev1_epf1_bifcfgdecp #define smnBIF_CFG_DEV1_EPF1_2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_HEADER_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_BIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_SBRN_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_FLADJ_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF1_2_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev1_epf2_bifcfgdecp #define smnBIF_CFG_DEV1_EPF2_2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_HEADER_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_BIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_SBRN_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_FLADJ_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_SLOT_CAP2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_SLOT_CNTL2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_SLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV1_EPF2_2_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC #define smnBIF_BX_PF1_MM_INDEX_DEFAULT … #define smnBIF_BX_PF1_MM_DATA_DEFAULT … #define smnBIF_BX_PF1_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_SYSDEC #define smnBIF_BX_PF1_SYSHUB_INDEX_OVLP_DEFAULT … #define smnBIF_BX_PF1_SYSHUB_DATA_OVLP_DEFAULT … #define smnBIF_BX_PF1_PCIE_INDEX_DEFAULT … #define smnBIF_BX_PF1_PCIE_DATA_DEFAULT … #define smnBIF_BX_PF1_PCIE_INDEX2_DEFAULT … #define smnBIF_BX_PF1_PCIE_DATA2_DEFAULT … #define smnBIF_BX_PF1_SBIOS_SCRATCH_0_DEFAULT … #define smnBIF_BX_PF1_SBIOS_SCRATCH_1_DEFAULT … #define smnBIF_BX_PF1_SBIOS_SCRATCH_2_DEFAULT … #define smnBIF_BX_PF1_SBIOS_SCRATCH_3_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_0_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_1_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_2_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_3_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_4_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_5_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_6_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_7_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_8_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_9_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_10_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_11_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_12_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_13_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_14_DEFAULT … #define smnBIF_BX_PF1_BIOS_SCRATCH_15_DEFAULT … #define smnBIF_BX_PF1_BIF_RLC_INTR_CNTL_DEFAULT … #define smnBIF_BX_PF1_BIF_VCE_INTR_CNTL_DEFAULT … #define smnBIF_BX_PF1_BIF_UVD_INTR_CNTL_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_ADDR0_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_REMAP_ADDR0_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_ADDR1_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_REMAP_ADDR1_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_ADDR2_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_REMAP_ADDR2_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_ADDR3_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_REMAP_ADDR3_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_ADDR4_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_REMAP_ADDR4_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_ADDR5_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_REMAP_ADDR5_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_ADDR6_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_REMAP_ADDR6_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_ADDR7_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_REMAP_ADDR7_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_CNTL_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_ZERO_CPL_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_ONE_CPL_DEFAULT … #define smnBIF_BX_PF1_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL_DEFAULT … // addressBlock: nbio_nbif0_syshub_mmreg_ind_syshubdec #define smnSYSHUB_MMREG_IND0_SYSHUB_INDEX_DEFAULT … #define smnSYSHUB_MMREG_IND0_SYSHUB_DATA_DEFAULT … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 #define smnRCC_STRAP2_RCC_DEV0_EPF0_STRAP0_DEFAULT … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 #define smnRCC_EP_DEV0_2_EP_PCIE_SCRATCH_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_CNTL_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_INT_CNTL_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_INT_STATUS_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_RX_CNTL2_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_BUS_CNTL_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_CFG_CNTL_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_F0_DPA_LATENCY_INDICATOR_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CNTL_DEFAULT … #define smnRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_PME_CONTROL_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIEP_RESERVED_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_TX_CNTL_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_ERR_CNTL_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_RX_CNTL_DEFAULT … #define smnRCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 #define smnRCC_DWN_DEV0_2_DN_PCIE_RESERVED_DEFAULT … #define smnRCC_DWN_DEV0_2_DN_PCIE_SCRATCH_DEFAULT … #define smnRCC_DWN_DEV0_2_DN_PCIE_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_2_DN_PCIE_CONFIG_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_2_DN_PCIE_RX_CNTL2_DEFAULT … #define smnRCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 #define smnRCC_DWNP_DEV0_2_PCIE_ERR_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_2_PCIE_RX_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_2_PCIE_LC_CNTL2_DEFAULT … #define smnRCC_DWNP_DEV0_2_PCIEP_STRAP_MISC_DEFAULT … #define smnRCC_DWNP_DEV0_2_LTR_MSG_INFO_FROM_EP_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_BIFDEC1 #define smnBIF_BX_PF1_BIF_MM_INDACCESS_CNTL_DEFAULT … #define smnBIF_BX_PF1_BUS_CNTL_DEFAULT … #define smnBIF_BX_PF1_BIF_SCRATCH0_DEFAULT … #define smnBIF_BX_PF1_BIF_SCRATCH1_DEFAULT … #define smnBIF_BX_PF1_BX_RESET_EN_DEFAULT … #define smnBIF_BX_PF1_MM_CFGREGS_CNTL_DEFAULT … #define smnBIF_BX_PF1_BX_RESET_CNTL_DEFAULT … #define smnBIF_BX_PF1_INTERRUPT_CNTL_DEFAULT … #define smnBIF_BX_PF1_INTERRUPT_CNTL2_DEFAULT … #define smnBIF_BX_PF1_CLKREQB_PAD_CNTL_DEFAULT … #define smnBIF_BX_PF1_BIF_FEATURES_CONTROL_MISC_DEFAULT … #define smnBIF_BX_PF1_BIF_DOORBELL_CNTL_DEFAULT … #define smnBIF_BX_PF1_BIF_DOORBELL_INT_CNTL_DEFAULT … #define smnBIF_BX_PF1_BIF_FB_EN_DEFAULT … #define smnBIF_BX_PF1_BIF_BUSY_DELAY_CNTR_DEFAULT … #define smnBIF_BX_PF1_BIF_MST_TRANS_PENDING_VF_DEFAULT … #define smnBIF_BX_PF1_BIF_SLV_TRANS_PENDING_VF_DEFAULT … #define smnBIF_BX_PF1_BACO_CNTL_DEFAULT … #define smnBIF_BX_PF1_BIF_BACO_EXIT_TIME0_DEFAULT … #define smnBIF_BX_PF1_BIF_BACO_EXIT_TIMER1_DEFAULT … #define smnBIF_BX_PF1_BIF_BACO_EXIT_TIMER2_DEFAULT … #define smnBIF_BX_PF1_BIF_BACO_EXIT_TIMER3_DEFAULT … #define smnBIF_BX_PF1_BIF_BACO_EXIT_TIMER4_DEFAULT … #define smnBIF_BX_PF1_MEM_TYPE_CNTL_DEFAULT … #define smnBIF_BX_PF1_SMU_BIF_VDDGFX_PWR_STATUS_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_GFX0_LOWER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_GFX0_UPPER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_GFX1_LOWER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_GFX1_UPPER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_GFX2_LOWER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_GFX2_UPPER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_GFX3_LOWER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_GFX3_UPPER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_GFX4_LOWER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_GFX4_UPPER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_GFX5_LOWER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_GFX5_UPPER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_RSV1_LOWER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_RSV1_UPPER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_RSV2_LOWER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_RSV2_UPPER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_RSV3_LOWER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_RSV3_UPPER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_RSV4_LOWER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_RSV4_UPPER_DEFAULT … #define smnBIF_BX_PF1_BIF_VDDGFX_FB_CMP_DEFAULT … #define smnBIF_BX_PF1_BIF_DOORBELL_GBLAPER1_LOWER_DEFAULT … #define smnBIF_BX_PF1_BIF_DOORBELL_GBLAPER1_UPPER_DEFAULT … #define smnBIF_BX_PF1_BIF_DOORBELL_GBLAPER2_LOWER_DEFAULT … #define smnBIF_BX_PF1_BIF_DOORBELL_GBLAPER2_UPPER_DEFAULT … #define smnBIF_BX_PF1_REMAP_HDP_MEM_FLUSH_CNTL_DEFAULT … #define smnBIF_BX_PF1_REMAP_HDP_REG_FLUSH_CNTL_DEFAULT … #define smnBIF_BX_PF1_BIF_RB_CNTL_DEFAULT … #define smnBIF_BX_PF1_BIF_RB_BASE_DEFAULT … #define smnBIF_BX_PF1_BIF_RB_RPTR_DEFAULT … #define smnBIF_BX_PF1_BIF_RB_WPTR_DEFAULT … #define smnBIF_BX_PF1_BIF_RB_WPTR_ADDR_HI_DEFAULT … #define smnBIF_BX_PF1_BIF_RB_WPTR_ADDR_LO_DEFAULT … #define smnBIF_BX_PF1_MAILBOX_INDEX_DEFAULT … #define smnBIF_BX_PF1_BIF_UVD_GPUIOV_CFG_SIZE_DEFAULT … #define smnBIF_BX_PF1_BIF_VCE_GPUIOV_CFG_SIZE_DEFAULT … #define smnBIF_BX_PF1_BIF_GFX_SDMA_GPUIOV_CFG_SIZE_DEFAULT … #define smnBIF_BX_PF1_BIF_PERSTB_PAD_CNTL_DEFAULT … #define smnBIF_BX_PF1_BIF_PX_EN_PAD_CNTL_DEFAULT … #define smnBIF_BX_PF1_BIF_REFPADKIN_PAD_CNTL_DEFAULT … #define smnBIF_BX_PF1_BIF_CLKREQB_PAD_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 #define smnBIF_BX_PF1_BIF_BME_STATUS_DEFAULT … #define smnBIF_BX_PF1_BIF_ATOMIC_ERR_LOG_DEFAULT … #define smnBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define smnBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define smnBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define smnBIF_BX_PF1_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define smnBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define smnBIF_BX_PF1_GPU_HDP_FLUSH_REQ_DEFAULT … #define smnBIF_BX_PF1_GPU_HDP_FLUSH_DONE_DEFAULT … #define smnBIF_BX_PF1_BIF_TRANS_PENDING_DEFAULT … #define smnBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define smnBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define smnBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define smnBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define smnBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define smnBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define smnBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define smnBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define smnBIF_BX_PF1_MAILBOX_CONTROL_DEFAULT … #define smnBIF_BX_PF1_MAILBOX_INT_CNTL_DEFAULT … #define smnBIF_BX_PF1_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_gdc_GDCDEC #define smnGDC1_NGDC_SDP_PORT_CTRL_DEFAULT … #define smnGDC1_SHUB_REGS_IF_CTL_DEFAULT … #define smnGDC1_NGDC_RESERVED_0_DEFAULT … #define smnGDC1_NGDC_RESERVED_1_DEFAULT … #define smnGDC1_NGDC_SDP_PORT_CTRL_SOCCLK_DEFAULT … #define smnGDC1_BIF_SDMA0_DOORBELL_RANGE_DEFAULT … #define smnGDC1_BIF_SDMA1_DOORBELL_RANGE_DEFAULT … #define smnGDC1_BIF_IH_DOORBELL_RANGE_DEFAULT … #define smnGDC1_BIF_MMSCH0_DOORBELL_RANGE_DEFAULT … #define smnGDC1_ATDMA_MISC_CNTL_DEFAULT … #define smnGDC1_BIF_DOORBELL_FENCE_CNTL_DEFAULT … #define smnGDC1_S2A_MISC_CNTL_DEFAULT … #define smnGDC1_GDC_PG_MISC_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC #define mmMM_INDEX_DEFAULT … #define mmMM_DATA_DEFAULT … #define mmMM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_SYSDEC #define mmSYSHUB_INDEX_OVLP_DEFAULT … #define mmSYSHUB_DATA_OVLP_DEFAULT … #define mmPCIE_INDEX_DEFAULT … #define mmPCIE_DATA_DEFAULT … #define mmPCIE_INDEX2_DEFAULT … #define mmPCIE_DATA2_DEFAULT … #define mmSBIOS_SCRATCH_0_DEFAULT … #define mmSBIOS_SCRATCH_1_DEFAULT … #define mmSBIOS_SCRATCH_2_DEFAULT … #define mmSBIOS_SCRATCH_3_DEFAULT … #define mmBIOS_SCRATCH_0_DEFAULT … #define mmBIOS_SCRATCH_1_DEFAULT … #define mmBIOS_SCRATCH_2_DEFAULT … #define mmBIOS_SCRATCH_3_DEFAULT … #define mmBIOS_SCRATCH_4_DEFAULT … #define mmBIOS_SCRATCH_5_DEFAULT … #define mmBIOS_SCRATCH_6_DEFAULT … #define mmBIOS_SCRATCH_7_DEFAULT … #define mmBIOS_SCRATCH_8_DEFAULT … #define mmBIOS_SCRATCH_9_DEFAULT … #define mmBIOS_SCRATCH_10_DEFAULT … #define mmBIOS_SCRATCH_11_DEFAULT … #define mmBIOS_SCRATCH_12_DEFAULT … #define mmBIOS_SCRATCH_13_DEFAULT … #define mmBIOS_SCRATCH_14_DEFAULT … #define mmBIOS_SCRATCH_15_DEFAULT … #define mmBIF_RLC_INTR_CNTL_DEFAULT … #define mmBIF_VCE_INTR_CNTL_DEFAULT … #define mmBIF_UVD_INTR_CNTL_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR0_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR0_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR1_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR1_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR2_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR2_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR3_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR3_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR4_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR4_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR5_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR5_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR6_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR6_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR7_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR7_DEFAULT … #define mmGFX_MMIOREG_CAM_CNTL_DEFAULT … #define mmGFX_MMIOREG_CAM_ZERO_CPL_DEFAULT … #define mmGFX_MMIOREG_CAM_ONE_CPL_DEFAULT … #define mmGFX_MMIOREG_CAM_PROGRAMMABLE_CPL_DEFAULT … // addressBlock: nbio_nbif0_syshub_mmreg_ind_syshubdec #define mmSYSHUB_INDEX_DEFAULT … #define mmSYSHUB_DATA_DEFAULT … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 #define mmRCC_DEV0_EPF0_STRAP0_DEFAULT … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 #define mmEP_PCIE_SCRATCH_DEFAULT … #define mmEP_PCIE_CNTL_DEFAULT … #define mmEP_PCIE_INT_CNTL_DEFAULT … #define mmEP_PCIE_INT_STATUS_DEFAULT … #define mmEP_PCIE_RX_CNTL2_DEFAULT … #define mmEP_PCIE_BUS_CNTL_DEFAULT … #define mmEP_PCIE_CFG_CNTL_DEFAULT … #define mmEP_PCIE_TX_LTR_CNTL_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define mmEP_PCIE_F0_DPA_CAP_DEFAULT … #define mmEP_PCIE_F0_DPA_LATENCY_INDICATOR_DEFAULT … #define mmEP_PCIE_F0_DPA_CNTL_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define mmEP_PCIE_PME_CONTROL_DEFAULT … #define mmEP_PCIEP_RESERVED_DEFAULT … #define mmEP_PCIE_TX_CNTL_DEFAULT … #define mmEP_PCIE_TX_REQUESTER_ID_DEFAULT … #define mmEP_PCIE_ERR_CNTL_DEFAULT … #define mmEP_PCIE_RX_CNTL_DEFAULT … #define mmEP_PCIE_LC_SPEED_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 #define mmDN_PCIE_RESERVED_DEFAULT … #define mmDN_PCIE_SCRATCH_DEFAULT … #define mmDN_PCIE_CNTL_DEFAULT … #define mmDN_PCIE_CONFIG_CNTL_DEFAULT … #define mmDN_PCIE_RX_CNTL2_DEFAULT … #define mmDN_PCIE_BUS_CNTL_DEFAULT … #define mmDN_PCIE_CFG_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 #define mmPCIE_ERR_CNTL_DEFAULT … #define mmPCIE_RX_CNTL_DEFAULT … #define mmPCIE_LC_SPEED_CNTL_DEFAULT … #define mmPCIE_LC_CNTL2_DEFAULT … #define mmPCIEP_STRAP_MISC_DEFAULT … #define mmLTR_MSG_INFO_FROM_EP_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_BIFPFVFDEC1 #define mmRCC_ERR_LOG_DEFAULT … #define mmRCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 #define mmRCC_ERR_INT_CNTL_DEFAULT … #define mmRCC_BACO_CNTL_MISC_DEFAULT … #define mmRCC_RESET_EN_DEFAULT … #define mmRCC_VDM_SUPPORT_DEFAULT … #define mmRCC_PEER_REG_RANGE0_DEFAULT … #define mmRCC_PEER_REG_RANGE1_DEFAULT … #define mmRCC_BUS_CNTL_DEFAULT … #define mmRCC_CONFIG_CNTL_DEFAULT … #define mmRCC_CONFIG_F0_BASE_DEFAULT … #define mmRCC_CONFIG_APER_SIZE_DEFAULT … #define mmRCC_CONFIG_REG_APER_SIZE_DEFAULT … #define mmRCC_XDMA_LO_DEFAULT … #define mmRCC_XDMA_HI_DEFAULT … #define mmRCC_FEATURES_CONTROL_MISC_DEFAULT … #define mmRCC_BUSNUM_CNTL1_DEFAULT … #define mmRCC_BUSNUM_LIST0_DEFAULT … #define mmRCC_BUSNUM_LIST1_DEFAULT … #define mmRCC_BUSNUM_CNTL2_DEFAULT … #define mmRCC_CAPTURE_HOST_BUSNUM_DEFAULT … #define mmRCC_HOST_BUSNUM_DEFAULT … #define mmRCC_PEER0_FB_OFFSET_HI_DEFAULT … #define mmRCC_PEER0_FB_OFFSET_LO_DEFAULT … #define mmRCC_PEER1_FB_OFFSET_HI_DEFAULT … #define mmRCC_PEER1_FB_OFFSET_LO_DEFAULT … #define mmRCC_PEER2_FB_OFFSET_HI_DEFAULT … #define mmRCC_PEER2_FB_OFFSET_LO_DEFAULT … #define mmRCC_PEER3_FB_OFFSET_HI_DEFAULT … #define mmRCC_PEER3_FB_OFFSET_LO_DEFAULT … #define mmRCC_CMN_LINK_CNTL_DEFAULT … #define mmRCC_EP_REQUESTERID_RESTORE_DEFAULT … #define mmRCC_LTR_LSWITCH_CNTL_DEFAULT … #define mmRCC_MH_ARB_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_BIFDEC1 #define mmBIF_MM_INDACCESS_CNTL_DEFAULT … #define mmBUS_CNTL_DEFAULT … #define mmBIF_SCRATCH0_DEFAULT … #define mmBIF_SCRATCH1_DEFAULT … #define mmBX_RESET_EN_DEFAULT … #define mmMM_CFGREGS_CNTL_DEFAULT … #define mmBX_RESET_CNTL_DEFAULT … #define mmINTERRUPT_CNTL_DEFAULT … #define mmINTERRUPT_CNTL2_DEFAULT … #define mmCLKREQB_PAD_CNTL_DEFAULT … #define mmBIF_FEATURES_CONTROL_MISC_DEFAULT … #define mmBIF_DOORBELL_CNTL_DEFAULT … #define mmBIF_DOORBELL_INT_CNTL_DEFAULT … #define mmBIF_FB_EN_DEFAULT … #define mmBIF_BUSY_DELAY_CNTR_DEFAULT … #define mmBIF_MST_TRANS_PENDING_VF_DEFAULT … #define mmBIF_SLV_TRANS_PENDING_VF_DEFAULT … #define mmBACO_CNTL_DEFAULT … #define mmBIF_BACO_EXIT_TIME0_DEFAULT … #define mmBIF_BACO_EXIT_TIMER1_DEFAULT … #define mmBIF_BACO_EXIT_TIMER2_DEFAULT … #define mmBIF_BACO_EXIT_TIMER3_DEFAULT … #define mmBIF_BACO_EXIT_TIMER4_DEFAULT … #define mmMEM_TYPE_CNTL_DEFAULT … #define mmSMU_BIF_VDDGFX_PWR_STATUS_DEFAULT … #define mmBIF_VDDGFX_GFX0_LOWER_DEFAULT … #define mmBIF_VDDGFX_GFX0_UPPER_DEFAULT … #define mmBIF_VDDGFX_GFX1_LOWER_DEFAULT … #define mmBIF_VDDGFX_GFX1_UPPER_DEFAULT … #define mmBIF_VDDGFX_GFX2_LOWER_DEFAULT … #define mmBIF_VDDGFX_GFX2_UPPER_DEFAULT … #define mmBIF_VDDGFX_GFX3_LOWER_DEFAULT … #define mmBIF_VDDGFX_GFX3_UPPER_DEFAULT … #define mmBIF_VDDGFX_GFX4_LOWER_DEFAULT … #define mmBIF_VDDGFX_GFX4_UPPER_DEFAULT … #define mmBIF_VDDGFX_GFX5_LOWER_DEFAULT … #define mmBIF_VDDGFX_GFX5_UPPER_DEFAULT … #define mmBIF_VDDGFX_RSV1_LOWER_DEFAULT … #define mmBIF_VDDGFX_RSV1_UPPER_DEFAULT … #define mmBIF_VDDGFX_RSV2_LOWER_DEFAULT … #define mmBIF_VDDGFX_RSV2_UPPER_DEFAULT … #define mmBIF_VDDGFX_RSV3_LOWER_DEFAULT … #define mmBIF_VDDGFX_RSV3_UPPER_DEFAULT … #define mmBIF_VDDGFX_RSV4_LOWER_DEFAULT … #define mmBIF_VDDGFX_RSV4_UPPER_DEFAULT … #define mmBIF_VDDGFX_FB_CMP_DEFAULT … #define mmBIF_DOORBELL_GBLAPER1_LOWER_DEFAULT … #define mmBIF_DOORBELL_GBLAPER1_UPPER_DEFAULT … #define mmBIF_DOORBELL_GBLAPER2_LOWER_DEFAULT … #define mmBIF_DOORBELL_GBLAPER2_UPPER_DEFAULT … #define mmREMAP_HDP_MEM_FLUSH_CNTL_DEFAULT … #define mmREMAP_HDP_REG_FLUSH_CNTL_DEFAULT … #define mmBIF_RB_CNTL_DEFAULT … #define mmBIF_RB_BASE_DEFAULT … #define mmBIF_RB_RPTR_DEFAULT … #define mmBIF_RB_WPTR_DEFAULT … #define mmBIF_RB_WPTR_ADDR_HI_DEFAULT … #define mmBIF_RB_WPTR_ADDR_LO_DEFAULT … #define mmMAILBOX_INDEX_DEFAULT … #define mmBIF_UVD_GPUIOV_CFG_SIZE_DEFAULT … #define mmBIF_VCE_GPUIOV_CFG_SIZE_DEFAULT … #define mmBIF_GFX_SDMA_GPUIOV_CFG_SIZE_DEFAULT … #define mmBIF_PERSTB_PAD_CNTL_DEFAULT … #define mmBIF_PX_EN_PAD_CNTL_DEFAULT … #define mmBIF_REFPADKIN_PAD_CNTL_DEFAULT … #define mmBIF_CLKREQB_PAD_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 #define mmBIF_BME_STATUS_DEFAULT … #define mmBIF_ATOMIC_ERR_LOG_DEFAULT … #define mmDOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmDOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmDOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmHDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmHDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmGPU_HDP_FLUSH_REQ_DEFAULT … #define mmGPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_TRANS_PENDING_DEFAULT … #define mmMAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmMAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmMAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmMAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmMAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmMAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmMAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmMAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmMAILBOX_CONTROL_DEFAULT … #define mmMAILBOX_INT_CNTL_DEFAULT … #define mmBIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_gdc_GDCDEC #define mmNGDC_SDP_PORT_CTRL_DEFAULT … #define mmSHUB_REGS_IF_CTL_DEFAULT … #define mmNGDC_RESERVED_0_DEFAULT … #define mmNGDC_RESERVED_1_DEFAULT … #define mmNGDC_SDP_PORT_CTRL_SOCCLK_DEFAULT … #define mmBIF_SDMA0_DOORBELL_RANGE_DEFAULT … #define mmBIF_SDMA1_DOORBELL_RANGE_DEFAULT … #define mmBIF_IH_DOORBELL_RANGE_DEFAULT … #define mmBIF_MMSCH0_DOORBELL_RANGE_DEFAULT … #define mmATDMA_MISC_CNTL_DEFAULT … #define mmBIF_DOORBELL_FENCE_CNTL_DEFAULT … #define mmS2A_MISC_CNTL_DEFAULT … #define mmGDC_PG_MISC_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC2 #define mmGFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmGFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmGFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmGFXMSIX_VECT0_CONTROL_DEFAULT … #define mmGFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmGFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmGFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmGFXMSIX_VECT1_CONTROL_DEFAULT … #define mmGFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmGFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmGFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmGFXMSIX_VECT2_CONTROL_DEFAULT … #define mmGFXMSIX_PBA_DEFAULT … // addressBlock: syshub_mmreg_ind_syshubind #define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL_SOCCLK_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL2_SOCCLK_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SOCCLK_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_IMM_EN_SOCCLK_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_SYSHUB_QOS_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW1_SYSHUB_QOS_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW2_SYSHUB_QOS_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL0_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL1_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL2_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL3_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL4_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL5_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW1_CL0_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK0_SW2_CL0_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW0_CL0_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW0_CL1_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW0_CL2_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL0_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL1_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL2_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL3_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL4_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSHUB_CG_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSHUB_TRANS_IDLE_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSHUB_HP_TIMER_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSHUB_MGCG_CTRL_SOCCLK_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSUB_CPF_DOORBELL_RS_RESET_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSHUB_SCRATCH_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSHUB_CL_MASK_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL_SHUBCLK_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL2_SHUBCLK_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SHUBCLK_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_IMM_EN_SHUBCLK_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_SYSHUB_QOS_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_SYSHUB_QOS_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL0_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL1_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL2_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL3_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL4_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL0_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL1_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL2_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL3_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL4_CNTL_DEFAULT … #define ixSYSHUB_MMREG_IND_SYSHUB_MGCG_CTRL_SHUBCLK_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_0_ASIB_0_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_0_AMIB_0_FN_MOD_BM_ISS_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_0_AMIB_1_FN_MOD_BM_ISS_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_1_ASIB_0_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_1_AMIB_0_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_1_AMIB_1_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_1_AMIB_2_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_0_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_1_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_2_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_3_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_4_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_2_AMIB_0_FN_MOD_BM_ISS_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_0_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_1_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_2_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_3_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_4_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_5_AMIB_0_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_4_ASIB_0_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_4_ASIB_1_FN_MOD_DEFAULT … #define ixSYSHUB_MMREG_IND_NIC400_4_AMIB_0_FN_MOD_DEFAULT … #endif
Codebase Browser
linux