/* * Copyright (C) 2019 Advanced Micro Devices, Inc. * * Permission is hereby granted, free of charge, to any person obtaining a * copy of this software and associated documentation files (the "Software"), * to deal in the Software without restriction, including without limitation * the rights to use, copy, modify, merge, publish, distribute, sublicense, * and/or sell copies of the Software, and to permit persons to whom the * Software is furnished to do so, subject to the following conditions: * * The above copyright notice and this permission notice shall be included * in all copies or substantial portions of the Software. * * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL * THE COPYRIGHT HOLDER(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN * AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. */ #ifndef _nbio_2_3_DEFAULT_HEADER #define _nbio_2_3_DEFAULT_HEADER // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC #define mmBIF_BX_PF_MM_INDEX_DEFAULT … #define mmBIF_BX_PF_MM_DATA_DEFAULT … #define mmBIF_BX_PF_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_SYSDEC #define mmSYSHUB_INDEX_OVLP_DEFAULT … #define mmSYSHUB_DATA_OVLP_DEFAULT … #define mmPCIE_INDEX_DEFAULT … #define mmPCIE_DATA_DEFAULT … #define mmPCIE_INDEX2_DEFAULT … #define mmPCIE_DATA2_DEFAULT … #define mmSBIOS_SCRATCH_0_DEFAULT … #define mmSBIOS_SCRATCH_1_DEFAULT … #define mmSBIOS_SCRATCH_2_DEFAULT … #define mmSBIOS_SCRATCH_3_DEFAULT … #define mmBIOS_SCRATCH_0_DEFAULT … #define mmBIOS_SCRATCH_1_DEFAULT … #define mmBIOS_SCRATCH_2_DEFAULT … #define mmBIOS_SCRATCH_3_DEFAULT … #define mmBIOS_SCRATCH_4_DEFAULT … #define mmBIOS_SCRATCH_5_DEFAULT … #define mmBIOS_SCRATCH_6_DEFAULT … #define mmBIOS_SCRATCH_7_DEFAULT … #define mmBIOS_SCRATCH_8_DEFAULT … #define mmBIOS_SCRATCH_9_DEFAULT … #define mmBIOS_SCRATCH_10_DEFAULT … #define mmBIOS_SCRATCH_11_DEFAULT … #define mmBIOS_SCRATCH_12_DEFAULT … #define mmBIOS_SCRATCH_13_DEFAULT … #define mmBIOS_SCRATCH_14_DEFAULT … #define mmBIOS_SCRATCH_15_DEFAULT … #define mmBIF_RLC_INTR_CNTL_DEFAULT … #define mmBIF_VCE_INTR_CNTL_DEFAULT … #define mmBIF_UVD_INTR_CNTL_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR0_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR0_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR1_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR1_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR2_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR2_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR3_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR3_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR4_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR4_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR5_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR5_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR6_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR6_DEFAULT … #define mmGFX_MMIOREG_CAM_ADDR7_DEFAULT … #define mmGFX_MMIOREG_CAM_REMAP_ADDR7_DEFAULT … #define mmGFX_MMIOREG_CAM_CNTL_DEFAULT … #define mmGFX_MMIOREG_CAM_ZERO_CPL_DEFAULT … #define mmGFX_MMIOREG_CAM_ONE_CPL_DEFAULT … #define mmGFX_MMIOREG_CAM_PROGRAMMABLE_CPL_DEFAULT … // addressBlock: nbio_nbif0_syshub_mmreg_syshubdec #define mmSYSHUB_INDEX_DEFAULT … #define mmSYSHUB_DATA_DEFAULT … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 #define mmRCC_BIF_STRAP0_DEFAULT … #define mmRCC_BIF_STRAP1_DEFAULT … #define mmRCC_BIF_STRAP2_DEFAULT … #define mmRCC_BIF_STRAP3_DEFAULT … #define mmRCC_BIF_STRAP4_DEFAULT … #define mmRCC_BIF_STRAP5_DEFAULT … #define mmRCC_BIF_STRAP6_DEFAULT … #define mmRCC_DEV0_PORT_STRAP0_DEFAULT … #define mmRCC_DEV0_PORT_STRAP1_DEFAULT … #define mmRCC_DEV0_PORT_STRAP2_DEFAULT … #define mmRCC_DEV0_PORT_STRAP3_DEFAULT … #define mmRCC_DEV0_PORT_STRAP4_DEFAULT … #define mmRCC_DEV0_PORT_STRAP5_DEFAULT … #define mmRCC_DEV0_PORT_STRAP6_DEFAULT … #define mmRCC_DEV0_PORT_STRAP7_DEFAULT … #define mmRCC_DEV0_PORT_STRAP8_DEFAULT … #define mmRCC_DEV0_PORT_STRAP9_DEFAULT … #define mmRCC_DEV0_EPF0_STRAP0_DEFAULT … #define mmRCC_DEV0_EPF0_STRAP1_DEFAULT … #define mmRCC_DEV0_EPF0_STRAP13_DEFAULT … #define mmRCC_DEV0_EPF0_STRAP2_DEFAULT … #define mmRCC_DEV0_EPF0_STRAP3_DEFAULT … #define mmRCC_DEV0_EPF0_STRAP4_DEFAULT … #define mmRCC_DEV0_EPF0_STRAP5_DEFAULT … #define mmRCC_DEV0_EPF0_STRAP8_DEFAULT … #define mmRCC_DEV0_EPF0_STRAP9_DEFAULT … #define mmRCC_DEV0_EPF1_STRAP0_DEFAULT … #define mmRCC_DEV0_EPF1_STRAP10_DEFAULT … #define mmRCC_DEV0_EPF1_STRAP11_DEFAULT … #define mmRCC_DEV0_EPF1_STRAP12_DEFAULT … #define mmRCC_DEV0_EPF1_STRAP13_DEFAULT … #define mmRCC_DEV0_EPF1_STRAP2_DEFAULT … #define mmRCC_DEV0_EPF1_STRAP3_DEFAULT … #define mmRCC_DEV0_EPF1_STRAP4_DEFAULT … #define mmRCC_DEV0_EPF1_STRAP5_DEFAULT … #define mmRCC_DEV0_EPF1_STRAP6_DEFAULT … #define mmRCC_DEV0_EPF1_STRAP7_DEFAULT … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 #define mmEP_PCIE_SCRATCH_DEFAULT … #define mmEP_PCIE_CNTL_DEFAULT … #define mmEP_PCIE_INT_CNTL_DEFAULT … #define mmEP_PCIE_INT_STATUS_DEFAULT … #define mmEP_PCIE_RX_CNTL2_DEFAULT … #define mmEP_PCIE_BUS_CNTL_DEFAULT … #define mmEP_PCIE_CFG_CNTL_DEFAULT … #define mmEP_PCIE_TX_LTR_CNTL_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define mmEP_PCIE_STRAP_MISC_DEFAULT … #define mmEP_PCIE_STRAP_MISC2_DEFAULT … #define mmEP_PCIE_F0_DPA_CAP_DEFAULT … #define mmEP_PCIE_F0_DPA_LATENCY_INDICATOR_DEFAULT … #define mmEP_PCIE_F0_DPA_CNTL_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define mmEP_PCIE_PME_CONTROL_DEFAULT … #define mmEP_PCIEP_RESERVED_DEFAULT … #define mmEP_PCIE_TX_CNTL_DEFAULT … #define mmEP_PCIE_TX_REQUESTER_ID_DEFAULT … #define mmEP_PCIE_ERR_CNTL_DEFAULT … #define mmEP_PCIE_RX_CNTL_DEFAULT … #define mmEP_PCIE_LC_SPEED_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 #define mmDN_PCIE_RESERVED_DEFAULT … #define mmDN_PCIE_SCRATCH_DEFAULT … #define mmDN_PCIE_CNTL_DEFAULT … #define mmDN_PCIE_CONFIG_CNTL_DEFAULT … #define mmDN_PCIE_RX_CNTL2_DEFAULT … #define mmDN_PCIE_BUS_CNTL_DEFAULT … #define mmDN_PCIE_CFG_CNTL_DEFAULT … #define mmDN_PCIE_STRAP_F0_DEFAULT … #define mmDN_PCIE_STRAP_MISC_DEFAULT … #define mmDN_PCIE_STRAP_MISC2_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 #define mmPCIE_ERR_CNTL_DEFAULT … #define mmPCIE_RX_CNTL_DEFAULT … #define mmPCIE_LC_SPEED_CNTL_DEFAULT … #define mmPCIE_LC_CNTL2_DEFAULT … #define mmPCIEP_STRAP_MISC_DEFAULT … #define mmLTR_MSG_INFO_FROM_EP_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975] #define mmRCC_DEV0_EPF0_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 #define mmRCC_ERR_INT_CNTL_DEFAULT … #define mmRCC_BACO_CNTL_MISC_DEFAULT … #define mmRCC_RESET_EN_DEFAULT … #define mmRCC_VDM_SUPPORT_DEFAULT … #define mmRCC_MARGIN_PARAM_CNTL0_DEFAULT … #define mmRCC_MARGIN_PARAM_CNTL1_DEFAULT … #define mmRCC_GPUIOV_REGION_DEFAULT … #define mmRCC_PEER_REG_RANGE0_DEFAULT … #define mmRCC_PEER_REG_RANGE1_DEFAULT … #define mmRCC_BUS_CNTL_DEFAULT … #define mmRCC_CONFIG_CNTL_DEFAULT … #define mmRCC_CONFIG_F0_BASE_DEFAULT … #define mmRCC_CONFIG_APER_SIZE_DEFAULT … #define mmRCC_CONFIG_REG_APER_SIZE_DEFAULT … #define mmRCC_XDMA_LO_DEFAULT … #define mmRCC_XDMA_HI_DEFAULT … #define mmRCC_FEATURES_CONTROL_MISC_DEFAULT … #define mmRCC_BUSNUM_CNTL1_DEFAULT … #define mmRCC_BUSNUM_LIST0_DEFAULT … #define mmRCC_BUSNUM_LIST1_DEFAULT … #define mmRCC_BUSNUM_CNTL2_DEFAULT … #define mmRCC_CAPTURE_HOST_BUSNUM_DEFAULT … #define mmRCC_HOST_BUSNUM_DEFAULT … #define mmRCC_PEER0_FB_OFFSET_HI_DEFAULT … #define mmRCC_PEER0_FB_OFFSET_LO_DEFAULT … #define mmRCC_PEER1_FB_OFFSET_HI_DEFAULT … #define mmRCC_PEER1_FB_OFFSET_LO_DEFAULT … #define mmRCC_PEER2_FB_OFFSET_HI_DEFAULT … #define mmRCC_PEER2_FB_OFFSET_LO_DEFAULT … #define mmRCC_PEER3_FB_OFFSET_HI_DEFAULT … #define mmRCC_PEER3_FB_OFFSET_LO_DEFAULT … #define mmRCC_DEVFUNCNUM_LIST0_DEFAULT … #define mmRCC_DEVFUNCNUM_LIST1_DEFAULT … #define mmRCC_DEV0_LINK_CNTL_DEFAULT … #define mmRCC_CMN_LINK_CNTL_DEFAULT … #define mmRCC_EP_REQUESTERID_RESTORE_DEFAULT … #define mmRCC_LTR_LSWITCH_CNTL_DEFAULT … #define mmRCC_MH_ARB_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 #define mmCC_BIF_BX_STRAP0_DEFAULT … #define mmCC_BIF_BX_PINSTRAP0_DEFAULT … #define mmBIF_MM_INDACCESS_CNTL_DEFAULT … #define mmBUS_CNTL_DEFAULT … #define mmBIF_SCRATCH0_DEFAULT … #define mmBIF_SCRATCH1_DEFAULT … #define mmBX_RESET_EN_DEFAULT … #define mmMM_CFGREGS_CNTL_DEFAULT … #define mmBX_RESET_CNTL_DEFAULT … #define mmINTERRUPT_CNTL_DEFAULT … #define mmINTERRUPT_CNTL2_DEFAULT … #define mmCLKREQB_PAD_CNTL_DEFAULT … #define mmBIF_FEATURES_CONTROL_MISC_DEFAULT … #define mmBIF_DOORBELL_CNTL_DEFAULT … #define mmBIF_DOORBELL_INT_CNTL_DEFAULT … #define mmBIF_FB_EN_DEFAULT … #define mmBIF_INTR_CNTL_DEFAULT … #define mmBIF_MST_TRANS_PENDING_VF_DEFAULT … #define mmBIF_SLV_TRANS_PENDING_VF_DEFAULT … #define mmBACO_CNTL_DEFAULT … #define mmBIF_BACO_EXIT_TIME0_DEFAULT … #define mmBIF_BACO_EXIT_TIMER1_DEFAULT … #define mmBIF_BACO_EXIT_TIMER2_DEFAULT … #define mmBIF_BACO_EXIT_TIMER3_DEFAULT … #define mmBIF_BACO_EXIT_TIMER4_DEFAULT … #define mmMEM_TYPE_CNTL_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_CNTL_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_0_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_1_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_2_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_3_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_4_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_5_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_6_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_7_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_8_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_9_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_10_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_11_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_12_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_13_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_14_DEFAULT … #define mmNBIF_GFX_ADDR_LUT_15_DEFAULT … #define mmREMAP_HDP_MEM_FLUSH_CNTL_DEFAULT … #define mmREMAP_HDP_REG_FLUSH_CNTL_DEFAULT … #define mmBIF_RB_CNTL_DEFAULT … #define mmBIF_RB_BASE_DEFAULT … #define mmBIF_RB_RPTR_DEFAULT … #define mmBIF_RB_WPTR_DEFAULT … #define mmBIF_RB_WPTR_ADDR_HI_DEFAULT … #define mmBIF_RB_WPTR_ADDR_LO_DEFAULT … #define mmMAILBOX_INDEX_DEFAULT … #define mmBIF_MP1_INTR_CTRL_DEFAULT … #define mmBIF_UVD_GPUIOV_CFG_SIZE_DEFAULT … #define mmBIF_VCE_GPUIOV_CFG_SIZE_DEFAULT … #define mmBIF_GFX_SDMA_GPUIOV_CFG_SIZE_DEFAULT … #define mmBIF_PERSTB_PAD_CNTL_DEFAULT … #define mmBIF_PX_EN_PAD_CNTL_DEFAULT … #define mmBIF_REFPADKIN_PAD_CNTL_DEFAULT … #define mmBIF_CLKREQB_PAD_CNTL_DEFAULT … #define mmBIF_PWRBRK_PAD_CNTL_DEFAULT … #define mmBIF_WAKEB_PAD_CNTL_DEFAULT … #define mmBIF_VAUX_PRESENT_PAD_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 #define mmBIF_BX_PF_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_PF_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_PF_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_PF_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_PF_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_PF_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_PF_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_PF_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_PF_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_PF_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_PF_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_gdc_GDCDEC #define mmA2S_CNTL_CL0_DEFAULT … #define mmA2S_CNTL_CL1_DEFAULT … #define mmA2S_CNTL3_CL0_DEFAULT … #define mmA2S_CNTL3_CL1_DEFAULT … #define mmA2S_CNTL_SW0_DEFAULT … #define mmA2S_CNTL_SW1_DEFAULT … #define mmA2S_CNTL_SW2_DEFAULT … #define mmA2S_CPLBUF_ALLOC_CNTL_DEFAULT … #define mmA2S_TAG_ALLOC_0_DEFAULT … #define mmA2S_TAG_ALLOC_1_DEFAULT … #define mmA2S_MISC_CNTL_DEFAULT … #define mmNGDC_SDP_PORT_CTRL_DEFAULT … #define mmSHUB_REGS_IF_CTL_DEFAULT … #define mmNGDC_MGCG_CTRL_DEFAULT … #define mmNGDC_RESERVED_0_DEFAULT … #define mmNGDC_RESERVED_1_DEFAULT … #define mmNGDC_SDP_PORT_CTRL_SOCCLK_DEFAULT … #define mmBIF_SDMA0_DOORBELL_RANGE_DEFAULT … #define mmBIF_SDMA1_DOORBELL_RANGE_DEFAULT … #define mmBIF_IH_DOORBELL_RANGE_DEFAULT … #define mmBIF_MMSCH0_DOORBELL_RANGE_DEFAULT … #define mmBIF_ACV_DOORBELL_RANGE_DEFAULT … #define mmBIF_DOORBELL_FENCE_CNTL_DEFAULT … #define mmS2A_MISC_CNTL_DEFAULT … #define mmNGDC_PG_MISC_CTRL_DEFAULT … #define mmNGDC_PGMST_CTRL_DEFAULT … #define mmNGDC_PGSLV_CTRL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2 #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_pcie0_pswuscfg0_cfgdecp #define cfgPSWUSCFG0_0_VENDOR_ID_DEFAULT … #define cfgPSWUSCFG0_0_DEVICE_ID_DEFAULT … #define cfgPSWUSCFG0_0_COMMAND_DEFAULT … #define cfgPSWUSCFG0_0_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_REVISION_ID_DEFAULT … #define cfgPSWUSCFG0_0_PROG_INTERFACE_DEFAULT … #define cfgPSWUSCFG0_0_SUB_CLASS_DEFAULT … #define cfgPSWUSCFG0_0_BASE_CLASS_DEFAULT … #define cfgPSWUSCFG0_0_CACHE_LINE_DEFAULT … #define cfgPSWUSCFG0_0_LATENCY_DEFAULT … #define cfgPSWUSCFG0_0_HEADER_DEFAULT … #define cfgPSWUSCFG0_0_BIST_DEFAULT … #define cfgPSWUSCFG0_0_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define cfgPSWUSCFG0_0_IO_BASE_LIMIT_DEFAULT … #define cfgPSWUSCFG0_0_SECONDARY_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_MEM_BASE_LIMIT_DEFAULT … #define cfgPSWUSCFG0_0_PREF_BASE_LIMIT_DEFAULT … #define cfgPSWUSCFG0_0_PREF_BASE_UPPER_DEFAULT … #define cfgPSWUSCFG0_0_PREF_LIMIT_UPPER_DEFAULT … #define cfgPSWUSCFG0_0_IO_BASE_LIMIT_HI_DEFAULT … #define cfgPSWUSCFG0_0_CAP_PTR_DEFAULT … #define cfgPSWUSCFG0_0_ROM_BASE_ADDR_DEFAULT … #define cfgPSWUSCFG0_0_INTERRUPT_LINE_DEFAULT … #define cfgPSWUSCFG0_0_INTERRUPT_PIN_DEFAULT … #define cfgPSWUSCFG0_0_IRQ_BRIDGE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_EXT_BRIDGE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_VENDOR_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_ADAPTER_ID_W_DEFAULT … #define cfgPSWUSCFG0_0_PMI_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_PMI_CAP_DEFAULT … #define cfgPSWUSCFG0_0_PMI_STATUS_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_CAP_DEFAULT … #define cfgPSWUSCFG0_0_DEVICE_CAP_DEFAULT … #define cfgPSWUSCFG0_0_DEVICE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_DEVICE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LINK_CAP_DEFAULT … #define cfgPSWUSCFG0_0_LINK_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LINK_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_DEVICE_CAP2_DEFAULT … #define cfgPSWUSCFG0_0_DEVICE_CNTL2_DEFAULT … #define cfgPSWUSCFG0_0_DEVICE_STATUS2_DEFAULT … #define cfgPSWUSCFG0_0_LINK_CAP2_DEFAULT … #define cfgPSWUSCFG0_0_LINK_CNTL2_DEFAULT … #define cfgPSWUSCFG0_0_LINK_STATUS2_DEFAULT … #define cfgPSWUSCFG0_0_MSI_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_MSI_MSG_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgPSWUSCFG0_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgPSWUSCFG0_0_MSI_MSG_DATA_DEFAULT … #define cfgPSWUSCFG0_0_MSI_MSG_DATA_64_DEFAULT … #define cfgPSWUSCFG0_0_SSID_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_SSID_CAP_DEFAULT … #define cfgPSWUSCFG0_0_MSI_MAP_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_MSI_MAP_CAP_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_HDR_LOG0_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_HDR_LOG1_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_HDR_LOG2_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_HDR_LOG3_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LINK_CNTL3_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ACS_CAP_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ACS_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_MC_CAP_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_MC_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_MC_ADDR0_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_MC_ADDR1_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_MC_RCV0_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_MC_RCV1_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_LTR_CAP_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ARI_CAP_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ARI_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_L1_PM_SUB_CAP_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ESM_HEADER_1_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ESM_HEADER_2_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ESM_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ESM_CTRL_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_1_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_2_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_3_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_4_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_5_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_6_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_ESM_CAP_7_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_DLF_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_DATA_LINK_FEATURE_CAP_DEFAULT … #define cfgPSWUSCFG0_0_DATA_LINK_FEATURE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_LINK_CAP_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LINK_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LINK_STATUS_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgPSWUSCFG0_0_RTM1_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgPSWUSCFG0_0_RTM2_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_0_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_1_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_2_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_3_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_4_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_5_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_6_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_7_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_8_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_9_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_10_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_11_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_12_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_13_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_14_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_LANE_15_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_MARGINING_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_MARGINING_PORT_CAP_DEFAULT … #define cfgPSWUSCFG0_0_MARGINING_PORT_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_0_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_0_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_1_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_1_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_2_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_2_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_3_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_3_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_4_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_4_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_5_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_5_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_6_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_6_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_7_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_7_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_8_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_8_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_9_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_9_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_10_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_10_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_11_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_11_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_12_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_12_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_13_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_13_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_14_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_14_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_LANE_15_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_LANE_15_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_CCIX_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_CCIX_HEADER_1_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_CCIX_HEADER_2_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_CCIX_CAP_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_CCIX_ESM_REQD_CAP_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_CCIX_ESM_OPTL_CAP_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_CCIX_ESM_STATUS_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_CCIX_ESM_CNTL_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_CCIX_TRANS_CAP_DEFAULT … #define cfgPSWUSCFG0_0_PCIE_CCIX_TRANS_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_STRIDE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TPH_REQR_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TPH_REQR_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CAP_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LINK_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF1_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DLF_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_RTM1_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_RTM2_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_0_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_1_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_2_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_3_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_4_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_5_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_6_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_7_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_8_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_9_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_10_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_11_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_12_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_13_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_14_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_15_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MARGINING_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF2_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SBRN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_FLADJ_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DBESL_DBESLD_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_CAP_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_CAP_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_IDP_INDEX_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_SATA_IDP_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_REQR_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_REQR_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_9_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_10_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_11_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_12_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_13_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_14_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_15_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_16_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_17_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_18_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_19_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_20_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_21_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_22_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_23_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_24_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_25_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_26_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_27_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_28_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_29_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_30_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_31_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_32_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_33_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_34_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_35_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_36_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_37_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_38_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_39_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_40_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_41_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_42_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_43_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_44_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_45_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_46_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_47_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_48_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_49_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_50_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_51_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_52_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_53_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_54_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_55_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_56_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_57_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_58_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_59_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_60_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_61_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_62_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_63_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SBRN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_FLADJ_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_CAP_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_CAP_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_IDP_INDEX_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_SATA_IDP_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_9_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_10_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_11_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_12_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_13_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_14_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_15_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_16_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_17_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_18_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_19_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_20_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_21_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_22_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_23_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_24_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_25_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_26_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_27_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_28_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_29_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_30_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_31_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_32_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_33_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_34_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_35_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_36_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_37_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_38_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_39_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_40_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_41_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_42_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_43_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_44_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_45_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_46_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_47_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_48_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_49_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_50_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_51_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_52_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_53_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_54_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_55_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_56_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_57_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_58_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_59_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_60_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_61_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_62_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_63_DEFAULT … // addressBlock: nbio_nbif0_gdc_GDCDEC #define smnA2S_CNTL_CL0_DEFAULT … #define smnA2S_CNTL_CL1_DEFAULT … #define smnA2S_CNTL3_CL0_DEFAULT … #define smnA2S_CNTL3_CL1_DEFAULT … #define smnA2S_CNTL_SW0_DEFAULT … #define smnA2S_CNTL_SW1_DEFAULT … #define smnA2S_CNTL_SW2_DEFAULT … #define smnA2S_CPLBUF_ALLOC_CNTL_DEFAULT … #define smnA2S_TAG_ALLOC_0_DEFAULT … #define smnA2S_TAG_ALLOC_1_DEFAULT … #define smnA2S_MISC_CNTL_DEFAULT … #define smnNGDC_SDP_PORT_CTRL_DEFAULT … #define smnSHUB_REGS_IF_CTL_DEFAULT … #define smnNGDC_MGCG_CTRL_DEFAULT … #define smnNGDC_RESERVED_0_DEFAULT … #define smnNGDC_RESERVED_1_DEFAULT … #define smnNGDC_SDP_PORT_CTRL_SOCCLK_DEFAULT … #define smnBIF_SDMA0_DOORBELL_RANGE_DEFAULT … #define smnBIF_SDMA1_DOORBELL_RANGE_DEFAULT … #define smnBIF_IH_DOORBELL_RANGE_DEFAULT … #define smnBIF_MMSCH0_DOORBELL_RANGE_DEFAULT … #define smnBIF_ACV_DOORBELL_RANGE_DEFAULT … #define smnBIF_DOORBELL_FENCE_CNTL_DEFAULT … #define smnS2A_MISC_CNTL_DEFAULT … #define smnNGDC_PG_MISC_CTRL_DEFAULT … #define smnNGDC_PGMST_CTRL_DEFAULT … #define smnNGDC_PGSLV_CTRL_DEFAULT … // addressBlock: nbio_nbif0_syshub_mmreg_syshubdirect #define smnSYSHUB_DS_CTRL_SOCCLK_DEFAULT … #define smnSYSHUB_DS_CTRL2_SOCCLK_DEFAULT … #define smnSYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SOCCLK_DEFAULT … #define smnSYSHUB_BGEN_ENHANCEMENT_IMM_EN_SOCCLK_DEFAULT … #define smnSYSHUB_TRANS_IDLE_SOCCLK_DEFAULT … #define smnSYSHUB_HP_TIMER_SOCCLK_DEFAULT … #define smnSYSHUB_MGCG_CTRL_SOCCLK_DEFAULT … #define smnSYSHUB_CPF_DOORBELL_RS_RESET_SOCCLK_DEFAULT … #define smnSYSHUB_SCRATCH_SOCCLK_DEFAULT … #define smnSYSHUB_CL_MASK_SOCCLK_DEFAULT … #define smnSYSHUB_HANG_CNTL_SOCCLK_DEFAULT … #define smnHST_CLK0_SW0_CL0_CNTL_DEFAULT … #define smnHST_CLK0_SW0_CL1_CNTL_DEFAULT … #define smnHST_CLK0_SW0_CL2_CNTL_DEFAULT … #define smnHST_CLK0_SW1_CL0_CNTL_DEFAULT … #define smnHST_CLK0_SW1_CL1_CNTL_DEFAULT … #define smnHST_CLK0_SW1_CL2_CNTL_DEFAULT … #define smnDMA_CLK0_SW0_SYSHUB_QOS_CNTL_DEFAULT … #define smnDMA_CLK0_SW0_CL0_CNTL_DEFAULT … #define smnDMA_CLK0_SW0_CL1_CNTL_DEFAULT … #define smnSYSHUB_DS_CTRL_SHUBCLK_DEFAULT … #define smnSYSHUB_DS_CTRL2_SHUBCLK_DEFAULT … #define smnSYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SHUBCLK_DEFAULT … #define smnSYSHUB_BGEN_ENHANCEMENT_IMM_EN_SHUBCLK_DEFAULT … #define smnSYSHUB_MGCG_CTRL_SHUBCLK_DEFAULT … #define smnSYSHUB_SCRATCH_SHUBCLK_DEFAULT … #define smnSYSHUB_SELECT_SHUBCLK_DEFAULT … #define smnSYSHUB_SCRATCH_LCLK_DEFAULT … #define smnNIC400_0_ASIB_0_FN_MOD_DEFAULT … #define smnNIC400_0_AMIB_0_FN_MOD_BM_ISS_DEFAULT … #define smnNIC400_0_AMIB_1_FN_MOD_BM_ISS_DEFAULT … #define smnNIC400_0_AMIB_2_FN_MOD_BM_ISS_DEFAULT … #define smnNIC400_0_IB_0_FN_MOD_DEFAULT … #define smnNIC400_1_ASIB_0_FN_MOD_DEFAULT … #define smnNIC400_1_AMIB_0_FN_MOD_BM_ISS_DEFAULT … #define smnNIC400_1_AMIB_1_FN_MOD_BM_ISS_DEFAULT … #define smnNIC400_1_AMIB_2_FN_MOD_BM_ISS_DEFAULT … #define smnNIC400_1_IB_0_FN_MOD_DEFAULT … #define smnNIC400_2_AMIB_0_FN_MOD_BM_ISS_DEFAULT … #define smnNIC400_2_ASIB_0_FN_MOD_DEFAULT … #define smnNIC400_2_ASIB_0_QOS_CNTL_DEFAULT … #define smnNIC400_2_ASIB_0_MAX_OT_DEFAULT … #define smnNIC400_2_ASIB_0_MAX_COMB_OT_DEFAULT … #define smnNIC400_2_ASIB_0_AW_P_DEFAULT … #define smnNIC400_2_ASIB_0_AW_B_DEFAULT … #define smnNIC400_2_ASIB_0_AW_R_DEFAULT … #define smnNIC400_2_ASIB_0_AR_P_DEFAULT … #define smnNIC400_2_ASIB_0_AR_B_DEFAULT … #define smnNIC400_2_ASIB_0_AR_R_DEFAULT … #define smnNIC400_2_ASIB_0_TARGET_FC_DEFAULT … #define smnNIC400_2_ASIB_0_KI_FC_DEFAULT … #define smnNIC400_2_ASIB_0_QOS_RANGE_DEFAULT … #define smnNIC400_2_ASIB_1_FN_MOD_DEFAULT … #define smnNIC400_2_ASIB_1_QOS_CNTL_DEFAULT … #define smnNIC400_2_ASIB_1_MAX_OT_DEFAULT … #define smnNIC400_2_ASIB_1_MAX_COMB_OT_DEFAULT … #define smnNIC400_2_ASIB_1_AW_P_DEFAULT … #define smnNIC400_2_ASIB_1_AW_B_DEFAULT … #define smnNIC400_2_ASIB_1_AW_R_DEFAULT … #define smnNIC400_2_ASIB_1_AR_P_DEFAULT … #define smnNIC400_2_ASIB_1_AR_B_DEFAULT … #define smnNIC400_2_ASIB_1_AR_R_DEFAULT … #define smnNIC400_2_ASIB_1_TARGET_FC_DEFAULT … #define smnNIC400_2_ASIB_1_KI_FC_DEFAULT … #define smnNIC400_2_ASIB_1_QOS_RANGE_DEFAULT … #define smnNIC400_2_IB_0_FN_MOD_DEFAULT … // addressBlock: nbio_nbif0_nbif_sion_SIONDEC #define smnSION_CL0_RdRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL0_RdRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL0_RdRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL0_RdRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL0_WrRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL0_WrRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL0_WrRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL0_WrRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL0_Req_BurstTarget_REG0_DEFAULT … #define smnSION_CL0_Req_BurstTarget_REG1_DEFAULT … #define smnSION_CL0_Req_TimeSlot_REG0_DEFAULT … #define smnSION_CL0_Req_TimeSlot_REG1_DEFAULT … #define smnSION_CL0_ReqPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL0_ReqPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL0_DataPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL0_DataPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL0_RdRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL0_RdRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL0_WrRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL0_WrRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL1_RdRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL1_RdRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL1_RdRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL1_RdRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL1_WrRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL1_WrRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL1_WrRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL1_WrRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL1_Req_BurstTarget_REG0_DEFAULT … #define smnSION_CL1_Req_BurstTarget_REG1_DEFAULT … #define smnSION_CL1_Req_TimeSlot_REG0_DEFAULT … #define smnSION_CL1_Req_TimeSlot_REG1_DEFAULT … #define smnSION_CL1_ReqPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL1_ReqPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL1_DataPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL1_DataPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL1_RdRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL1_RdRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL1_WrRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL1_WrRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL2_RdRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL2_RdRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL2_RdRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL2_RdRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL2_WrRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL2_WrRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL2_WrRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL2_WrRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL2_Req_BurstTarget_REG0_DEFAULT … #define smnSION_CL2_Req_BurstTarget_REG1_DEFAULT … #define smnSION_CL2_Req_TimeSlot_REG0_DEFAULT … #define smnSION_CL2_Req_TimeSlot_REG1_DEFAULT … #define smnSION_CL2_ReqPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL2_ReqPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL2_DataPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL2_DataPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL2_RdRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL2_RdRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL2_WrRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL2_WrRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL3_RdRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL3_RdRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL3_RdRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL3_RdRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL3_WrRsp_BurstTarget_REG0_DEFAULT … #define smnSION_CL3_WrRsp_BurstTarget_REG1_DEFAULT … #define smnSION_CL3_WrRsp_TimeSlot_REG0_DEFAULT … #define smnSION_CL3_WrRsp_TimeSlot_REG1_DEFAULT … #define smnSION_CL3_Req_BurstTarget_REG0_DEFAULT … #define smnSION_CL3_Req_BurstTarget_REG1_DEFAULT … #define smnSION_CL3_Req_TimeSlot_REG0_DEFAULT … #define smnSION_CL3_Req_TimeSlot_REG1_DEFAULT … #define smnSION_CL3_ReqPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL3_ReqPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL3_DataPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL3_DataPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL3_RdRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL3_RdRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CL3_WrRspPoolCredit_Alloc_REG0_DEFAULT … #define smnSION_CL3_WrRspPoolCredit_Alloc_REG1_DEFAULT … #define smnSION_CNTL_REG0_DEFAULT … #define smnSION_CNTL_REG1_DEFAULT … // addressBlock: nbio_nbif0_gdc_rst_GDCRST_DEC #define smnSHUB_PF_FLR_RST_DEFAULT … #define smnSHUB_GFX_DRV_VPU_RST_DEFAULT … #define smnSHUB_LINK_RESET_DEFAULT … #define smnSHUB_PF0_VF_FLR_RST_DEFAULT … #define smnSHUB_HARD_RST_CTRL_DEFAULT … #define smnSHUB_SOFT_RST_CTRL_DEFAULT … #define smnSHUB_SDP_PORT_RST_DEFAULT … #define smnSHUB_RST_MISC_TRL_DEFAULT … // addressBlock: nbio_nbif0_gdc_ras_gdc_ras_regblk #define smnGDCL_RAS_CENTRAL_STATUS_DEFAULT … #define smnGDCSOC_RAS_CENTRAL_STATUS_DEFAULT … #define smnGDCSOC_RAS_LEAF0_CTRL_DEFAULT … #define smnGDCSOC_RAS_LEAF1_CTRL_DEFAULT … #define smnGDCSOC_RAS_LEAF2_CTRL_DEFAULT … #define smnGDCSOC_RAS_LEAF3_CTRL_DEFAULT … #define smnGDCSOC_RAS_LEAF4_CTRL_DEFAULT … #define smnGDCSOC_RAS_LEAF5_CTRL_DEFAULT … #define smnGDCSOC_RAS_LEAF2_MISC_CTRL_DEFAULT … #define smnGDCSOC_RAS_LEAF2_MISC_CTRL2_DEFAULT … #define smnGDCSOC_RAS_LEAF0_STATUS_DEFAULT … #define smnGDCSOC_RAS_LEAF1_STATUS_DEFAULT … #define smnGDCSOC_RAS_LEAF2_STATUS_DEFAULT … #define smnGDCSOC_RAS_LEAF3_STATUS_DEFAULT … #define smnGDCSOC_RAS_LEAF4_STATUS_DEFAULT … #define smnGDCSOC_RAS_LEAF5_STATUS_DEFAULT … #define smnGDCSHUB_RAS_CENTRAL_STATUS_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_swds_bifcfgdecp #define smnBIF_CFG_DEV0_SWDS_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_BIST_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_BASE_ADDR_2_DEFAULT … #define smnSUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnIO_BASE_LIMIT_DEFAULT … #define smnSECONDARY_STATUS_DEFAULT … #define smnMEM_BASE_LIMIT_DEFAULT … #define smnPREF_BASE_LIMIT_DEFAULT … #define smnPREF_BASE_UPPER_DEFAULT … #define smnPREF_LIMIT_UPPER_DEFAULT … #define smnIO_BASE_LIMIT_HI_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_INTERRUPT_PIN_DEFAULT … #define smnIRQ_BRIDGE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LINK_STATUS_DEFAULT … #define smnSLOT_CAP_DEFAULT … #define smnSLOT_CNTL_DEFAULT … #define smnSLOT_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LINK_STATUS2_DEFAULT … #define smnSLOT_CAP2_DEFAULT … #define smnSLOT_CNTL2_DEFAULT … #define smnSLOT_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_MSI_MSG_DATA_64_DEFAULT … #define smnSSID_CAP_LIST_DEFAULT … #define smnSSID_CAP_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LINK_CNTL3_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_DLF_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_DATA_LINK_FEATURE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_DATA_LINK_FEATURE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LINK_CAP_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LINK_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LINK_STATUS_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LOCAL_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_RTM1_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_RTM2_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_0_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_1_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_2_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_3_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_4_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_5_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_6_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_7_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_8_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_9_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_10_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_11_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_12_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_13_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_14_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_15_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_PCIE_MARGINING_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_MARGINING_PORT_CAP_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_MARGINING_PORT_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_0_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_0_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_1_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_1_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_2_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_2_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_3_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_3_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_4_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_4_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_5_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_5_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_6_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_6_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_7_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_7_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_8_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_8_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_9_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_9_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_10_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_10_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_11_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_11_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_12_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_12_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_13_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_13_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_14_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_14_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_15_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_SWDS_LANE_15_MARGINING_LANE_STATUS_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC #define smnMM_INDEX_DEFAULT … #define smnMM_DATA_DEFAULT … #define smnMM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_SYSDEC #define smnSYSHUB_INDEX_OVLP_DEFAULT … #define smnSYSHUB_DATA_OVLP_DEFAULT … #define smnPCIE_INDEX_DEFAULT … #define smnPCIE_DATA_DEFAULT … #define smnPCIE_INDEX2_DEFAULT … #define smnPCIE_DATA2_DEFAULT … #define smnSBIOS_SCRATCH_0_DEFAULT … #define smnSBIOS_SCRATCH_1_DEFAULT … #define smnSBIOS_SCRATCH_2_DEFAULT … #define smnSBIOS_SCRATCH_3_DEFAULT … #define smnBIOS_SCRATCH_0_DEFAULT … #define smnBIOS_SCRATCH_1_DEFAULT … #define smnBIOS_SCRATCH_2_DEFAULT … #define smnBIOS_SCRATCH_3_DEFAULT … #define smnBIOS_SCRATCH_4_DEFAULT … #define smnBIOS_SCRATCH_5_DEFAULT … #define smnBIOS_SCRATCH_6_DEFAULT … #define smnBIOS_SCRATCH_7_DEFAULT … #define smnBIOS_SCRATCH_8_DEFAULT … #define smnBIOS_SCRATCH_9_DEFAULT … #define smnBIOS_SCRATCH_10_DEFAULT … #define smnBIOS_SCRATCH_11_DEFAULT … #define smnBIOS_SCRATCH_12_DEFAULT … #define smnBIOS_SCRATCH_13_DEFAULT … #define smnBIOS_SCRATCH_14_DEFAULT … #define smnBIOS_SCRATCH_15_DEFAULT … #define smnBIF_RLC_INTR_CNTL_DEFAULT … #define smnBIF_VCE_INTR_CNTL_DEFAULT … #define smnBIF_UVD_INTR_CNTL_DEFAULT … #define smnGFX_MMIOREG_CAM_ADDR0_DEFAULT … #define smnGFX_MMIOREG_CAM_REMAP_ADDR0_DEFAULT … #define smnGFX_MMIOREG_CAM_ADDR1_DEFAULT … #define smnGFX_MMIOREG_CAM_REMAP_ADDR1_DEFAULT … #define smnGFX_MMIOREG_CAM_ADDR2_DEFAULT … #define smnGFX_MMIOREG_CAM_REMAP_ADDR2_DEFAULT … #define smnGFX_MMIOREG_CAM_ADDR3_DEFAULT … #define smnGFX_MMIOREG_CAM_REMAP_ADDR3_DEFAULT … #define smnGFX_MMIOREG_CAM_ADDR4_DEFAULT … #define smnGFX_MMIOREG_CAM_REMAP_ADDR4_DEFAULT … #define smnGFX_MMIOREG_CAM_ADDR5_DEFAULT … #define smnGFX_MMIOREG_CAM_REMAP_ADDR5_DEFAULT … #define smnGFX_MMIOREG_CAM_ADDR6_DEFAULT … #define smnGFX_MMIOREG_CAM_REMAP_ADDR6_DEFAULT … #define smnGFX_MMIOREG_CAM_ADDR7_DEFAULT … #define smnGFX_MMIOREG_CAM_REMAP_ADDR7_DEFAULT … #define smnGFX_MMIOREG_CAM_CNTL_DEFAULT … #define smnGFX_MMIOREG_CAM_ZERO_CPL_DEFAULT … #define smnGFX_MMIOREG_CAM_ONE_CPL_DEFAULT … #define smnGFX_MMIOREG_CAM_PROGRAMMABLE_CPL_DEFAULT … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 #define smnRCC_STRAP0_RCC_BIF_STRAP0_DEFAULT … #define smnRCC_STRAP0_RCC_BIF_STRAP1_DEFAULT … #define smnRCC_STRAP0_RCC_BIF_STRAP2_DEFAULT … #define smnRCC_STRAP0_RCC_BIF_STRAP3_DEFAULT … #define smnRCC_STRAP0_RCC_BIF_STRAP4_DEFAULT … #define smnRCC_STRAP0_RCC_BIF_STRAP5_DEFAULT … #define smnRCC_STRAP0_RCC_BIF_STRAP6_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_PORT_STRAP0_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_PORT_STRAP1_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_PORT_STRAP2_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_PORT_STRAP3_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_PORT_STRAP4_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_PORT_STRAP5_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_PORT_STRAP6_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_PORT_STRAP7_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_PORT_STRAP8_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_PORT_STRAP9_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF0_STRAP0_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF0_STRAP1_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF0_STRAP13_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF0_STRAP2_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF0_STRAP3_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF0_STRAP4_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF0_STRAP5_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF0_STRAP8_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF0_STRAP9_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF1_STRAP0_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF1_STRAP10_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF1_STRAP11_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF1_STRAP12_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF1_STRAP13_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF1_STRAP2_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF1_STRAP3_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF1_STRAP4_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF1_STRAP5_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF1_STRAP6_DEFAULT … #define smnRCC_STRAP0_RCC_DEV0_EPF1_STRAP7_DEFAULT … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 #define smnRCC_EP_DEV0_0_EP_PCIE_SCRATCH_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_INT_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_INT_STATUS_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_RX_CNTL2_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_BUS_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_CFG_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL_DEFAULT … #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_STRAP_MISC_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_STRAP_MISC2_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_PME_CONTROL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIEP_RESERVED_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_TX_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_ERR_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_RX_CNTL_DEFAULT … #define smnRCC_EP_DEV0_0_EP_PCIE_LC_SPEED_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 #define smnRCC_DWN_DEV0_0_DN_PCIE_RESERVED_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_SCRATCH_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_CONFIG_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_RX_CNTL2_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_BUS_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_CFG_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_STRAP_F0_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC_DEFAULT … #define smnRCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC2_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 #define smnRCC_DWNP_DEV0_0_PCIE_ERR_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_0_PCIE_RX_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_0_PCIE_LC_CNTL2_DEFAULT … #define smnRCC_DWNP_DEV0_0_PCIEP_STRAP_MISC_DEFAULT … #define smnRCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 #define smnRCC_ERR_INT_CNTL_DEFAULT … #define smnRCC_BACO_CNTL_MISC_DEFAULT … #define smnRCC_RESET_EN_DEFAULT … #define smnRCC_DEV0_0_RCC_VDM_SUPPORT_DEFAULT … #define smnRCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0_DEFAULT … #define smnRCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1_DEFAULT … #define smnRCC_GPUIOV_REGION_DEFAULT … #define smnRCC_PEER_REG_RANGE0_DEFAULT … #define smnRCC_PEER_REG_RANGE1_DEFAULT … #define smnRCC_DEV0_0_RCC_BUS_CNTL_DEFAULT … #define smnRCC_CONFIG_CNTL_DEFAULT … #define smnRCC_CONFIG_F0_BASE_DEFAULT … #define smnRCC_CONFIG_APER_SIZE_DEFAULT … #define smnRCC_CONFIG_REG_APER_SIZE_DEFAULT … #define smnRCC_XDMA_LO_DEFAULT … #define smnRCC_XDMA_HI_DEFAULT … #define smnRCC_DEV0_0_RCC_FEATURES_CONTROL_MISC_DEFAULT … #define smnRCC_BUSNUM_CNTL1_DEFAULT … #define smnRCC_BUSNUM_LIST0_DEFAULT … #define smnRCC_BUSNUM_LIST1_DEFAULT … #define smnRCC_BUSNUM_CNTL2_DEFAULT … #define smnRCC_CAPTURE_HOST_BUSNUM_DEFAULT … #define smnRCC_HOST_BUSNUM_DEFAULT … #define smnRCC_PEER0_FB_OFFSET_HI_DEFAULT … #define smnRCC_PEER0_FB_OFFSET_LO_DEFAULT … #define smnRCC_PEER1_FB_OFFSET_HI_DEFAULT … #define smnRCC_PEER1_FB_OFFSET_LO_DEFAULT … #define smnRCC_PEER2_FB_OFFSET_HI_DEFAULT … #define smnRCC_PEER2_FB_OFFSET_LO_DEFAULT … #define smnRCC_PEER3_FB_OFFSET_HI_DEFAULT … #define smnRCC_PEER3_FB_OFFSET_LO_DEFAULT … #define smnRCC_DEVFUNCNUM_LIST0_DEFAULT … #define smnRCC_DEVFUNCNUM_LIST1_DEFAULT … #define smnRCC_DEV0_0_RCC_DEV0_LINK_CNTL_DEFAULT … #define smnRCC_DEV0_0_RCC_CMN_LINK_CNTL_DEFAULT … #define smnRCC_DEV0_0_RCC_EP_REQUESTERID_RESTORE_DEFAULT … #define smnRCC_DEV0_0_RCC_LTR_LSWITCH_CNTL_DEFAULT … #define smnRCC_DEV0_0_RCC_MH_ARB_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 #define smnCC_BIF_BX_STRAP0_DEFAULT … #define smnCC_BIF_BX_PINSTRAP0_DEFAULT … #define smnBIF_MM_INDACCESS_CNTL_DEFAULT … #define smnBUS_CNTL_DEFAULT … #define smnBIF_SCRATCH0_DEFAULT … #define smnBIF_SCRATCH1_DEFAULT … #define smnBX_RESET_EN_DEFAULT … #define smnMM_CFGREGS_CNTL_DEFAULT … #define smnBX_RESET_CNTL_DEFAULT … #define smnINTERRUPT_CNTL_DEFAULT … #define smnINTERRUPT_CNTL2_DEFAULT … #define smnCLKREQB_PAD_CNTL_DEFAULT … #define smnBIF_FEATURES_CONTROL_MISC_DEFAULT … #define smnBIF_DOORBELL_CNTL_DEFAULT … #define smnBIF_DOORBELL_INT_CNTL_DEFAULT … #define smnBIF_FB_EN_DEFAULT … #define smnBIF_INTR_CNTL_DEFAULT … #define smnBIF_MST_TRANS_PENDING_VF_DEFAULT … #define smnBIF_SLV_TRANS_PENDING_VF_DEFAULT … #define smnBACO_CNTL_DEFAULT … #define smnBIF_BACO_EXIT_TIME0_DEFAULT … #define smnBIF_BACO_EXIT_TIMER1_DEFAULT … #define smnBIF_BACO_EXIT_TIMER2_DEFAULT … #define smnBIF_BACO_EXIT_TIMER3_DEFAULT … #define smnBIF_BACO_EXIT_TIMER4_DEFAULT … #define smnMEM_TYPE_CNTL_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_CNTL_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_0_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_1_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_2_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_3_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_4_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_5_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_6_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_7_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_8_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_9_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_10_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_11_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_12_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_13_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_14_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_15_DEFAULT … #define smnREMAP_HDP_MEM_FLUSH_CNTL_DEFAULT … #define smnREMAP_HDP_REG_FLUSH_CNTL_DEFAULT … #define smnBIF_RB_CNTL_DEFAULT … #define smnBIF_RB_BASE_DEFAULT … #define smnBIF_RB_RPTR_DEFAULT … #define smnBIF_RB_WPTR_DEFAULT … #define smnBIF_RB_WPTR_ADDR_HI_DEFAULT … #define smnBIF_RB_WPTR_ADDR_LO_DEFAULT … #define smnMAILBOX_INDEX_DEFAULT … #define smnBIF_MP1_INTR_CTRL_DEFAULT … #define smnBIF_UVD_GPUIOV_CFG_SIZE_DEFAULT … #define smnBIF_VCE_GPUIOV_CFG_SIZE_DEFAULT … #define smnBIF_GFX_SDMA_GPUIOV_CFG_SIZE_DEFAULT … #define smnBIF_PERSTB_PAD_CNTL_DEFAULT … #define smnBIF_PX_EN_PAD_CNTL_DEFAULT … #define smnBIF_REFPADKIN_PAD_CNTL_DEFAULT … #define smnBIF_CLKREQB_PAD_CNTL_DEFAULT … #define smnBIF_PWRBRK_PAD_CNTL_DEFAULT … #define smnBIF_WAKEB_PAD_CNTL_DEFAULT … #define smnBIF_VAUX_PRESENT_PAD_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 #define smnBIF_BME_STATUS_DEFAULT … #define smnBIF_ATOMIC_ERR_LOG_DEFAULT … #define smnDOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define smnDOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define smnDOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define smnHDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define smnHDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define smnGPU_HDP_FLUSH_REQ_DEFAULT … #define smnGPU_HDP_FLUSH_DONE_DEFAULT … #define smnBIF_TRANS_PENDING_DEFAULT … #define smnNBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define smnMAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define smnMAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define smnMAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define smnMAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define smnMAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define smnMAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define smnMAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define smnMAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define smnMAILBOX_CONTROL_DEFAULT … #define smnMAILBOX_INT_CNTL_DEFAULT … #define smnBIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_shadow_reg_shadowdec #define smnSHADOW_COMMAND_DEFAULT … #define smnSHADOW_BASE_ADDR_1_DEFAULT … #define smnSHADOW_BASE_ADDR_2_DEFAULT … #define smnSHADOW_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define smnSHADOW_IO_BASE_LIMIT_DEFAULT … #define smnSHADOW_MEM_BASE_LIMIT_DEFAULT … #define smnSHADOW_PREF_BASE_LIMIT_DEFAULT … #define smnSHADOW_PREF_BASE_UPPER_DEFAULT … #define smnSHADOW_PREF_LIMIT_UPPER_DEFAULT … #define smnSHADOW_IO_BASE_LIMIT_HI_DEFAULT … #define smnSHADOW_IRQ_BRIDGE_CNTL_DEFAULT … #define smnSUC_INDEX_DEFAULT … #define smnSUC_DATA_DEFAULT … // addressBlock: nbio_nbif0_rcc_strap_rcc_strap_internal #define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP0_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP1_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP2_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP3_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP4_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP5_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP6_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP7_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP8_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP9_DEFAULT … #define smnRCC_DEV1_PORT_STRAP0_DEFAULT … #define smnRCC_DEV1_PORT_STRAP1_DEFAULT … #define smnRCC_DEV1_PORT_STRAP2_DEFAULT … #define smnRCC_DEV1_PORT_STRAP3_DEFAULT … #define smnRCC_DEV1_PORT_STRAP4_DEFAULT … #define smnRCC_DEV1_PORT_STRAP5_DEFAULT … #define smnRCC_DEV1_PORT_STRAP6_DEFAULT … #define smnRCC_DEV1_PORT_STRAP7_DEFAULT … #define smnRCC_DEV1_PORT_STRAP8_DEFAULT … #define smnRCC_DEV1_PORT_STRAP9_DEFAULT … #define smnRCC_DEV2_PORT_STRAP0_DEFAULT … #define smnRCC_DEV2_PORT_STRAP1_DEFAULT … #define smnRCC_DEV2_PORT_STRAP2_DEFAULT … #define smnRCC_DEV2_PORT_STRAP3_DEFAULT … #define smnRCC_DEV2_PORT_STRAP4_DEFAULT … #define smnRCC_DEV2_PORT_STRAP5_DEFAULT … #define smnRCC_DEV2_PORT_STRAP6_DEFAULT … #define smnRCC_DEV2_PORT_STRAP7_DEFAULT … #define smnRCC_DEV2_PORT_STRAP8_DEFAULT … #define smnRCC_DEV2_PORT_STRAP9_DEFAULT … #define smnRCC_STRAP1_RCC_BIF_STRAP0_DEFAULT … #define smnRCC_STRAP1_RCC_BIF_STRAP1_DEFAULT … #define smnRCC_STRAP1_RCC_BIF_STRAP2_DEFAULT … #define smnRCC_STRAP1_RCC_BIF_STRAP3_DEFAULT … #define smnRCC_STRAP1_RCC_BIF_STRAP4_DEFAULT … #define smnRCC_STRAP1_RCC_BIF_STRAP5_DEFAULT … #define smnRCC_STRAP1_RCC_BIF_STRAP6_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP0_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP1_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP2_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP3_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP4_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP5_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP8_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP9_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP13_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP0_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP2_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP3_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP4_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP5_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP6_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP7_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP10_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP11_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP12_DEFAULT … #define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP13_DEFAULT … #define smnRCC_DEV0_EPF2_STRAP0_DEFAULT … #define smnRCC_DEV0_EPF2_STRAP2_DEFAULT … #define smnRCC_DEV0_EPF2_STRAP3_DEFAULT … #define smnRCC_DEV0_EPF2_STRAP4_DEFAULT … #define smnRCC_DEV0_EPF2_STRAP5_DEFAULT … #define smnRCC_DEV0_EPF2_STRAP6_DEFAULT … #define smnRCC_DEV0_EPF2_STRAP7_DEFAULT … #define smnRCC_DEV0_EPF2_STRAP13_DEFAULT … #define smnRCC_DEV0_EPF3_STRAP0_DEFAULT … #define smnRCC_DEV0_EPF3_STRAP2_DEFAULT … #define smnRCC_DEV0_EPF3_STRAP3_DEFAULT … #define smnRCC_DEV0_EPF3_STRAP4_DEFAULT … #define smnRCC_DEV0_EPF3_STRAP5_DEFAULT … #define smnRCC_DEV0_EPF3_STRAP6_DEFAULT … #define smnRCC_DEV0_EPF3_STRAP7_DEFAULT … #define smnRCC_DEV0_EPF3_STRAP13_DEFAULT … #define smnRCC_DEV0_EPF4_STRAP0_DEFAULT … #define smnRCC_DEV0_EPF4_STRAP2_DEFAULT … #define smnRCC_DEV0_EPF4_STRAP3_DEFAULT … #define smnRCC_DEV0_EPF4_STRAP4_DEFAULT … #define smnRCC_DEV0_EPF4_STRAP5_DEFAULT … #define smnRCC_DEV0_EPF4_STRAP6_DEFAULT … #define smnRCC_DEV0_EPF4_STRAP7_DEFAULT … #define smnRCC_DEV0_EPF4_STRAP13_DEFAULT … #define smnRCC_DEV0_EPF5_STRAP0_DEFAULT … #define smnRCC_DEV0_EPF5_STRAP2_DEFAULT … #define smnRCC_DEV0_EPF5_STRAP3_DEFAULT … #define smnRCC_DEV0_EPF5_STRAP4_DEFAULT … #define smnRCC_DEV0_EPF5_STRAP5_DEFAULT … #define smnRCC_DEV0_EPF5_STRAP6_DEFAULT … #define smnRCC_DEV0_EPF5_STRAP7_DEFAULT … #define smnRCC_DEV0_EPF5_STRAP13_DEFAULT … #define smnRCC_DEV0_EPF6_STRAP0_DEFAULT … #define smnRCC_DEV0_EPF6_STRAP2_DEFAULT … #define smnRCC_DEV0_EPF6_STRAP3_DEFAULT … #define smnRCC_DEV0_EPF6_STRAP4_DEFAULT … #define smnRCC_DEV0_EPF6_STRAP5_DEFAULT … #define smnRCC_DEV0_EPF6_STRAP6_DEFAULT … #define smnRCC_DEV0_EPF6_STRAP13_DEFAULT … #define smnRCC_DEV1_EPF0_STRAP0_DEFAULT … #define smnRCC_DEV1_EPF0_STRAP2_DEFAULT … #define smnRCC_DEV1_EPF0_STRAP3_DEFAULT … #define smnRCC_DEV1_EPF0_STRAP4_DEFAULT … #define smnRCC_DEV1_EPF0_STRAP5_DEFAULT … #define smnRCC_DEV1_EPF0_STRAP6_DEFAULT … #define smnRCC_DEV1_EPF0_STRAP7_DEFAULT … #define smnRCC_DEV1_EPF0_STRAP13_DEFAULT … #define smnRCC_DEV2_EPF0_STRAP0_DEFAULT … #define smnRCC_DEV2_EPF0_STRAP2_DEFAULT … #define smnRCC_DEV2_EPF0_STRAP3_DEFAULT … #define smnRCC_DEV2_EPF0_STRAP4_DEFAULT … #define smnRCC_DEV2_EPF0_STRAP5_DEFAULT … #define smnRCC_DEV2_EPF0_STRAP6_DEFAULT … #define smnRCC_DEV2_EPF0_STRAP7_DEFAULT … #define smnRCC_DEV2_EPF0_STRAP13_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_RCCPORTDEC #define smnRCC_DEV0_1_RCC_VDM_SUPPORT_DEFAULT … #define smnRCC_DEV0_1_RCC_BUS_CNTL_DEFAULT … #define smnRCC_DEV0_1_RCC_FEATURES_CONTROL_MISC_DEFAULT … #define smnRCC_DEV0_1_RCC_DEV0_LINK_CNTL_DEFAULT … #define smnRCC_DEV0_1_RCC_CMN_LINK_CNTL_DEFAULT … #define smnRCC_DEV0_1_RCC_EP_REQUESTERID_RESTORE_DEFAULT … #define smnRCC_DEV0_1_RCC_LTR_LSWITCH_CNTL_DEFAULT … #define smnRCC_DEV0_1_RCC_MH_ARB_CNTL_DEFAULT … #define smnRCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0_DEFAULT … #define smnRCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1_DEFAULT … // addressBlock: nbio_nbif0_rcc_ep_dev0_RCCPORTDEC #define smnRCC_EP_DEV0_1_EP_PCIE_SCRATCH_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_INT_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_INT_STATUS_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_RX_CNTL2_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_BUS_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_CFG_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_STRAP_MISC_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_STRAP_MISC2_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_PME_CONTROL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIEP_RESERVED_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_TX_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_ERR_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_RX_CNTL_DEFAULT … #define smnRCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwn_dev0_RCCPORTDEC #define smnRCC_DWN_DEV0_1_DN_PCIE_RESERVED_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_SCRATCH_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_CONFIG_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_RX_CNTL2_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_STRAP_F0_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC_DEFAULT … #define smnRCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC2_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_RCCPORTDEC #define smnRCC_DWNP_DEV0_1_PCIE_ERR_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_1_PCIE_RX_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL_DEFAULT … #define smnRCC_DWNP_DEV0_1_PCIE_LC_CNTL2_DEFAULT … #define smnRCC_DWNP_DEV0_1_PCIEP_STRAP_MISC_DEFAULT … #define smnRCC_DWNP_DEV0_1_LTR_MSG_INFO_FROM_EP_DEFAULT … // addressBlock: nbio_nbif0_bif_misc_bif_misc_regblk #define smnMISC_SCRATCH_DEFAULT … #define smnINTR_LINE_POLARITY_DEFAULT … #define smnINTR_LINE_ENABLE_DEFAULT … #define smnOUTSTANDING_VC_ALLOC_DEFAULT … #define smnBIFC_MISC_CTRL0_DEFAULT … #define smnBIFC_MISC_CTRL1_DEFAULT … #define smnBIFC_BME_ERR_LOG_DEFAULT … #define smnBIFC_RCCBIH_BME_ERR_LOG0_DEFAULT … #define smnBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1_DEFAULT … #define smnBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3_DEFAULT … #define smnBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5_DEFAULT … #define smnBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7_DEFAULT … #define smnBIFC_DMA_ATTR_CNTL2_DEV0_DEFAULT … #define smnBME_DUMMY_CNTL_0_DEFAULT … #define smnBIFC_THT_CNTL_DEFAULT … #define smnBIFC_HSTARB_CNTL_DEFAULT … #define smnBIFC_GSI_CNTL_DEFAULT … #define smnBIFC_PCIEFUNC_CNTL_DEFAULT … #define smnBIFC_PASID_CHECK_DIS_DEFAULT … #define smnBIFC_SDP_CNTL_0_DEFAULT … #define smnBIFC_SDP_CNTL_1_DEFAULT … #define smnBIFC_PASID_STS_DEFAULT … #define smnBIFC_ATHUB_ACT_CNTL_DEFAULT … #define smnBIFC_PERF_CNTL_0_DEFAULT … #define smnBIFC_PERF_CNTL_1_DEFAULT … #define smnBIFC_PERF_CNT_MMIO_RD_DEFAULT … #define smnBIFC_PERF_CNT_MMIO_WR_DEFAULT … #define smnBIFC_PERF_CNT_DMA_RD_DEFAULT … #define smnBIFC_PERF_CNT_DMA_WR_DEFAULT … #define smnNBIF_REGIF_ERRSET_CTRL_DEFAULT … #define smnNBIF_PGMST_CTRL_DEFAULT … #define smnNBIF_PGSLV_CTRL_DEFAULT … #define smnNBIF_PG_MISC_CTRL_DEFAULT … #define smnSMN_MST_EP_CNTL3_DEFAULT … #define smnSMN_MST_EP_CNTL4_DEFAULT … #define smnSMN_MST_CNTL1_DEFAULT … #define smnSMN_MST_EP_CNTL5_DEFAULT … #define smnBIF_SELFRING_BUFFER_VID_DEFAULT … #define smnBIF_SELFRING_VECTOR_CNTL_DEFAULT … #define smnNBIF_STRAP_WRITE_CTRL_DEFAULT … #define smnNBIF_INTX_DSTATE_MISC_CNTL_DEFAULT … #define smnNBIF_PENDING_MISC_CNTL_DEFAULT … #define smnBIF_GMI_WRR_WEIGHT_DEFAULT … #define smnBIF_GMI_WRR_WEIGHT2_DEFAULT … #define smnBIF_GMI_WRR_WEIGHT3_DEFAULT … #define smnNBIF_PWRBRK_REQUEST_DEFAULT … #define smnBIF_ATOMIC_ERR_LOG_DEV0_F0_DEFAULT … #define smnBIF_ATOMIC_ERR_LOG_DEV0_F1_DEFAULT … #define smnBIF_ATOMIC_ERR_LOG_DEV0_F2_DEFAULT … #define smnBIF_ATOMIC_ERR_LOG_DEV0_F3_DEFAULT … #define smnBIF_ATOMIC_ERR_LOG_DEV0_F4_DEFAULT … #define smnBIF_ATOMIC_ERR_LOG_DEV0_F5_DEFAULT … #define smnBIF_ATOMIC_ERR_LOG_DEV0_F6_DEFAULT … #define smnBIF_ATOMIC_ERR_LOG_DEV0_F7_DEFAULT … #define smnBIF_DMA_MP4_ERR_LOG_DEFAULT … #define smnBIF_PASID_ERR_LOG_DEFAULT … #define smnBIF_PASID_ERR_CLR_DEFAULT … #define smnNBIF_VWIRE_CTRL_DEFAULT … #define smnNBIF_SMN_VWR_VCHG_DIS_CTRL_DEFAULT … #define smnNBIF_SMN_VWR_VCHG_RST_CTRL0_DEFAULT … #define smnNBIF_SMN_VWR_VCHG_TRIG_DEFAULT … #define smnNBIF_SMN_VWR_WTRIG_CNTL_DEFAULT … #define smnNBIF_SMN_VWR_VCHG_DIS_CTRL_1_DEFAULT … #define smnNBIF_MGCG_CTRL_LCLK_DEFAULT … #define smnNBIF_DS_CTRL_LCLK_DEFAULT … #define smnSMN_MST_CNTL0_DEFAULT … #define smnSMN_MST_EP_CNTL1_DEFAULT … #define smnSMN_MST_EP_CNTL2_DEFAULT … #define smnNBIF_SDP_VWR_VCHG_DIS_CTRL_DEFAULT … #define smnNBIF_SDP_VWR_VCHG_RST_CTRL0_DEFAULT … #define smnNBIF_SDP_VWR_VCHG_RST_CTRL1_DEFAULT … #define smnNBIF_SDP_VWR_VCHG_TRIG_DEFAULT … #define smnBIFC_A2S_SDP_PORT_CTRL_DEFAULT … #define smnBIFC_A2S_CNTL_SW0_DEFAULT … #define smnBIFC_A2S_MISC_CNTL_DEFAULT … #define smnBIFC_A2S_TAG_ALLOC_0_DEFAULT … #define smnBIFC_A2S_TAG_ALLOC_1_DEFAULT … #define smnBIFC_A2S_CNTL_CL0_DEFAULT … #define smnBIFC_A2S_CPLBUF_ALLOC_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_amdgfx_RCCPFCDEC #define smnRCC_PFC_AMDGFX_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_AMDGFX_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_amdgfxaz_RCCPFCDEC #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_usb_RCCPFCDEC #define smnRCC_PFC_USB_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_USB_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_USB_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_pfc_pd_controller_RCCPFCDEC #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_LTR_CNTL_DEFAULT … #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_PME_RESTORE_DEFAULT … #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_0_DEFAULT … #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_1_DEFAULT … #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_2_DEFAULT … #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_3_DEFAULT … #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_4_DEFAULT … #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_5_DEFAULT … #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_AUXPWR_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_rst_bif_rst_regblk #define smnHARD_RST_CTRL_DEFAULT … #define smnSELF_SOFT_RST_DEFAULT … #define smnBIF_GFX_DRV_VPU_RST_DEFAULT … #define smnBIF_RST_MISC_CTRL_DEFAULT … #define smnBIF_RST_MISC_CTRL2_DEFAULT … #define smnBIF_RST_MISC_CTRL3_DEFAULT … #define smnBIF_RST_GFXVF_FLR_IDLE_DEFAULT … #define smnDEV0_PF0_FLR_RST_CTRL_DEFAULT … #define smnDEV0_PF1_FLR_RST_CTRL_DEFAULT … #define smnDEV0_PF2_FLR_RST_CTRL_DEFAULT … #define smnDEV0_PF3_FLR_RST_CTRL_DEFAULT … #define smnDEV0_PF4_FLR_RST_CTRL_DEFAULT … #define smnDEV0_PF5_FLR_RST_CTRL_DEFAULT … #define smnDEV0_PF6_FLR_RST_CTRL_DEFAULT … #define smnDEV0_PF7_FLR_RST_CTRL_DEFAULT … #define smnBIF_INST_RESET_INTR_STS_DEFAULT … #define smnBIF_PF_FLR_INTR_STS_DEFAULT … #define smnBIF_D3HOTD0_INTR_STS_DEFAULT … #define smnBIF_POWER_INTR_STS_DEFAULT … #define smnBIF_PF_DSTATE_INTR_STS_DEFAULT … #define smnSELF_SOFT_RST_2_DEFAULT … #define smnBIF_PF0_VF_FLR_INTR_STS_DEFAULT … #define smnBIF_INST_RESET_INTR_MASK_DEFAULT … #define smnBIF_PF_FLR_INTR_MASK_DEFAULT … #define smnBIF_D3HOTD0_INTR_MASK_DEFAULT … #define smnBIF_POWER_INTR_MASK_DEFAULT … #define smnBIF_PF_DSTATE_INTR_MASK_DEFAULT … #define smnBIF_PF0_VF_FLR_INTR_MASK_DEFAULT … #define smnBIF_PF_FLR_RST_DEFAULT … #define smnBIF_PF0_VF_FLR_RST_DEFAULT … #define smnBIF_DEV0_PF0_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV0_PF1_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV0_PF2_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV0_PF3_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV0_PF4_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV0_PF5_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV0_PF6_DSTATE_VALUE_DEFAULT … #define smnBIF_DEV0_PF7_DSTATE_VALUE_DEFAULT … #define smnDEV0_PF0_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV0_PF1_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV0_PF2_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV0_PF3_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV0_PF4_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV0_PF5_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV0_PF6_D3HOTD0_RST_CTRL_DEFAULT … #define smnDEV0_PF7_D3HOTD0_RST_CTRL_DEFAULT … #define smnBIF_PORT0_DSTATE_VALUE_DEFAULT … #define smnBIF_USB_SHUB_RS_RESET_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_ras_bif_ras_regblk #define smnBIFL_RAS_CENTRAL_CNTL_DEFAULT … #define smnBIFL_RAS_CENTRAL_STATUS_DEFAULT … #define smnBIFL_RAS_LEAF0_CTRL_DEFAULT … #define smnBIFL_RAS_LEAF1_CTRL_DEFAULT … #define smnBIFL_RAS_LEAF2_CTRL_DEFAULT … #define smnBIFL_RAS_LEAF3_CTRL_DEFAULT … #define smnBIFL_RAS_LEAF4_CTRL_DEFAULT … #define smnBIFL_RAS_LEAF0_STATUS_DEFAULT … #define smnBIFL_RAS_LEAF1_STATUS_DEFAULT … #define smnBIFL_RAS_LEAF2_STATUS_DEFAULT … #define smnBIFL_RAS_LEAF3_STATUS_DEFAULT … #define smnBIFL_RAS_LEAF4_STATUS_DEFAULT … #define smnBIFL_IOHUB_RAS_IH_CNTL_DEFAULT … #define smnBIFL_RAS_VWR_FROM_IOHUB_DEFAULT … // addressBlock: nbio_nbif0_bif_swus_SUMDEC #define smnSUM_INDEX_DEFAULT … #define smnSUM_DATA_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LINK_CNTL3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PASID_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_MC_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_MC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_MC_RCV0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_MC_RCV1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_LTR_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_ARI_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_INITIAL_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_TOTAL_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_NUM_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_FUNC_DEP_LINK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_STRIDE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_DLF_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LINK_CAP_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LINK_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LINK_STATUS_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LOCAL_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_RTM1_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_RTM2_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_0_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_1_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_2_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_3_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_4_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_5_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_6_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_7_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_8_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_9_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_10_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_11_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_12_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_13_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_14_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_15_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_MARGINING_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MARGINING_PORT_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_MARGINING_PORT_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_0_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_0_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_1_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_1_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_2_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_2_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_3_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_3_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_4_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_4_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_5_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_5_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_6_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_6_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_7_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_7_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_8_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_8_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_9_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_9_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_10_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_10_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_11_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_11_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_12_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_12_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_13_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_13_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_14_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_14_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_15_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_LANE_15_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp #define smnBIF_CFG_DEV0_EPF1_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PORT_VC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PORT_VC_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LINK_CNTL3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PASID_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PASID_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_MC_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_MC_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_MC_ADDR0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_MC_ADDR1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_MC_RCV0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_MC_RCV1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_LTR_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_ARI_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_INITIAL_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_TOTAL_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_NUM_VFS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_FUNC_DEP_LINK_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_STRIDE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_SYSTEM_PAGE_SIZE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_TPH_REQR_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_TPH_REQR_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_DLF_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LINK_CAP_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LINK_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LINK_STATUS_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LOCAL_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_RTM1_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_RTM2_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_0_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_1_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_2_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_3_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_4_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_5_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_6_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_7_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_8_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_9_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_10_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_11_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_12_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_13_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_14_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_15_EQUALIZATION_CNTL_16GT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_MARGINING_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MARGINING_PORT_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_MARGINING_PORT_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_0_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_0_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_1_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_1_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_2_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_2_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_3_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_3_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_4_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_4_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_5_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_5_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_6_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_6_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_7_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_7_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_8_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_8_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_9_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_9_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_10_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_10_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_11_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_11_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_12_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_12_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_13_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_13_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_14_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_14_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_15_MARGINING_LANE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_LANE_15_MARGINING_LANE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7_DEFAULT … #define smnBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp #define smnBIF_CFG_DEV0_EPF2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_SBRN_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_FLADJ_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_PASID_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_PASID_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_ARI_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_REQR_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_REQR_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_8_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_9_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_10_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_11_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_12_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_13_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_14_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_15_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_16_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_17_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_18_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_19_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_20_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_21_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_22_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_23_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_24_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_25_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_26_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_27_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_28_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_29_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_30_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_31_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_32_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_33_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_34_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_35_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_36_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_37_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_38_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_39_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_40_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_41_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_42_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_43_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_44_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_45_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_46_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_47_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_48_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_49_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_50_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_51_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_52_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_53_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_54_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_55_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_56_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_57_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_58_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_59_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_60_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_61_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_62_DEFAULT … #define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_63_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp #define smnBIF_CFG_DEV0_EPF3_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_VENDOR_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_ADAPTER_ID_W_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PMI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PMI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_SBRN_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_FLADJ_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_DBESL_DBESLD_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_SATA_CAP_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_SATA_CAP_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_SATA_IDP_INDEX_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_SATA_IDP_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_BAR1_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_BAR1_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_BAR2_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_BAR2_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_BAR3_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_BAR3_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_BAR4_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_BAR4_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_BAR5_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_BAR5_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_BAR6_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_BAR6_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_ACS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_PASID_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_PASID_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_ARI_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_REQR_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_REQR_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_0_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_7_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_8_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_9_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_10_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_11_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_12_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_13_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_14_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_15_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_16_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_17_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_18_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_19_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_20_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_21_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_22_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_23_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_24_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_25_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_26_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_27_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_28_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_29_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_30_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_31_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_32_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_33_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_34_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_35_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_36_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_37_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_38_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_39_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_40_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_41_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_42_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_43_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_44_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_45_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_46_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_47_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_48_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_49_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_50_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_51_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_52_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_53_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_54_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_55_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_56_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_57_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_58_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_59_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_60_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_61_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_62_DEFAULT … #define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_63_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf0_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF0_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf1_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF1_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf2_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF2_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf3_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF3_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf4_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF4_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf5_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF5_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf6_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF6_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf7_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF7_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf8_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF8_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf9_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF9_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf10_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF10_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf11_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF11_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf12_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF12_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf13_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF13_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf14_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF14_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf15_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF15_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf16_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF16_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf17_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF17_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf18_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF18_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf19_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF19_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf20_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF20_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf21_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF21_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf22_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF22_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf23_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF23_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf24_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF24_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf25_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF25_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf26_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF26_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf27_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF27_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf28_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF28_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf29_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF29_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf30_bifcfgdecp #define smnBIF_CFG_DEV0_EPF0_VF30_VENDOR_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_DEVICE_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_COMMAND_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_REVISION_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PROG_INTERFACE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_SUB_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_BASE_CLASS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_CACHE_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_HEADER_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_BIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_BASE_ADDR_1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_BASE_ADDR_2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_BASE_ADDR_3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_BASE_ADDR_4_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_BASE_ADDR_5_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_BASE_ADDR_6_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_CARDBUS_CIS_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_ADAPTER_ID_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_ROM_BASE_ADDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_CAP_PTR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_INTERRUPT_LINE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_INTERRUPT_PIN_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MIN_GRANT_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MAX_LATENCY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_DEVICE_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_DEVICE_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_DEVICE_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_LINK_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_LINK_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_LINK_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_DEVICE_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_DEVICE_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_DEVICE_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_LINK_CAP2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_LINK_CNTL2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_LINK_STATUS2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MSI_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MSI_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MSI_MSG_ADDR_LO_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MSI_MSG_ADDR_HI_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MSI_MSG_DATA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MSI_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MSI_MSG_DATA_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MSI_MASK_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MSI_PENDING_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MSI_PENDING_64_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MSIX_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MSIX_MSG_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MSIX_TABLE_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_MSIX_PBA_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_UNCORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_CORR_ERR_STATUS_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_CORR_ERR_MASK_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_HDR_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_HDR_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_HDR_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_HDR_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ATS_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ATS_CNTL_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ARI_CAP_DEFAULT … #define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_0_usb_MSIXTDEC #define smnPCIEMSIX_VECT0_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT0_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT0_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT0_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT1_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT1_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT1_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT1_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT2_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT2_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT2_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT2_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT3_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT3_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT3_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT3_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT4_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT4_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT4_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT4_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT5_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT5_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT5_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT5_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT6_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT6_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT6_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT6_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT7_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT7_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT7_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT7_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT8_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT8_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT8_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT8_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT9_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT9_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT9_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT9_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT10_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT10_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT10_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT10_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT11_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT11_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT11_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT11_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT12_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT12_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT12_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT12_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT13_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT13_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT13_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT13_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT14_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT14_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT14_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT14_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT15_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT15_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT15_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT15_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT16_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT16_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT16_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT16_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT17_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT17_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT17_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT17_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT18_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT18_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT18_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT18_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT19_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT19_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT19_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT19_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT20_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT20_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT20_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT20_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT21_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT21_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT21_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT21_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT22_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT22_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT22_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT22_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT23_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT23_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT23_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT23_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT24_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT24_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT24_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT24_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT25_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT25_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT25_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT25_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT26_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT26_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT26_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT26_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT27_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT27_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT27_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT27_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT28_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT28_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT28_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT28_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT29_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT29_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT29_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT29_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT30_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT30_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT30_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT30_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT31_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT31_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT31_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT31_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT32_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT32_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT32_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT32_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT33_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT33_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT33_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT33_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT34_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT34_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT34_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT34_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT35_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT35_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT35_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT35_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT36_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT36_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT36_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT36_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT37_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT37_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT37_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT37_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT38_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT38_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT38_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT38_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT39_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT39_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT39_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT39_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT40_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT40_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT40_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT40_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT41_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT41_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT41_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT41_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT42_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT42_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT42_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT42_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT43_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT43_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT43_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT43_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT44_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT44_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT44_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT44_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT45_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT45_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT45_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT45_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT46_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT46_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT46_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT46_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT47_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT47_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT47_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT47_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT48_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT48_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT48_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT48_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT49_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT49_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT49_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT49_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT50_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT50_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT50_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT50_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT51_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT51_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT51_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT51_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT52_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT52_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT52_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT52_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT53_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT53_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT53_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT53_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT54_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT54_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT54_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT54_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT55_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT55_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT55_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT55_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT56_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT56_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT56_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT56_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT57_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT57_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT57_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT57_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT58_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT58_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT58_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT58_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT59_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT59_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT59_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT59_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT60_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT60_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT60_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT60_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT61_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT61_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT61_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT61_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT62_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT62_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT62_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT62_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT63_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT63_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT63_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT63_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT64_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT64_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT64_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT64_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT65_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT65_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT65_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT65_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT66_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT66_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT66_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT66_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT67_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT67_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT67_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT67_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT68_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT68_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT68_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT68_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT69_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT69_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT69_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT69_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT70_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT70_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT70_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT70_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT71_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT71_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT71_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT71_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT72_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT72_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT72_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT72_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT73_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT73_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT73_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT73_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT74_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT74_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT74_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT74_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT75_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT75_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT75_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT75_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT76_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT76_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT76_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT76_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT77_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT77_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT77_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT77_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT78_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT78_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT78_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT78_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT79_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT79_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT79_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT79_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT80_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT80_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT80_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT80_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT81_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT81_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT81_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT81_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT82_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT82_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT82_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT82_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT83_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT83_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT83_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT83_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT84_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT84_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT84_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT84_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT85_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT85_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT85_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT85_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT86_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT86_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT86_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT86_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT87_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT87_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT87_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT87_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT88_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT88_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT88_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT88_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT89_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT89_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT89_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT89_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT90_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT90_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT90_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT90_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT91_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT91_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT91_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT91_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT92_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT92_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT92_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT92_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT93_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT93_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT93_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT93_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT94_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT94_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT94_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT94_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT95_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT95_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT95_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT95_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT96_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT96_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT96_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT96_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT97_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT97_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT97_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT97_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT98_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT98_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT98_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT98_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT99_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT99_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT99_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT99_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT100_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT100_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT100_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT100_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT101_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT101_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT101_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT101_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT102_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT102_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT102_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT102_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT103_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT103_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT103_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT103_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT104_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT104_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT104_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT104_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT105_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT105_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT105_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT105_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT106_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT106_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT106_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT106_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT107_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT107_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT107_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT107_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT108_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT108_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT108_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT108_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT109_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT109_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT109_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT109_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT110_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT110_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT110_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT110_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT111_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT111_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT111_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT111_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT112_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT112_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT112_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT112_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT113_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT113_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT113_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT113_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT114_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT114_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT114_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT114_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT115_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT115_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT115_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT115_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT116_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT116_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT116_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT116_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT117_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT117_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT117_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT117_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT118_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT118_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT118_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT118_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT119_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT119_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT119_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT119_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT120_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT120_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT120_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT120_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT121_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT121_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT121_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT121_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT122_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT122_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT122_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT122_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT123_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT123_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT123_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT123_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT124_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT124_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT124_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT124_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT125_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT125_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT125_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT125_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT126_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT126_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT126_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT126_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT127_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT127_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT127_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT127_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT128_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT128_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT128_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT128_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT129_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT129_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT129_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT129_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT130_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT130_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT130_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT130_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT131_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT131_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT131_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT131_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT132_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT132_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT132_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT132_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT133_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT133_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT133_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT133_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT134_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT134_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT134_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT134_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT135_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT135_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT135_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT135_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT136_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT136_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT136_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT136_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT137_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT137_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT137_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT137_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT138_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT138_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT138_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT138_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT139_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT139_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT139_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT139_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT140_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT140_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT140_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT140_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT141_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT141_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT141_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT141_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT142_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT142_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT142_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT142_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT143_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT143_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT143_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT143_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT144_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT144_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT144_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT144_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT145_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT145_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT145_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT145_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT146_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT146_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT146_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT146_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT147_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT147_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT147_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT147_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT148_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT148_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT148_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT148_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT149_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT149_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT149_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT149_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT150_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT150_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT150_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT150_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT151_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT151_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT151_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT151_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT152_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT152_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT152_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT152_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT153_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT153_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT153_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT153_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT154_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT154_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT154_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT154_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT155_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT155_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT155_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT155_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT156_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT156_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT156_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT156_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT157_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT157_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT157_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT157_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT158_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT158_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT158_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT158_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT159_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT159_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT159_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT159_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT160_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT160_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT160_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT160_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT161_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT161_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT161_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT161_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT162_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT162_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT162_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT162_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT163_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT163_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT163_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT163_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT164_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT164_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT164_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT164_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT165_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT165_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT165_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT165_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT166_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT166_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT166_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT166_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT167_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT167_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT167_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT167_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT168_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT168_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT168_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT168_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT169_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT169_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT169_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT169_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT170_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT170_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT170_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT170_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT171_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT171_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT171_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT171_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT172_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT172_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT172_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT172_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT173_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT173_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT173_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT173_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT174_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT174_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT174_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT174_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT175_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT175_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT175_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT175_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT176_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT176_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT176_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT176_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT177_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT177_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT177_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT177_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT178_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT178_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT178_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT178_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT179_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT179_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT179_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT179_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT180_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT180_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT180_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT180_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT181_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT181_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT181_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT181_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT182_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT182_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT182_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT182_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT183_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT183_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT183_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT183_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT184_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT184_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT184_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT184_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT185_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT185_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT185_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT185_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT186_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT186_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT186_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT186_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT187_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT187_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT187_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT187_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT188_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT188_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT188_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT188_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT189_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT189_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT189_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT189_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT190_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT190_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT190_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT190_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT191_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT191_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT191_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT191_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT192_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT192_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT192_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT192_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT193_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT193_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT193_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT193_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT194_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT194_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT194_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT194_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT195_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT195_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT195_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT195_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT196_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT196_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT196_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT196_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT197_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT197_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT197_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT197_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT198_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT198_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT198_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT198_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT199_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT199_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT199_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT199_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT200_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT200_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT200_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT200_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT201_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT201_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT201_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT201_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT202_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT202_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT202_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT202_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT203_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT203_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT203_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT203_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT204_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT204_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT204_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT204_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT205_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT205_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT205_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT205_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT206_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT206_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT206_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT206_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT207_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT207_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT207_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT207_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT208_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT208_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT208_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT208_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT209_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT209_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT209_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT209_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT210_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT210_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT210_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT210_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT211_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT211_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT211_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT211_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT212_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT212_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT212_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT212_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT213_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT213_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT213_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT213_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT214_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT214_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT214_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT214_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT215_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT215_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT215_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT215_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT216_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT216_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT216_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT216_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT217_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT217_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT217_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT217_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT218_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT218_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT218_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT218_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT219_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT219_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT219_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT219_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT220_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT220_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT220_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT220_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT221_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT221_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT221_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT221_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT222_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT222_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT222_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT222_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT223_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT223_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT223_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT223_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT224_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT224_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT224_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT224_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT225_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT225_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT225_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT225_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT226_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT226_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT226_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT226_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT227_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT227_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT227_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT227_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT228_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT228_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT228_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT228_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT229_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT229_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT229_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT229_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT230_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT230_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT230_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT230_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT231_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT231_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT231_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT231_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT232_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT232_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT232_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT232_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT233_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT233_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT233_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT233_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT234_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT234_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT234_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT234_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT235_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT235_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT235_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT235_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT236_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT236_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT236_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT236_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT237_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT237_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT237_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT237_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT238_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT238_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT238_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT238_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT239_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT239_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT239_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT239_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT240_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT240_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT240_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT240_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT241_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT241_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT241_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT241_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT242_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT242_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT242_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT242_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT243_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT243_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT243_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT243_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT244_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT244_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT244_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT244_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT245_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT245_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT245_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT245_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT246_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT246_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT246_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT246_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT247_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT247_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT247_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT247_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT248_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT248_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT248_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT248_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT249_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT249_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT249_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT249_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT250_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT250_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT250_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT250_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT251_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT251_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT251_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT251_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT252_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT252_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT252_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT252_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT253_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT253_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT253_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT253_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT254_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT254_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT254_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT254_CONTROL_DEFAULT … #define smnPCIEMSIX_VECT255_ADDR_LO_DEFAULT … #define smnPCIEMSIX_VECT255_ADDR_HI_DEFAULT … #define smnPCIEMSIX_VECT255_MSG_DATA_DEFAULT … #define smnPCIEMSIX_VECT255_CONTROL_DEFAULT … // addressBlock: nbio_nbif0_pciemsix_0_usb_MSIXPDEC #define smnPCIEMSIX_PBA_0_DEFAULT … #define smnPCIEMSIX_PBA_1_DEFAULT … #define smnPCIEMSIX_PBA_2_DEFAULT … #define smnPCIEMSIX_PBA_3_DEFAULT … #define smnPCIEMSIX_PBA_4_DEFAULT … #define smnPCIEMSIX_PBA_5_DEFAULT … #define smnPCIEMSIX_PBA_6_DEFAULT … #define smnPCIEMSIX_PBA_7_DEFAULT … // addressBlock: nbio_pcie0_pswusp0_pciedir_p #define smnPCIEP_RESERVED_DEFAULT … #define smnPCIEP_SCRATCH_DEFAULT … #define smnPCIEP_PORT_CNTL_DEFAULT … #define smnPCIE_TX_CNTL_DEFAULT … #define smnPCIE_TX_REQUESTER_ID_DEFAULT … #define smnPCIE_TX_VENDOR_SPECIFIC_DEFAULT … #define smnPCIE_TX_REQUEST_NUM_CNTL_DEFAULT … #define smnPCIE_TX_SEQ_DEFAULT … #define smnPCIE_TX_REPLAY_DEFAULT … #define smnPCIE_TX_ACK_LATENCY_LIMIT_DEFAULT … #define smnPCIE_TX_NOP_DLLP_DEFAULT … #define smnPCIE_TX_CNTL_2_DEFAULT … #define smnPCIE_TX_CREDITS_ADVT_P_DEFAULT … #define smnPCIE_TX_CREDITS_ADVT_NP_DEFAULT … #define smnPCIE_TX_CREDITS_ADVT_CPL_DEFAULT … #define smnPCIE_TX_CREDITS_INIT_P_DEFAULT … #define smnPCIE_TX_CREDITS_INIT_NP_DEFAULT … #define smnPCIE_TX_CREDITS_INIT_CPL_DEFAULT … #define smnPCIE_TX_CREDITS_STATUS_DEFAULT … #define smnPCIE_TX_CREDITS_FCU_THRESHOLD_DEFAULT … #define smnPCIE_P_PORT_LANE_STATUS_DEFAULT … #define smnPCIE_FC_P_DEFAULT … #define smnPCIE_FC_NP_DEFAULT … #define smnPCIE_FC_CPL_DEFAULT … #define smnPCIE_FC_P_VC1_DEFAULT … #define smnPCIE_FC_NP_VC1_DEFAULT … #define smnPCIE_FC_CPL_VC1_DEFAULT … #define smnPSWUSP0_PCIE_ERR_CNTL_DEFAULT … #define smnPSWUSP0_PCIE_RX_CNTL_DEFAULT … #define smnPCIE_RX_EXPECTED_SEQNUM_DEFAULT … #define smnPCIE_RX_VENDOR_SPECIFIC_DEFAULT … #define smnPCIE_RX_CNTL3_DEFAULT … #define smnPCIE_RX_CREDITS_ALLOCATED_P_DEFAULT … #define smnPCIE_RX_CREDITS_ALLOCATED_NP_DEFAULT … #define smnPCIE_RX_CREDITS_ALLOCATED_CPL_DEFAULT … #define smnPCIEP_ERROR_INJECT_PHYSICAL_DEFAULT … #define smnPCIEP_ERROR_INJECT_TRANSACTION_DEFAULT … #define smnPCIEP_SRIOV_PRIV_CTRL_DEFAULT … #define smnPCIEP_NAK_COUNTER_DEFAULT … #define smnPCIE_LC_CNTL_DEFAULT … #define smnPCIE_LC_TRAINING_CNTL_DEFAULT … #define smnPCIE_LC_LINK_WIDTH_CNTL_DEFAULT … #define smnPCIE_LC_N_FTS_CNTL_DEFAULT … #define smnPSWUSP0_PCIE_LC_SPEED_CNTL_DEFAULT … #define smnPCIE_LC_STATE0_DEFAULT … #define smnPCIE_LC_STATE1_DEFAULT … #define smnPCIE_LC_STATE2_DEFAULT … #define smnPCIE_LC_STATE3_DEFAULT … #define smnPCIE_LC_STATE4_DEFAULT … #define smnPCIE_LC_STATE5_DEFAULT … #define smnPCIE_LINK_MANAGEMENT_CNTL2_DEFAULT … #define smnPSWUSP0_PCIE_LC_CNTL2_DEFAULT … #define smnPCIE_LC_BW_CHANGE_CNTL_DEFAULT … #define smnPCIE_LC_CDR_CNTL_DEFAULT … #define smnPCIE_LC_LANE_CNTL_DEFAULT … #define smnPCIE_LC_CNTL3_DEFAULT … #define smnPCIE_LC_CNTL4_DEFAULT … #define smnPCIE_LC_CNTL5_DEFAULT … #define smnPCIE_LC_FORCE_COEFF_DEFAULT … #define smnPCIE_LC_BEST_EQ_SETTINGS_DEFAULT … #define smnPCIE_LC_FORCE_EQ_REQ_COEFF_DEFAULT … #define smnPCIE_LC_CNTL6_DEFAULT … #define smnPCIE_LC_CNTL7_DEFAULT … #define smnPCIE_LINK_MANAGEMENT_STATUS_DEFAULT … #define smnPCIE_LINK_MANAGEMENT_MASK_DEFAULT … #define smnPCIE_LINK_MANAGEMENT_CNTL_DEFAULT … #define smnPCIEP_STRAP_LC_DEFAULT … #define smnPSWUSP0_PCIEP_STRAP_MISC_DEFAULT … #define smnPCIEP_STRAP_LC2_DEFAULT … #define smnPCIE_LC_L1_PM_SUBSTATE_DEFAULT … #define smnPCIE_LC_L1_PM_SUBSTATE2_DEFAULT … #define smnPCIE_LC_PORT_ORDER_DEFAULT … #define smnPCIEP_BCH_ECC_CNTL_DEFAULT … #define smnPCIE_LC_CNTL8_DEFAULT … #define smnPCIE_LC_CNTL9_DEFAULT … #define smnPCIE_LC_FORCE_COEFF2_DEFAULT … #define smnPCIE_LC_FORCE_EQ_REQ_COEFF2_DEFAULT … #define smnPCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_DEFAULT … #define smnPCIE_LC_CNTL10_DEFAULT … #define smnPCIE_LC_CNTL11_DEFAULT … #define smnPCIE_LC_CNTL12_DEFAULT … #define smnPCIE_LC_SAVE_RESTORE_1_DEFAULT … #define smnPCIE_LC_SAVE_RESTORE_2_DEFAULT … // addressBlock: nbio_pcie0_pciedir #define smnPCIE_RESERVED_DEFAULT … #define smnPCIE_SCRATCH_DEFAULT … #define smnPCIE_RX_NUM_NAK_DEFAULT … #define smnPCIE_RX_NUM_NAK_GENERATED_DEFAULT … #define smnPCIE_CNTL_DEFAULT … #define smnPCIE_CONFIG_CNTL_DEFAULT … #define smnPCIE_DEBUG_CNTL_DEFAULT … #define smnPCIE_TX_TRACKING_ADDR_LO_DEFAULT … #define smnPCIE_TX_TRACKING_ADDR_HI_DEFAULT … #define smnPCIE_TX_TRACKING_CTRL_STATUS_DEFAULT … #define smnPCIE_BW_BY_UNITID_DEFAULT … #define smnPCIE_CNTL2_DEFAULT … #define smnPCIE_RX_CNTL2_DEFAULT … #define smnPCIE_TX_F0_ATTR_CNTL_DEFAULT … #define smnPCIE_TX_SWUS_ATTR_CNTL_DEFAULT … #define smnPCIE_CI_CNTL_DEFAULT … #define smnPCIE_BUS_CNTL_DEFAULT … #define smnPCIE_LC_STATE6_DEFAULT … #define smnPCIE_LC_STATE7_DEFAULT … #define smnPCIE_LC_STATE8_DEFAULT … #define smnPCIE_LC_STATE9_DEFAULT … #define smnPCIE_LC_STATE10_DEFAULT … #define smnPCIE_LC_STATE11_DEFAULT … #define smnPCIE_LC_STATUS1_DEFAULT … #define smnPCIE_LC_STATUS2_DEFAULT … #define smnPCIE_TX_CNTL3_DEFAULT … #define smnPCIE_TX_STATUS_DEFAULT … #define smnPCIE_WPR_CNTL_DEFAULT … #define smnPCIE_RX_LAST_TLP0_DEFAULT … #define smnPCIE_RX_LAST_TLP1_DEFAULT … #define smnPCIE_RX_LAST_TLP2_DEFAULT … #define smnPCIE_RX_LAST_TLP3_DEFAULT … #define smnPCIE_TX_LAST_TLP0_DEFAULT … #define smnPCIE_TX_LAST_TLP1_DEFAULT … #define smnPCIE_TX_LAST_TLP2_DEFAULT … #define smnPCIE_TX_LAST_TLP3_DEFAULT … #define smnPCIE_I2C_REG_ADDR_EXPAND_DEFAULT … #define smnPCIE_I2C_REG_DATA_DEFAULT … #define smnPCIE_CFG_CNTL_DEFAULT … #define smnPCIE_LC_PM_CNTL_DEFAULT … #define smnPCIE_LC_PORT_ORDER_CNTL_DEFAULT … #define smnPCIE_P_CNTL_DEFAULT … #define smnPCIE_P_BUF_STATUS_DEFAULT … #define smnPCIE_P_DECODER_STATUS_DEFAULT … #define smnPCIE_P_MISC_STATUS_DEFAULT … #define smnPCIE_P_RCV_L0S_FTS_DET_DEFAULT … #define smnPCIE_RX_AD_DEFAULT … #define smnPCIE_SDP_CTRL_DEFAULT … #define smnPCIE_SDP_SWUS_SLV_ATTR_CTRL_DEFAULT … #define smnPCIE_PERF_COUNT_CNTL_DEFAULT … #define smnPCIE_PERF_CNTL_TXCLK1_DEFAULT … #define smnPCIE_PERF_COUNT0_TXCLK1_DEFAULT … #define smnPCIE_PERF_COUNT1_TXCLK1_DEFAULT … #define smnPCIE_PERF_CNTL_TXCLK2_DEFAULT … #define smnPCIE_PERF_COUNT0_TXCLK2_DEFAULT … #define smnPCIE_PERF_COUNT1_TXCLK2_DEFAULT … #define smnPCIE_PERF_CNTL_TXCLK3_DEFAULT … #define smnPCIE_PERF_COUNT0_TXCLK3_DEFAULT … #define smnPCIE_PERF_COUNT1_TXCLK3_DEFAULT … #define smnPCIE_PERF_CNTL_TXCLK4_DEFAULT … #define smnPCIE_PERF_COUNT0_TXCLK4_DEFAULT … #define smnPCIE_PERF_COUNT1_TXCLK4_DEFAULT … #define smnPCIE_PERF_CNTL_SCLK1_DEFAULT … #define smnPCIE_PERF_COUNT0_SCLK1_DEFAULT … #define smnPCIE_PERF_COUNT1_SCLK1_DEFAULT … #define smnPCIE_PERF_CNTL_SCLK2_DEFAULT … #define smnPCIE_PERF_COUNT0_SCLK2_DEFAULT … #define smnPCIE_PERF_COUNT1_SCLK2_DEFAULT … #define smnPCIE_PERF_CNTL_EVENT_LC_PORT_SEL_DEFAULT … #define smnPCIE_PERF_CNTL_EVENT_CI_PORT_SEL_DEFAULT … #define smnPCIE_HIP_REG0_DEFAULT … #define smnPCIE_HIP_REG1_DEFAULT … #define smnPCIE_HIP_REG2_DEFAULT … #define smnPCIE_HIP_REG3_DEFAULT … #define smnPCIE_HIP_REG4_DEFAULT … #define smnPCIE_HIP_REG5_DEFAULT … #define smnPCIE_HIP_REG6_DEFAULT … #define smnPCIE_HIP_REG7_DEFAULT … #define smnPCIE_HIP_REG8_DEFAULT … #define smnPCIE_STRAP_F0_DEFAULT … #define smnPCIE_STRAP_MISC_DEFAULT … #define smnPCIE_STRAP_MISC2_DEFAULT … #define smnPCIE_STRAP_PI_DEFAULT … #define smnPCIE_STRAP_I2C_BD_DEFAULT … #define smnPCIE_PRBS_CLR_DEFAULT … #define smnPCIE_PRBS_STATUS1_DEFAULT … #define smnPCIE_PRBS_STATUS2_DEFAULT … #define smnPCIE_PRBS_FREERUN_DEFAULT … #define smnPCIE_PRBS_MISC_DEFAULT … #define smnPCIE_PRBS_USER_PATTERN_DEFAULT … #define smnPCIE_PRBS_LO_BITCNT_DEFAULT … #define smnPCIE_PRBS_HI_BITCNT_DEFAULT … #define smnPCIE_PRBS_ERRCNT_0_DEFAULT … #define smnPCIE_PRBS_ERRCNT_1_DEFAULT … #define smnPCIE_PRBS_ERRCNT_2_DEFAULT … #define smnPCIE_PRBS_ERRCNT_3_DEFAULT … #define smnPCIE_PRBS_ERRCNT_4_DEFAULT … #define smnPCIE_PRBS_ERRCNT_5_DEFAULT … #define smnPCIE_PRBS_ERRCNT_6_DEFAULT … #define smnPCIE_PRBS_ERRCNT_7_DEFAULT … #define smnPCIE_PRBS_ERRCNT_8_DEFAULT … #define smnPCIE_PRBS_ERRCNT_9_DEFAULT … #define smnPCIE_PRBS_ERRCNT_10_DEFAULT … #define smnPCIE_PRBS_ERRCNT_11_DEFAULT … #define smnPCIE_PRBS_ERRCNT_12_DEFAULT … #define smnPCIE_PRBS_ERRCNT_13_DEFAULT … #define smnPCIE_PRBS_ERRCNT_14_DEFAULT … #define smnPCIE_PRBS_ERRCNT_15_DEFAULT … #define smnSWRST_COMMAND_STATUS_DEFAULT … #define smnSWRST_GENERAL_CONTROL_DEFAULT … #define smnSWRST_COMMAND_0_DEFAULT … #define smnSWRST_COMMAND_1_DEFAULT … #define smnSWRST_CONTROL_0_DEFAULT … #define smnSWRST_CONTROL_1_DEFAULT … #define smnSWRST_CONTROL_2_DEFAULT … #define smnSWRST_CONTROL_3_DEFAULT … #define smnSWRST_CONTROL_4_DEFAULT … #define smnSWRST_CONTROL_5_DEFAULT … #define smnSWRST_CONTROL_6_DEFAULT … #define smnSWRST_EP_COMMAND_0_DEFAULT … #define smnSWRST_EP_CONTROL_0_DEFAULT … #define smnCPM_CONTROL_DEFAULT … #define smnCPM_SPLIT_CONTROL_DEFAULT … #define smnSMN_APERTURE_ID_A_DEFAULT … #define smnSMN_APERTURE_ID_B_DEFAULT … #define smnLNCNT_CONTROL_DEFAULT … #define smnLNCNT_QUAN_THRD_DEFAULT … #define smnLNCNT_WEIGHT_DEFAULT … #define smnSMU_INT_PIN_SHARING_PORT_INDICATOR_DEFAULT … #define smnPCIE_PGMST_CNTL_DEFAULT … #define smnPCIE_PGSLV_CNTL_DEFAULT … #define smnLC_CPM_CONTROL_0_DEFAULT … #define smnLC_CPM_CONTROL_1_DEFAULT … #define smnPCIE_RXMARGIN_CONTROL_CAPABILITIES_DEFAULT … #define smnPCIE_RXMARGIN_1_SETTINGS_DEFAULT … #define smnPCIE_RXMARGIN_2_SETTINGS_DEFAULT … #define smnPCIE_PRESENCE_DETECT_SELECT_DEFAULT … #define smnPCIE_LC_DEBUG_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_swds_bifcfgdecp #define cfgBIF_CFG_DEV0_SWDS0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_IO_BASE_LIMIT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_SECONDARY_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_MEM_BASE_LIMIT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PREF_BASE_LIMIT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PREF_BASE_UPPER_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PREF_LIMIT_UPPER_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_IO_BASE_LIMIT_HI_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_IRQ_BRIDGE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_SLOT_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_SLOT_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_SLOT_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_SLOT_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_SLOT_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_SLOT_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_SSID_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_SSID_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_DLF_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_DATA_LINK_FEATURE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_DATA_LINK_FEATURE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LINK_CAP_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LINK_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LINK_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LOCAL_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_RTM1_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_RTM2_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_0_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_1_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_2_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_3_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_4_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_5_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_6_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_7_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_8_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_9_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_10_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_11_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_12_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_13_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_14_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_15_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_PCIE_MARGINING_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_MARGINING_PORT_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_MARGINING_PORT_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_0_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_0_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_1_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_1_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_2_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_2_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_3_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_3_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_4_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_4_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_5_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_5_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_6_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_6_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_7_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_7_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_8_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_8_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_9_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_9_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_10_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_10_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_11_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_11_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_12_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_12_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_13_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_13_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_14_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_14_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_15_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS0_LANE_15_MARGINING_LANE_STATUS_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf0_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF0_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf1_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF1_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf2_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF2_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf3_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF3_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf4_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF4_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf5_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF5_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf6_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF6_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf7_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF7_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf8_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF8_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf9_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF9_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf10_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF10_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf11_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF11_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf12_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF12_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf13_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF13_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf14_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF14_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf15_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF15_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf16_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF16_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf17_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF17_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf18_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF18_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf19_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF19_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf20_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF20_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf21_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF21_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf22_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF22_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf23_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF23_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf24_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF24_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf25_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF25_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf26_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF26_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf27_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF27_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf28_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF28_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf29_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF29_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf30_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF30_0_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF0_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF0_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF0_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF0_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFDEC2 #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF0_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf1_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF1_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF1_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf1_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF1_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF1_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFDEC2 #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF2_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF2_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF2_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF2_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFDEC2 #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF3_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf3_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF3_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF3_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF3_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf3_BIFDEC2 #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf4_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF4_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF4_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf4_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF4_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF4_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFDEC2 #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf5_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF5_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF5_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf5_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF5_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF5_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFDEC2 #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF5_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF6_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF6_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF6_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF6_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFDEC2 #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf7_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF7_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF7_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf7_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF7_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF7_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFDEC2 #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF8_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF8_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF8_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF8_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFDEC2 #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF8_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf9_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF9_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf9_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF9_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf9_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF9_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF9_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf9_BIFDEC2 #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf10_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF10_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf10_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF10_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf10_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF10_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF10_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf10_BIFDEC2 #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF10_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf11_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF11_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF11_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf11_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF11_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF11_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFDEC2 #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf12_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF12_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF12_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf12_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF12_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF12_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFDEC2 #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF12_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF13_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF13_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF13_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF13_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFDEC2 #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF13_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf14_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF14_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf14_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF14_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf14_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF14_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF14_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf14_BIFDEC2 #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF14_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf15_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF15_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf15_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF15_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf15_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF15_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF15_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf15_BIFDEC2 #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF15_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf16_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF16_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf16_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF16_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf16_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF16_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF16_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf16_BIFDEC2 #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF16_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf17_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF17_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf17_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF17_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf17_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF17_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF17_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf17_BIFDEC2 #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF17_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf18_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF18_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf18_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF18_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf18_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF18_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF18_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf18_BIFDEC2 #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF18_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf19_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF19_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf19_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF19_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf19_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF19_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF19_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf19_BIFDEC2 #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF19_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf20_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF20_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf20_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF20_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf20_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF20_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF20_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf20_BIFDEC2 #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF20_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf21_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF21_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf21_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF21_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf21_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF21_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF21_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf21_BIFDEC2 #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf22_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF22_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf22_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF22_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf22_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF22_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF22_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf22_BIFDEC2 #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF22_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf23_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF23_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf23_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF23_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf23_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF23_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF23_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf23_BIFDEC2 #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf24_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF24_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf24_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF24_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf24_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF24_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF24_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf24_BIFDEC2 #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF24_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf25_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF25_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf25_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF25_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf25_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF25_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF25_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf25_BIFDEC2 #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF25_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf26_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF26_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf26_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF26_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf26_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF26_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF26_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf26_BIFDEC2 #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf27_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF27_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf27_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF27_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf27_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF27_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF27_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf27_BIFDEC2 #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF27_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf28_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF28_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf28_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF28_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf28_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF28_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF28_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf28_BIFDEC2 #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf29_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF29_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf29_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF29_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf29_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF29_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF29_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf29_BIFDEC2 #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf30_SYSPFVFDEC #define mmBIF_BX_DEV0_EPF0_VF30_MM_INDEX_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_MM_DATA_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf30_BIFPFVFDEC1 #define mmRCC_DEV0_EPF0_VF30_RCC_ERR_LOG_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_RCC_DOORBELL_APER_EN_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_RCC_CONFIG_MEMSIZE_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_RCC_CONFIG_RESERVED_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf30_BIFPFVFDEC1 #define mmBIF_BX_DEV0_EPF0_VF30_BIF_BME_STATUS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_BIF_ATOMIC_ERR_LOG_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_REQ_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_DONE_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_BIF_TRANS_PENDING_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_CONTROL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_INT_CNTL_DEFAULT … #define mmBIF_BX_DEV0_EPF0_VF30_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf30_BIFDEC2 #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_CONTROL_DEFAULT … #define mmRCC_DEV0_EPF0_VF30_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF0_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF0_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF0_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF0_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF0_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf1_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF1_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF1_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf1_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF1_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF1_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF1_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF2_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF2_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF2_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF2_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF2_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF3_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf3_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF3_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF3_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF3_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf3_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF3_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf4_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF4_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF4_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf4_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF4_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF4_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF4_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf5_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF5_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF5_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf5_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF5_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF5_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF5_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF6_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF6_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF6_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF6_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF6_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf7_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF7_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF7_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf7_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF7_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF7_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF7_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF8_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF8_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF8_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF8_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf9_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF9_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf9_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF9_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf9_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF9_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF9_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf9_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF9_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf10_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF10_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf10_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF10_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf10_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF10_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF10_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf10_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF10_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf11_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF11_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF11_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf11_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF11_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF11_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF11_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf12_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF12_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF12_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf12_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF12_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF12_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF12_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF13_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF13_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF13_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF13_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF13_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf14_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF14_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf14_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF14_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf14_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF14_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF14_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf14_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF14_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf15_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF15_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf15_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF15_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf15_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF15_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF15_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf15_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF15_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf16_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF16_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf16_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF16_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf16_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF16_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF16_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf16_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF16_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf17_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF17_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf17_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF17_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf17_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF17_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF17_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf17_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF17_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf18_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF18_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf18_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF18_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf18_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF18_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF18_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf18_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF18_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf19_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF19_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf19_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF19_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf19_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF19_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF19_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf19_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF19_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf20_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF20_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf20_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF20_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf20_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF20_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF20_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf20_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF20_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf21_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF21_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf21_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF21_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf21_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF21_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF21_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf21_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF21_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf22_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF22_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf22_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF22_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf22_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF22_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF22_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf22_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF22_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf23_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF23_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf23_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF23_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf23_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF23_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF23_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf23_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF23_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf24_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF24_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf24_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF24_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf24_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF24_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF24_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf24_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF24_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf25_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF25_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf25_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF25_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf25_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF25_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF25_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf25_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF25_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf26_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF26_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf26_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF26_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf26_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF26_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF26_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf26_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF26_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf27_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF27_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf27_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF27_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf27_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF27_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF27_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf27_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF27_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf28_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF28_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf28_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF28_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf28_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF28_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF28_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf28_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF28_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf29_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF29_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf29_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF29_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf29_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF29_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF29_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf29_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf30_SYSPFVFDEC #define cfgBIF_BX_DEV0_EPF0_VF30_MM_INDEX_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_MM_DATA_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf30_BIFPFVFDEC1 #define cfgRCC_DEV0_EPF0_VF30_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf30_BIFPFVFDEC1 #define cfgBIF_BX_DEV0_EPF0_VF30_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_DEV0_EPF0_VF30_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf30_BIFDEC2 #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_PBA_DEFAULT … // addressBlock: nbio_pcie0_pswuscfg0_cfgdecp #define cfgPSWUSCFG0_1_VENDOR_ID_DEFAULT … #define cfgPSWUSCFG0_1_DEVICE_ID_DEFAULT … #define cfgPSWUSCFG0_1_COMMAND_DEFAULT … #define cfgPSWUSCFG0_1_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_REVISION_ID_DEFAULT … #define cfgPSWUSCFG0_1_PROG_INTERFACE_DEFAULT … #define cfgPSWUSCFG0_1_SUB_CLASS_DEFAULT … #define cfgPSWUSCFG0_1_BASE_CLASS_DEFAULT … #define cfgPSWUSCFG0_1_CACHE_LINE_DEFAULT … #define cfgPSWUSCFG0_1_LATENCY_DEFAULT … #define cfgPSWUSCFG0_1_HEADER_DEFAULT … #define cfgPSWUSCFG0_1_BIST_DEFAULT … #define cfgPSWUSCFG0_1_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define cfgPSWUSCFG0_1_IO_BASE_LIMIT_DEFAULT … #define cfgPSWUSCFG0_1_SECONDARY_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_MEM_BASE_LIMIT_DEFAULT … #define cfgPSWUSCFG0_1_PREF_BASE_LIMIT_DEFAULT … #define cfgPSWUSCFG0_1_PREF_BASE_UPPER_DEFAULT … #define cfgPSWUSCFG0_1_PREF_LIMIT_UPPER_DEFAULT … #define cfgPSWUSCFG0_1_IO_BASE_LIMIT_HI_DEFAULT … #define cfgPSWUSCFG0_1_CAP_PTR_DEFAULT … #define cfgPSWUSCFG0_1_ROM_BASE_ADDR_DEFAULT … #define cfgPSWUSCFG0_1_INTERRUPT_LINE_DEFAULT … #define cfgPSWUSCFG0_1_INTERRUPT_PIN_DEFAULT … #define cfgPSWUSCFG0_1_IRQ_BRIDGE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_EXT_BRIDGE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_VENDOR_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_ADAPTER_ID_W_DEFAULT … #define cfgPSWUSCFG0_1_PMI_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_PMI_CAP_DEFAULT … #define cfgPSWUSCFG0_1_PMI_STATUS_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_CAP_DEFAULT … #define cfgPSWUSCFG0_1_DEVICE_CAP_DEFAULT … #define cfgPSWUSCFG0_1_DEVICE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_DEVICE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LINK_CAP_DEFAULT … #define cfgPSWUSCFG0_1_LINK_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LINK_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_DEVICE_CAP2_DEFAULT … #define cfgPSWUSCFG0_1_DEVICE_CNTL2_DEFAULT … #define cfgPSWUSCFG0_1_DEVICE_STATUS2_DEFAULT … #define cfgPSWUSCFG0_1_LINK_CAP2_DEFAULT … #define cfgPSWUSCFG0_1_LINK_CNTL2_DEFAULT … #define cfgPSWUSCFG0_1_LINK_STATUS2_DEFAULT … #define cfgPSWUSCFG0_1_MSI_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_MSI_MSG_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgPSWUSCFG0_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgPSWUSCFG0_1_MSI_MSG_DATA_DEFAULT … #define cfgPSWUSCFG0_1_MSI_MSG_DATA_64_DEFAULT … #define cfgPSWUSCFG0_1_SSID_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_SSID_CAP_DEFAULT … #define cfgPSWUSCFG0_1_MSI_MAP_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_MSI_MAP_CAP_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_HDR_LOG0_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_HDR_LOG1_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_HDR_LOG2_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_HDR_LOG3_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LINK_CNTL3_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ACS_CAP_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ACS_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_MC_CAP_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_MC_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_MC_ADDR0_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_MC_ADDR1_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_MC_RCV0_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_MC_RCV1_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_MC_OVERLAY_BAR0_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_MC_OVERLAY_BAR1_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_LTR_CAP_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ARI_CAP_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ARI_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_L1_PM_SUB_CAP_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_L1_PM_SUB_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_L1_PM_SUB_CNTL2_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ESM_HEADER_1_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ESM_HEADER_2_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ESM_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ESM_CTRL_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_1_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_2_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_3_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_4_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_5_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_6_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_ESM_CAP_7_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_DLF_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_DATA_LINK_FEATURE_CAP_DEFAULT … #define cfgPSWUSCFG0_1_DATA_LINK_FEATURE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_LINK_CAP_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LINK_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LINK_STATUS_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgPSWUSCFG0_1_RTM1_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgPSWUSCFG0_1_RTM2_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_0_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_1_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_2_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_3_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_4_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_5_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_6_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_7_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_8_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_9_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_10_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_11_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_12_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_13_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_14_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_LANE_15_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_MARGINING_ENH_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_MARGINING_PORT_CAP_DEFAULT … #define cfgPSWUSCFG0_1_MARGINING_PORT_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_0_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_0_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_1_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_1_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_2_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_2_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_3_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_3_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_4_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_4_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_5_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_5_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_6_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_6_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_7_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_7_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_8_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_8_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_9_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_9_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_10_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_10_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_11_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_11_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_12_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_12_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_13_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_13_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_14_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_14_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_LANE_15_MARGINING_LANE_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_LANE_15_MARGINING_LANE_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_CCIX_CAP_LIST_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_CCIX_HEADER_1_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_CCIX_HEADER_2_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_CCIX_CAP_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_CCIX_ESM_REQD_CAP_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_CCIX_ESM_OPTL_CAP_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_CCIX_ESM_STATUS_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_CCIX_ESM_CNTL_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_CCIX_TRANS_CAP_DEFAULT … #define cfgPSWUSCFG0_1_PCIE_CCIX_TRANS_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC:1 #define cfgBIF_BX_PF0_MM_INDEX_DEFAULT … #define cfgBIF_BX_PF0_MM_DATA_DEFAULT … #define cfgBIF_BX_PF0_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_bif_swus_SUMDEC #define cfgSUM_INDEX_DEFAULT … #define cfgSUM_DATA_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_swds_bifcfgdecp #define cfgBIF_CFG_DEV0_SWDS1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_IO_BASE_LIMIT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_SECONDARY_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_MEM_BASE_LIMIT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PREF_BASE_LIMIT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PREF_BASE_UPPER_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PREF_LIMIT_UPPER_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_IO_BASE_LIMIT_HI_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_IRQ_BRIDGE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_SLOT_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_SLOT_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_SLOT_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_SLOT_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_SLOT_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_SLOT_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_SSID_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_SSID_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_DLF_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_DATA_LINK_FEATURE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_DATA_LINK_FEATURE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LINK_CAP_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LINK_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LINK_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LOCAL_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_RTM1_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_RTM2_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_0_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_1_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_2_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_3_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_4_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_5_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_6_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_7_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_8_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_9_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_10_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_11_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_12_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_13_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_14_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_15_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_PCIE_MARGINING_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_MARGINING_PORT_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_MARGINING_PORT_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_0_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_0_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_1_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_1_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_2_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_2_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_3_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_3_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_4_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_4_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_5_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_5_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_6_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_6_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_7_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_7_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_8_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_8_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_9_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_9_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_10_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_10_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_11_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_11_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_12_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_12_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_13_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_13_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_14_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_14_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_15_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_SWDS1_LANE_15_MARGINING_LANE_STATUS_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PASID_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PASID_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LTR_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ARI_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_INITIAL_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_TOTAL_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_NUM_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FUNC_DEP_LINK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_STRIDE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TPH_REQR_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TPH_REQR_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DLF_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_DATA_LINK_FEATURE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_DATA_LINK_FEATURE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CAP_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LINK_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_RTM1_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_RTM2_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_0_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_1_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_2_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_3_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_4_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_5_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_6_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_7_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_8_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_9_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_10_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_11_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_12_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_13_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_14_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_15_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MARGINING_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MARGINING_PORT_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_MARGINING_PORT_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_0_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_0_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_1_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_1_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_2_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_2_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_3_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_3_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_4_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_4_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_5_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_5_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_6_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_6_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_7_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_7_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_8_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_8_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_9_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_9_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_10_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_10_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_11_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_11_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_12_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_12_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_13_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_13_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_14_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_14_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_15_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_LANE_15_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF1_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CAP_REG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CAP_REG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LINK_CNTL3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_ERROR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PASID_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PASID_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LTR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ARI_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_INITIAL_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_TOTAL_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_NUM_VFS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FUNC_DEP_LINK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_STRIDE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DLF_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CAP_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_RTM1_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_RTM2_PARITY_MISMATCH_STATUS_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_0_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_1_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_2_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_3_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_4_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_5_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_6_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_7_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_8_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_9_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_10_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_11_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_12_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_13_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_14_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_15_EQUALIZATION_CNTL_16GT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MARGINING_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MARGINING_PORT_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_MARGINING_PORT_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_0_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_0_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_1_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_1_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_2_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_2_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_3_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_3_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_4_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_4_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_5_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_5_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_6_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_6_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_7_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_7_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_8_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_8_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_9_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_9_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_10_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_10_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_11_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_11_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_12_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_12_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_13_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_13_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_14_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_14_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_15_MARGINING_LANE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_LANE_15_MARGINING_LANE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF2_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_SBRN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_FLADJ_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_DBESL_DBESLD_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_SATA_CAP_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_SATA_CAP_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_SATA_IDP_INDEX_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_SATA_IDP_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PASID_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PASID_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ARI_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_REQR_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_REQR_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_9_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_10_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_11_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_12_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_13_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_14_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_15_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_16_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_17_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_18_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_19_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_20_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_21_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_22_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_23_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_24_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_25_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_26_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_27_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_28_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_29_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_30_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_31_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_32_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_33_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_34_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_35_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_36_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_37_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_38_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_39_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_40_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_41_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_42_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_43_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_44_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_45_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_46_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_47_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_48_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_49_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_50_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_51_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_52_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_53_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_54_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_55_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_56_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_57_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_58_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_59_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_60_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_61_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_62_DEFAULT … #define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_63_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF3_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_VENDOR_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_ADAPTER_ID_W_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PMI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PMI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_SBRN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_FLADJ_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_DBESL_DBESLD_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_SATA_CAP_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_SATA_CAP_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_SATA_IDP_INDEX_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_SATA_IDP_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR3_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR3_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR4_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR4_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PASID_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PASID_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PASID_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ARI_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_7_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_8_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_9_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_10_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_11_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_12_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_13_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_14_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_15_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_16_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_17_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_18_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_19_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_20_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_21_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_22_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_23_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_24_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_25_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_26_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_27_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_28_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_29_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_30_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_31_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_32_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_33_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_34_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_35_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_36_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_37_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_38_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_39_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_40_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_41_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_42_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_43_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_44_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_45_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_46_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_47_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_48_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_49_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_50_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_51_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_52_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_53_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_54_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_55_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_56_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_57_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_58_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_59_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_60_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_61_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_62_DEFAULT … #define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_63_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf0_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF0_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf1_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF1_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf2_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF2_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf3_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF3_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf4_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF4_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf5_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF5_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf6_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF6_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf7_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF7_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf8_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF8_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf9_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF9_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf10_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF10_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf11_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF11_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf12_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF12_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf13_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF13_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf14_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF14_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf15_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF15_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf16_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF16_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf17_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF17_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf18_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF18_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf19_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF19_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf20_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF20_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf21_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF21_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF21_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf22_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF22_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf23_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF23_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf24_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF24_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF24_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf25_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF25_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf26_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF26_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf27_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF27_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf28_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF28_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf29_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF29_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf30_bifcfgdecp #define cfgBIF_CFG_DEV0_EPF0_VF30_1_VENDOR_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_COMMAND_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_REVISION_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PROG_INTERFACE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_SUB_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_CLASS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_CACHE_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_HEADER_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_4_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_5_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_6_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_CARDBUS_CIS_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_ADAPTER_ID_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_ROM_BASE_ADDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_CAP_PTR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_INTERRUPT_LINE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_INTERRUPT_PIN_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MIN_GRANT_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MAX_LATENCY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_CAP2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_CNTL2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_STATUS2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MSG_ADDR_LO_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MSG_ADDR_HI_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MSG_DATA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MSG_DATA_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MASK_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_PENDING_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_PENDING_64_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSIX_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSIX_MSG_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSIX_TABLE_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSIX_PBA_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_VENDOR_SPECIFIC1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_VENDOR_SPECIFIC2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_UNCORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_UNCORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_CORR_ERR_STATUS_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_CORR_ERR_MASK_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_HDR_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_HDR_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_HDR_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_HDR_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_TLP_PREFIX_LOG0_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_TLP_PREFIX_LOG1_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_TLP_PREFIX_LOG2_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_TLP_PREFIX_LOG3_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ATS_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ATS_CNTL_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ARI_CAP_DEFAULT … #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ARI_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_shadow_reg_shadowdec #define cfgSHADOW_COMMAND_DEFAULT … #define cfgSHADOW_BASE_ADDR_1_DEFAULT … #define cfgSHADOW_BASE_ADDR_2_DEFAULT … #define cfgSHADOW_SUB_BUS_NUMBER_LATENCY_DEFAULT … #define cfgSHADOW_IO_BASE_LIMIT_DEFAULT … #define cfgSHADOW_MEM_BASE_LIMIT_DEFAULT … #define cfgSHADOW_PREF_BASE_LIMIT_DEFAULT … #define cfgSHADOW_PREF_BASE_UPPER_DEFAULT … #define cfgSHADOW_PREF_LIMIT_UPPER_DEFAULT … #define cfgSHADOW_IO_BASE_LIMIT_HI_DEFAULT … #define cfgSHADOW_IRQ_BRIDGE_CNTL_DEFAULT … #define cfgSUC_INDEX_DEFAULT … #define cfgSUC_DATA_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC #define cfgBIF_BX_PF1_MM_INDEX_DEFAULT … #define cfgBIF_BX_PF1_MM_DATA_DEFAULT … #define cfgBIF_BX_PF1_MM_INDEX_HI_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_SYSDEC #define cfgSYSHUB_INDEX_OVLP_DEFAULT … #define cfgSYSHUB_DATA_OVLP_DEFAULT … #define cfgPCIE_INDEX_DEFAULT … #define cfgPCIE_DATA_DEFAULT … #define cfgPCIE_INDEX2_DEFAULT … #define cfgPCIE_DATA2_DEFAULT … #define cfgSBIOS_SCRATCH_0_DEFAULT … #define cfgSBIOS_SCRATCH_1_DEFAULT … #define cfgSBIOS_SCRATCH_2_DEFAULT … #define cfgSBIOS_SCRATCH_3_DEFAULT … #define cfgBIOS_SCRATCH_0_DEFAULT … #define cfgBIOS_SCRATCH_1_DEFAULT … #define cfgBIOS_SCRATCH_2_DEFAULT … #define cfgBIOS_SCRATCH_3_DEFAULT … #define cfgBIOS_SCRATCH_4_DEFAULT … #define cfgBIOS_SCRATCH_5_DEFAULT … #define cfgBIOS_SCRATCH_6_DEFAULT … #define cfgBIOS_SCRATCH_7_DEFAULT … #define cfgBIOS_SCRATCH_8_DEFAULT … #define cfgBIOS_SCRATCH_9_DEFAULT … #define cfgBIOS_SCRATCH_10_DEFAULT … #define cfgBIOS_SCRATCH_11_DEFAULT … #define cfgBIOS_SCRATCH_12_DEFAULT … #define cfgBIOS_SCRATCH_13_DEFAULT … #define cfgBIOS_SCRATCH_14_DEFAULT … #define cfgBIOS_SCRATCH_15_DEFAULT … #define cfgBIF_RLC_INTR_CNTL_DEFAULT … #define cfgBIF_VCE_INTR_CNTL_DEFAULT … #define cfgBIF_UVD_INTR_CNTL_DEFAULT … #define cfgGFX_MMIOREG_CAM_ADDR0_DEFAULT … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR0_DEFAULT … #define cfgGFX_MMIOREG_CAM_ADDR1_DEFAULT … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR1_DEFAULT … #define cfgGFX_MMIOREG_CAM_ADDR2_DEFAULT … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR2_DEFAULT … #define cfgGFX_MMIOREG_CAM_ADDR3_DEFAULT … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR3_DEFAULT … #define cfgGFX_MMIOREG_CAM_ADDR4_DEFAULT … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR4_DEFAULT … #define cfgGFX_MMIOREG_CAM_ADDR5_DEFAULT … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR5_DEFAULT … #define cfgGFX_MMIOREG_CAM_ADDR6_DEFAULT … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR6_DEFAULT … #define cfgGFX_MMIOREG_CAM_ADDR7_DEFAULT … #define cfgGFX_MMIOREG_CAM_REMAP_ADDR7_DEFAULT … #define cfgGFX_MMIOREG_CAM_CNTL_DEFAULT … #define cfgGFX_MMIOREG_CAM_ZERO_CPL_DEFAULT … #define cfgGFX_MMIOREG_CAM_ONE_CPL_DEFAULT … #define cfgGFX_MMIOREG_CAM_PROGRAMMABLE_CPL_DEFAULT … // addressBlock: nbio_nbif0_syshub_mmreg_syshubdec #define cfgSYSHUB_INDEX_DEFAULT … #define cfgSYSHUB_DATA_DEFAULT … // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 #define cfgRCC_BIF_STRAP0_DEFAULT … #define cfgRCC_BIF_STRAP1_DEFAULT … #define cfgRCC_BIF_STRAP2_DEFAULT … #define cfgRCC_BIF_STRAP3_DEFAULT … #define cfgRCC_BIF_STRAP4_DEFAULT … #define cfgRCC_BIF_STRAP5_DEFAULT … #define cfgRCC_BIF_STRAP6_DEFAULT … #define cfgRCC_DEV0_PORT_STRAP0_DEFAULT … #define cfgRCC_DEV0_PORT_STRAP1_DEFAULT … #define cfgRCC_DEV0_PORT_STRAP2_DEFAULT … #define cfgRCC_DEV0_PORT_STRAP3_DEFAULT … #define cfgRCC_DEV0_PORT_STRAP4_DEFAULT … #define cfgRCC_DEV0_PORT_STRAP5_DEFAULT … #define cfgRCC_DEV0_PORT_STRAP6_DEFAULT … #define cfgRCC_DEV0_PORT_STRAP7_DEFAULT … #define cfgRCC_DEV0_PORT_STRAP8_DEFAULT … #define cfgRCC_DEV0_PORT_STRAP9_DEFAULT … #define cfgRCC_DEV0_EPF0_STRAP0_DEFAULT … #define cfgRCC_DEV0_EPF0_STRAP1_DEFAULT … #define cfgRCC_DEV0_EPF0_STRAP13_DEFAULT … #define cfgRCC_DEV0_EPF0_STRAP2_DEFAULT … #define cfgRCC_DEV0_EPF0_STRAP3_DEFAULT … #define cfgRCC_DEV0_EPF0_STRAP4_DEFAULT … #define cfgRCC_DEV0_EPF0_STRAP5_DEFAULT … #define cfgRCC_DEV0_EPF0_STRAP8_DEFAULT … #define cfgRCC_DEV0_EPF0_STRAP9_DEFAULT … #define cfgRCC_DEV0_EPF1_STRAP0_DEFAULT … #define cfgRCC_DEV0_EPF1_STRAP10_DEFAULT … #define cfgRCC_DEV0_EPF1_STRAP11_DEFAULT … #define cfgRCC_DEV0_EPF1_STRAP12_DEFAULT … #define cfgRCC_DEV0_EPF1_STRAP13_DEFAULT … #define cfgRCC_DEV0_EPF1_STRAP2_DEFAULT … #define cfgRCC_DEV0_EPF1_STRAP3_DEFAULT … #define cfgRCC_DEV0_EPF1_STRAP4_DEFAULT … #define cfgRCC_DEV0_EPF1_STRAP5_DEFAULT … #define cfgRCC_DEV0_EPF1_STRAP6_DEFAULT … #define cfgRCC_DEV0_EPF1_STRAP7_DEFAULT … // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 #define cfgEP_PCIE_SCRATCH_DEFAULT … #define cfgEP_PCIE_CNTL_DEFAULT … #define cfgEP_PCIE_INT_CNTL_DEFAULT … #define cfgEP_PCIE_INT_STATUS_DEFAULT … #define cfgEP_PCIE_RX_CNTL2_DEFAULT … #define cfgEP_PCIE_BUS_CNTL_DEFAULT … #define cfgEP_PCIE_CFG_CNTL_DEFAULT … #define cfgEP_PCIE_TX_LTR_CNTL_DEFAULT … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgEP_PCIE_STRAP_MISC_DEFAULT … #define cfgEP_PCIE_STRAP_MISC2_DEFAULT … #define cfgEP_PCIE_F0_DPA_CAP_DEFAULT … #define cfgEP_PCIE_F0_DPA_LATENCY_INDICATOR_DEFAULT … #define cfgEP_PCIE_F0_DPA_CNTL_DEFAULT … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT … #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT … #define cfgEP_PCIE_PME_CONTROL_DEFAULT … #define cfgEP_PCIEP_RESERVED_DEFAULT … #define cfgEP_PCIE_TX_CNTL_DEFAULT … #define cfgEP_PCIE_TX_REQUESTER_ID_DEFAULT … #define cfgEP_PCIE_ERR_CNTL_DEFAULT … #define cfgEP_PCIE_RX_CNTL_DEFAULT … #define cfgEP_PCIE_LC_SPEED_CNTL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 #define cfgDN_PCIE_RESERVED_DEFAULT … #define cfgDN_PCIE_SCRATCH_DEFAULT … #define cfgDN_PCIE_CNTL_DEFAULT … #define cfgDN_PCIE_CONFIG_CNTL_DEFAULT … #define cfgDN_PCIE_RX_CNTL2_DEFAULT … #define cfgDN_PCIE_BUS_CNTL_DEFAULT … #define cfgDN_PCIE_CFG_CNTL_DEFAULT … #define cfgDN_PCIE_STRAP_F0_DEFAULT … #define cfgDN_PCIE_STRAP_MISC_DEFAULT … #define cfgDN_PCIE_STRAP_MISC2_DEFAULT … // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 #define cfgPCIE_ERR_CNTL_DEFAULT … #define cfgPCIE_RX_CNTL_DEFAULT … #define cfgPCIE_LC_SPEED_CNTL_DEFAULT … #define cfgPCIE_LC_CNTL2_DEFAULT … #define cfgPCIEP_STRAP_MISC_DEFAULT … #define cfgLTR_MSG_INFO_FROM_EP_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975] #define cfgRCC_DEV0_EPF0_RCC_ERR_LOG_DEFAULT … #define cfgRCC_DEV0_EPF0_RCC_DOORBELL_APER_EN_DEFAULT … #define cfgRCC_DEV0_EPF0_RCC_CONFIG_MEMSIZE_DEFAULT … #define cfgRCC_DEV0_EPF0_RCC_CONFIG_RESERVED_DEFAULT … #define cfgRCC_DEV0_EPF0_RCC_IOV_FUNC_IDENTIFIER_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 #define cfgRCC_ERR_INT_CNTL_DEFAULT … #define cfgRCC_BACO_CNTL_MISC_DEFAULT … #define cfgRCC_RESET_EN_DEFAULT … #define cfgRCC_VDM_SUPPORT_DEFAULT … #define cfgRCC_MARGIN_PARAM_CNTL0_DEFAULT … #define cfgRCC_MARGIN_PARAM_CNTL1_DEFAULT … #define cfgRCC_GPUIOV_REGION_DEFAULT … #define cfgRCC_PEER_REG_RANGE0_DEFAULT … #define cfgRCC_PEER_REG_RANGE1_DEFAULT … #define cfgRCC_BUS_CNTL_DEFAULT … #define cfgRCC_CONFIG_CNTL_DEFAULT … #define cfgRCC_CONFIG_F0_BASE_DEFAULT … #define cfgRCC_CONFIG_APER_SIZE_DEFAULT … #define cfgRCC_CONFIG_REG_APER_SIZE_DEFAULT … #define cfgRCC_XDMA_LO_DEFAULT … #define cfgRCC_XDMA_HI_DEFAULT … #define cfgRCC_FEATURES_CONTROL_MISC_DEFAULT … #define cfgRCC_BUSNUM_CNTL1_DEFAULT … #define cfgRCC_BUSNUM_LIST0_DEFAULT … #define cfgRCC_BUSNUM_LIST1_DEFAULT … #define cfgRCC_BUSNUM_CNTL2_DEFAULT … #define cfgRCC_CAPTURE_HOST_BUSNUM_DEFAULT … #define cfgRCC_HOST_BUSNUM_DEFAULT … #define cfgRCC_PEER0_FB_OFFSET_HI_DEFAULT … #define cfgRCC_PEER0_FB_OFFSET_LO_DEFAULT … #define cfgRCC_PEER1_FB_OFFSET_HI_DEFAULT … #define cfgRCC_PEER1_FB_OFFSET_LO_DEFAULT … #define cfgRCC_PEER2_FB_OFFSET_HI_DEFAULT … #define cfgRCC_PEER2_FB_OFFSET_LO_DEFAULT … #define cfgRCC_PEER3_FB_OFFSET_HI_DEFAULT … #define cfgRCC_PEER3_FB_OFFSET_LO_DEFAULT … #define cfgRCC_DEVFUNCNUM_LIST0_DEFAULT … #define cfgRCC_DEVFUNCNUM_LIST1_DEFAULT … #define cfgRCC_DEV0_LINK_CNTL_DEFAULT … #define cfgRCC_CMN_LINK_CNTL_DEFAULT … #define cfgRCC_EP_REQUESTERID_RESTORE_DEFAULT … #define cfgRCC_LTR_LSWITCH_CNTL_DEFAULT … #define cfgRCC_MH_ARB_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 #define cfgCC_BIF_BX_STRAP0_DEFAULT … #define cfgCC_BIF_BX_PINSTRAP0_DEFAULT … #define cfgBIF_MM_INDACCESS_CNTL_DEFAULT … #define cfgBUS_CNTL_DEFAULT … #define cfgBIF_SCRATCH0_DEFAULT … #define cfgBIF_SCRATCH1_DEFAULT … #define cfgBX_RESET_EN_DEFAULT … #define cfgMM_CFGREGS_CNTL_DEFAULT … #define cfgBX_RESET_CNTL_DEFAULT … #define cfgINTERRUPT_CNTL_DEFAULT … #define cfgINTERRUPT_CNTL2_DEFAULT … #define cfgCLKREQB_PAD_CNTL_DEFAULT … #define cfgBIF_FEATURES_CONTROL_MISC_DEFAULT … #define cfgBIF_DOORBELL_CNTL_DEFAULT … #define cfgBIF_DOORBELL_INT_CNTL_DEFAULT … #define cfgBIF_FB_EN_DEFAULT … #define cfgBIF_INTR_CNTL_DEFAULT … #define cfgBIF_MST_TRANS_PENDING_VF_DEFAULT … #define cfgBIF_SLV_TRANS_PENDING_VF_DEFAULT … #define cfgBACO_CNTL_DEFAULT … #define cfgBIF_BACO_EXIT_TIME0_DEFAULT … #define cfgBIF_BACO_EXIT_TIMER1_DEFAULT … #define cfgBIF_BACO_EXIT_TIMER2_DEFAULT … #define cfgBIF_BACO_EXIT_TIMER3_DEFAULT … #define cfgBIF_BACO_EXIT_TIMER4_DEFAULT … #define cfgMEM_TYPE_CNTL_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_CNTL_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_0_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_1_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_2_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_3_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_4_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_5_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_6_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_7_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_8_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_9_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_10_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_11_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_12_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_13_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_14_DEFAULT … #define cfgNBIF_GFX_ADDR_LUT_15_DEFAULT … #define cfgREMAP_HDP_MEM_FLUSH_CNTL_DEFAULT … #define cfgREMAP_HDP_REG_FLUSH_CNTL_DEFAULT … #define cfgBIF_RB_CNTL_DEFAULT … #define cfgBIF_RB_BASE_DEFAULT … #define cfgBIF_RB_RPTR_DEFAULT … #define cfgBIF_RB_WPTR_DEFAULT … #define cfgBIF_RB_WPTR_ADDR_HI_DEFAULT … #define cfgBIF_RB_WPTR_ADDR_LO_DEFAULT … #define cfgMAILBOX_INDEX_DEFAULT … #define cfgBIF_MP1_INTR_CTRL_DEFAULT … #define cfgBIF_UVD_GPUIOV_CFG_SIZE_DEFAULT … #define cfgBIF_VCE_GPUIOV_CFG_SIZE_DEFAULT … #define cfgBIF_GFX_SDMA_GPUIOV_CFG_SIZE_DEFAULT … #define cfgBIF_PERSTB_PAD_CNTL_DEFAULT … #define cfgBIF_PX_EN_PAD_CNTL_DEFAULT … #define cfgBIF_REFPADKIN_PAD_CNTL_DEFAULT … #define cfgBIF_CLKREQB_PAD_CNTL_DEFAULT … #define cfgBIF_PWRBRK_PAD_CNTL_DEFAULT … #define cfgBIF_WAKEB_PAD_CNTL_DEFAULT … #define cfgBIF_VAUX_PRESENT_PAD_CNTL_DEFAULT … // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 #define cfgBIF_BX_PF_BIF_BME_STATUS_DEFAULT … #define cfgBIF_BX_PF_BIF_ATOMIC_ERR_LOG_DEFAULT … #define cfgBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT … #define cfgBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT … #define cfgBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT … #define cfgBIF_BX_PF_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_PF_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT … #define cfgBIF_BX_PF_GPU_HDP_FLUSH_REQ_DEFAULT … #define cfgBIF_BX_PF_GPU_HDP_FLUSH_DONE_DEFAULT … #define cfgBIF_BX_PF_BIF_TRANS_PENDING_DEFAULT … #define cfgBIF_BX_PF_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW0_DEFAULT … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW1_DEFAULT … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW2_DEFAULT … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW3_DEFAULT … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW0_DEFAULT … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW1_DEFAULT … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW2_DEFAULT … #define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW3_DEFAULT … #define cfgBIF_BX_PF_MAILBOX_CONTROL_DEFAULT … #define cfgBIF_BX_PF_MAILBOX_INT_CNTL_DEFAULT … #define cfgBIF_BX_PF_BIF_VMHV_MAILBOX_DEFAULT … // addressBlock: nbio_nbif0_gdc_GDCDEC #define cfgA2S_CNTL_CL0_DEFAULT … #define cfgA2S_CNTL_CL1_DEFAULT … #define cfgA2S_CNTL3_CL0_DEFAULT … #define cfgA2S_CNTL3_CL1_DEFAULT … #define cfgA2S_CNTL_SW0_DEFAULT … #define cfgA2S_CNTL_SW1_DEFAULT … #define cfgA2S_CNTL_SW2_DEFAULT … #define cfgA2S_CPLBUF_ALLOC_CNTL_DEFAULT … #define cfgA2S_TAG_ALLOC_0_DEFAULT … #define cfgA2S_TAG_ALLOC_1_DEFAULT … #define cfgA2S_MISC_CNTL_DEFAULT … #define cfgNGDC_SDP_PORT_CTRL_DEFAULT … #define cfgSHUB_REGS_IF_CTL_DEFAULT … #define cfgNGDC_MGCG_CTRL_DEFAULT … #define cfgNGDC_RESERVED_0_DEFAULT … #define cfgNGDC_RESERVED_1_DEFAULT … #define cfgNGDC_SDP_PORT_CTRL_SOCCLK_DEFAULT … #define cfgBIF_SDMA0_DOORBELL_RANGE_DEFAULT … #define cfgBIF_SDMA1_DOORBELL_RANGE_DEFAULT … #define cfgBIF_IH_DOORBELL_RANGE_DEFAULT … #define cfgBIF_MMSCH0_DOORBELL_RANGE_DEFAULT … #define cfgBIF_ACV_DOORBELL_RANGE_DEFAULT … #define cfgBIF_DOORBELL_FENCE_CNTL_DEFAULT … #define cfgS2A_MISC_CNTL_DEFAULT … #define cfgNGDC_PG_MISC_CTRL_DEFAULT … #define cfgNGDC_PGMST_CTRL_DEFAULT … #define cfgNGDC_PGSLV_CTRL_DEFAULT … // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2 #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT0_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT0_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT1_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT1_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_LO_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_HI_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_MSG_DATA_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_CONTROL_DEFAULT … #define cfgRCC_DEV0_EPF0_GFXMSIX_PBA_DEFAULT … #endif
Codebase Browser
linux